CN114628522A - 半导体器件结构及其形成方法 - Google Patents

半导体器件结构及其形成方法 Download PDF

Info

Publication number
CN114628522A
CN114628522A CN202210054266.9A CN202210054266A CN114628522A CN 114628522 A CN114628522 A CN 114628522A CN 202210054266 A CN202210054266 A CN 202210054266A CN 114628522 A CN114628522 A CN 114628522A
Authority
CN
China
Prior art keywords
layer
semiconductor device
gate
fill
formed over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210054266.9A
Other languages
English (en)
Inventor
黄懋霖
朱龙琨
徐崇威
余佳霓
卢俊甫
江国诚
程冠伦
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114628522A publication Critical patent/CN114628522A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供半导体器件结构。该半导体器件结构包括形成在衬底上方的鳍结构和形成在鳍结构上方的栅极结构。该栅极结构包括第一层和在第一层上方的填充层。该栅极结构包括形成在栅极结构的填充层上方的保护层，并且保护层通过填充层与第一层分离。本申请的实施例还涉及用于形成半导体器件结构的方法。

Description

半导体器件结构及其形成方法
技术领域
本申请的实施例涉及半导体器件结构及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序地沉积材料的绝缘或介电层、导电层和半导体层并使用光刻术对各个材料层进行图案化以在其上形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间进行锯切来分割晶圆上的各个管芯。通常将各个管芯单独封装在例如多芯片模块中或其他类型的封装件中。
随着半导体行业在追求更高的器件密度、更高的性能和更低的成本的过程中已进入纳米技术工艺节点，制造和设计问题带来的挑战促使了三维设计的发展。
尽管现有的半导体器件通常已经足以满足其预期目的，但它们不是在所有方面都已完全令人满意。
发明内容
本申请的一些实施例提供了一种半导体器件结构，包括：鳍结构，形成在衬底上方；栅极结构，形成在所述鳍结构上方，其中，所述栅极结构包括：第一层；以及填充层，在所述第一层上方；以及保护层，形成在所述栅极结构的所述填充层上方，其中，所述保护层通过所述填充层与所述第一层分离，并且所述保护层的底面的第一宽度大于或等于所述填充层的顶面的第二宽度。
本申请的另一些实施例提供了一种半导体器件结构，包括：鳍结构，形成在衬底上方，其中，所述鳍结构包括多个纳米结构；栅极结构，形成在所述纳米结构的最顶部纳米结构上方，其中，所述栅极结构包括：栅极介电层，形成在所述纳米结构的最顶部纳米结构上方；第一导电层，形成在所述栅极介电层上方；第二导电层，形成在所述栅极介电层上方；以及填充层，在所述第一导电层和所述第二导电层上方；保护层，形成在所述填充层上方；以及绝缘层，形成在所述保护层上方，其中，所述绝缘层包括与所述栅极介电层直接接触的突出部分。
本申请的又一些实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成鳍结构；在所述鳍结构上方形成伪栅极结构；在所述栅极结构上方形成介电层；去除所述伪栅极结构，以在所述介电层中形成沟槽；在所述沟槽中形成栅极介电层；在所述栅极介电层上方形成第一层；在所述第一层上方形成填充层；以及在所述填充层上方形成保护层，其中，所述保护层通过所述填充层与所述第一层分离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1K示出了根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
图2A示出了根据本发明的一些实施例的沿着图1I中所示的线A-A’的半导体器件结构的截面图。
图2B示出了根据本发明的一些实施例的沿着图1I中所示的线B-B’的半导体器件结构的截面图。
图3A示出了根据本发明的一些实施例的沿着图1J中所示的线A-A’的半导体器件结构的截面图。
图3B示出了根据本发明的一些实施例的沿着图1J中所示的线BB’的半导体器件结构的截面图。
图4A示出了根据本发明的一些实施例的沿着图1K所示的线A-A’的半导体器件结构的截面图。
图4B示出了根据本发明的一些实施例的沿着图1K中所示的线B-B’的半导体器件结构的截面图。
图5A至图5K示出了根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图6A至图6C示出了根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图7A至图7E示出了根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图8A至图8I示出了根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图9A至图9E示出了根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变型。贯穿各个视图和说明性实施例，相似的参考标号用于指示相似的元件。应当理解，可以在该方法之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以代替或消除所描述的一些操作。
可以通过任何合适的方法来图案化下面描述的全环栅(GAA)晶体管结构。例如，可以使用一种或多种光刻工艺来图案化结构，该光刻工艺包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻与自对准工艺相结合，从而允许创建例如间距小于可使用单个直接光刻工艺获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化GAA结构。
提供了用于形成半导体器件结构的实施例。图1A至图1K示出了根据本发明的一些实施例的形成半导体器件结构100a的各个阶段的立体图。半导体器件结构100a是全环栅(GAA)晶体管结构。在一些其他实施例中，半导体器件结构100a是FinFET器件结构，鳍结构形成在衬底上方。栅极结构150(在图5H中示出)形成在鳍结构上方。
如图1A所示，根据一些实施例，提供衬底102。衬底102可以由硅或其他半导体材料制成。可选地或另外地，衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102由化合物半导体制成，化合物半导体诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，合金半导体诸如硅锗、碳化硅锗、磷砷化镓或磷化铟镓。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于体半导体上面的外延层。
多个第一半导体层104和多个第二半导体层106顺序地交替形成在衬底102上方。半导体层104和106垂直堆叠以形成堆叠的纳米线结构(或堆叠的纳米结构)。
在一些实施例中，第一半导体层104和第二半导体层106独立地包括硅(Si)、锗(Ge)、硅锗(Si1-xGex，0.1<x<0.7，值x是锗(Ge)在硅锗中的原子百分比)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)或其他适用的材料。在一些实施例中，第一半导体层104和第二半导体层106由不同的材料制成。
第一半导体层104和第二半导体层106由具有不同晶格常数的不同材料制成。在一些实施例中，第一半导体层104由硅(Si)制成，并且第二半导体层106由硅锗(Si1-xGex，0.1<x<0.7)制成。在一些其他实施例中，第一半导体层104由硅锗(Si1-xGex，0.1<x<0.7)制成，并且第二半导体层106由硅(Si)制成。
在一些实施例中，第一半导体层104和第二半导体层106通过选择性外延生长(SEG)工艺、化学气相沉积(CVD)工艺(例如，低压CVD(LPCVD)、等离子体增强CVD(PECVD))、分子外延工艺或其他适用工艺形成。在一些实施例中，第一半导体层104和第二半导体层106在同一腔室内原位形成。
在一些实施例中，每个第一半导体层104的厚度在约1.5纳米(nm)到约20nm的范围内。诸如“约”的与特定距离或尺寸相关的术语应解释为不排除与特定距离或尺寸的微小偏差，并且可以包括例如高达20％的偏差。在一些实施例中，第一半导体层104的厚度是基本均匀的。在一些实施例中，每个第二半导体层106的厚度在约1.5nm到约20nm的范围内。在一些实施例中，第二半导体层106的厚度是基本均匀的。
接下来，根据一些实施例，如图1B所示，对第一半导体层104和第二半导体层106进行图案化以形成鳍结构110。
然后，根据一些实施例，如图1C所示，隔离结构114形成在衬底102上方。隔离结构114可以是围绕鳍结构110的浅槽隔离(STI)结构。鳍结构110的顶部在隔离结构114之上。鳍结构110的下部被隔离结构114围绕，并且鳍结构110的上部从隔离结构114突出。
接下来，根据一些实施例，如图1D所示，伪栅极介电层116形成在鳍结构110上方，并且然后伪栅电极层118形成在伪栅极介电层116上。之后，通过图案化工艺来对伪栅极介电层116和伪栅电极层118进行图案化。伪栅极结构120由伪栅极介电层116和伪栅电极层118构成。
图案化工艺包括光刻工艺和蚀刻工艺。光刻工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。
伪栅电极层118形成为部分地覆盖鳍结构110并跨鳍结构110延伸。在一些实施例中，伪栅电极层118包裹在鳍结构110周围。伪栅极介电层116可以由氧化硅制成或包括氧化硅。在一些实施例中，伪栅极介电层116通过沉积工艺形成，所述沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用工艺或其组合。
在一些实施例中，伪栅电极层118由多晶硅(poly-Si)或多晶硅锗(poly-SiGe)制成。在一些实施例中，伪栅电极层118通过沉积工艺形成，所述沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用工艺或其组合。
之后，如图1E所示，根据一些实施例，栅极间隔层124形成在伪栅电极层118的相对侧壁表面上以及伪栅极介电层116上方。栅极间隔层124可在后续工艺期间为伪栅极结构120提供更多保护。
在一些实施例中，栅极间隔层124由介电材料制成，所述介电材料诸如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮化硅碳(SiCN)、碳氮氧化硅(SiOCN)或其组合。在一些实施例中，栅极间隔层124通过沉积工艺形成，所述沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用工艺或其组合。
接下来，根据一些实施例，如图1F所示，去除第一半导体层104的一部分以形成S/D沟槽129。S/D沟槽129在两个相邻的第二半导体层106之间。
接下来，去除栅极间隔层124正下方的第一半导体层104的另一部分以形成腔(未示出)，并且该腔被S/D沟槽129暴露。之后，内间隔层136形成在腔中。内间隔层136位于栅极间隔层124的正下方。内间隔层136用作S/D结构138(稍后形成，图1G)与栅极结构150(稍后形成，如图1K所示)之间的阻挡层。内间隔层136可以减小S/D结构138(稍后形成，图1G)与栅极结构150(稍后形成，如图1K所示)之间的寄生电容。
然后，根据一些实施例，如图1F所示，S/D结构138形成在S/D沟槽129中。S/D结构138与内间隔层136直接接触。
S/D结构138可以包括硅锗(SiGe)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟铝(InAlP)、磷化铟(InP)或其组合。S/D结构138可以掺杂有一种或多种掺杂剂。在一些实施例中，S/D结构138是掺杂有磷(P)、砷(As)、锑(Sb)或其他适用的掺杂剂的硅(Si)。可选地，S/D结构138是掺杂有硼(B)或其他适用的掺杂剂的硅锗(SiGe)。
在一些实施例中，S/D结构138通过外延或外延(epi)工艺形成。epi工艺可以包括选择性外延生长(SEG)工艺、CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他合适的epi工艺。
接下来，根据一些实施例，如图1H所示，接触蚀刻停止层(CESL)140形成在S/D结构138上方，并且层间介电(ILD)层142形成在CESL 140上方。接下来，去除ILD层142的一部分以暴露伪栅电极层118的顶面。在一些实施例中，通过平坦化工艺、化学机械抛光(CMP)工艺来去除ILD层142的一部分。
在一些实施例中，CESL 140由氮化硅、氮氧化硅和/或其他适用材料制成。CESL140可以通过等离子体增强化学气相沉积(CVD)工艺、低压CVD工艺、原子层沉积(ALD)工艺或其他适用的工艺形成。
ILD层142可以包括由多种介电材料制成的多个层，所述多种介电材料诸如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料。低k介电材料的实例包括但不限于氟硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。ILD层142可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、旋涂工艺或其他适用的工艺形成。
然后，根据一些实施例，如图1I所示，去除伪栅极结构120以在ILD层142中形成沟槽143。伪栅极介电层116和伪栅电极层118通过诸如干蚀刻工艺或湿蚀刻工艺的蚀刻工艺去除。
图2A示出了根据本发明的一些实施例的沿着图1I中所示的线A-A’的半导体器件结构的截面图。图2B示出了根据本发明的一些实施例的沿着图1I中所示的线B-B’的半导体器件结构的截面图。
如图2A和图2B所示，第一半导体层104和第二半导体层106被沟槽143暴露。
之后，如图1J所示，根据本发明的一些实施例，去除第一半导体层104以形成多个间隙145。每个间隙145形成在两个相邻的第二半导体层106之间。由于第一半导体层104和第二半导体层106由不同的材料制成，因此它们具有不同的蚀刻选择性。因此，去除了第一半导体层104，但保留了第二半导体层106。
剩余的第二半导体层106用作半导体器件结构100a的沟道区。在一些实施例中，第二半导体层106可以被称为“纳米结构”、“纳米线”或“纳米片”。因此，第一鳍结构110包括在垂直方向上堆叠的多个纳米结构。
图3A示出了根据本发明的一些实施例的沿着图1J中所示的线A-A’的半导体器件结构的截面图。图3B示出了根据本发明的一些实施例的沿着图1J中所示的线BB’的半导体器件结构的截面图。
如图3A和图3B所示，间隙145在两个相邻的第二半导体层106之间，并且间隙145被沟槽143暴露。
接下来，根据本发明的一些实施例，如图1K所示，栅极介电层152、第一层154、第二层156和填充层158形成在沟槽143和间隙145中。栅极结构150由栅极介电层152、第一层154和第二层156以及填充层158构成。接下来，保护层160形成在填充层158上，并且绝缘层162形成在保护层160上方。第一层154和第二层156由不同的材料制成。第一层154、第二层156和填充层158由不同的材料制成。绝缘层162包括与栅极介电层152直接接触的突出部分。
图4A示出了根据本发明的一些实施例的沿着图1K所示的线A-A’的半导体器件结构的截面图。图4B示出了根据本发明的一些实施例的沿着图1K中所示的线B-B’的半导体器件结构的截面图。
如图4A和图4B所示，第一层154具有U形结构，并且第二层156形成在第一层154上方。填充层158通过第二层154与第一层152分离，并且保护层160通过第二层154和填充层158与第一层152分离。保护层160选择性地形成在填充层158和第二层154上，而不形成在栅极介电层152上。
图5A至图5K示出了根据本发明的一些实施例的形成半导体器件结构100a的各个阶段的截面图。图5A示出根据本发明的一些实施例的图3B的放大区A。图5A至图5K示出了用于在沟槽143和间隙145中形成栅极结构150的详细工艺。
如图5A所示，栅极介电层152形成在沟槽143中和栅极间隔层124上。沟槽143没有被栅极介电层152完全填充。
在一些实施例中，栅极介电层152是高k介电层。在一些实施例中，高k栅极介电层由一个或多个介电材料层制成，所述介电材料诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或其组合。在一些实施例中，栅极介电层152通过使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用的工艺或其组合来形成。
接下来，根据本发明的一些实施例，如图5B所示，第一层154形成在栅极介电层152上方。第一层154共形地形成在沟槽143中。
第一层154是导电层。第一层154可以是单层或多层。在一些实施例中，第一层154包括n功函数材料。在一些实施例中，第一层154包括含Si材料、含Al材料或其组合。在一些实施例中，含Si材料由TiSiN、TiSiC、TiSiAlC或其组合制成。在一些实施例中，含Al材料由TiAlC、TaAlC、TiSiAlC、TiAlN、AlN或其组合制成。在一些实施例中，第一层154通过使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用的方法或其组合来形成。
然后，根据本发明的一些实施例，如图5C所示，伪层153形成在第一层154上方和沟槽143中。沟槽143被栅极介电层152、第一层154和伪层153完全填充。
伪层153用于保护下面的层。在一些实施例中，伪层153由玻璃旋涂(SOG)、碳旋涂(SOC)、抗反射涂层(ARC)、另一种适用的材料或其组合制成。在一些实施例中，伪层153通过使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)、另一种适用的工艺或其组合来形成。
然后，根据本发明的一些实施例，如图5D所示，去除伪层153的一部分。结果，第一层154的一部分被暴露。在一些实施例中，伪层153的一部分通过诸如湿蚀刻工艺或干蚀刻工艺的蚀刻工艺去除。
之后，如图5E所示，根据本发明的一些实施例，通过使用剩余的伪层153作为掩模，去除第一层154的一部分以暴露栅极介电层152的一部分。不去除第一层154的被伪层153覆盖的剩余部分。第一层154的顶面低于栅极间隔层124的顶面。
接下来，根据本发明的一些实施例，如图5F所示，去除伪层153。在一些实施例中，伪层153通过诸如湿蚀刻工艺或干蚀刻工艺的蚀刻工艺去除。结果，第一层154具有U形结构。
沟槽153具有第一深度D1。在一些实施例中，第一深度D1在约30nm到约200nm的范围内。剩余的第一层154具有第二深度D2。在一些实施例中，第二深度D2在约1nm到约10nm的范围内。
接下来，如图5G所示，根据本发明的一些实施例，第二层156形成在第一层154上方和沟槽143中，并且填充层158形成在第二层156和栅极间隔层124上方。接下来，通过平坦化工艺、化学机械抛光(CMP)工艺去除第二层156的一部分和沟槽143外部的填充层158的一部分。
第二层156是导电层。第二层156可以是单层或多层。在一些实施例中，第二层156包括p功函数材料。在一些实施例中，第二层156由TiN、TaN、WCN、WSi、Ti、Ni、Co或其组合制成。在一些实施例中，第二层156通过使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用的工艺或其组合来形成。
填充层158也是导电层。填充层158可以是单层或多层。在一些实施例中，填充层158由铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、另一种合适的材料或其组合制成。在一些实施例中，填充层158通过使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子气相沉积(ALD)工艺、电镀、另一种适用的方法或其组合来形成。
接下来，根据本发明的一些实施例，如图5H所示，去除栅极介电层152的一部分、第二层156的一部分和填充层158的一部分。结果，填充层158的顶面低于栅极间隔层124的顶面。在一些实施例中，填充层158的顶面与第二层156的顶面和栅极介电层152的顶面基本齐平。填充层158具有T形结构。
栅极介电层152的一部分、第二层156的一部分和填充层158的一部分通过诸如湿蚀刻工艺或干蚀刻工艺的蚀刻工艺去除。
具有从第二层156的顶面到第一层154的顶面测得的第三深度D3。在一些实施例中，第三深度D3在约1nm到约20nm的范围内。
接下来，根据本发明的一些实施例，如图5I所示，保护层160形成在填充层158和第二层156上。保护层160形成在填充层158的暴露的顶面和第二层156的暴露的顶面上。第二层156的顶面与保护层160的底面直接接触。填充层158的顶面与保护层160的底面直接接触。填充层158被第二层156和保护层160包围。
表面处理工艺用于激活填充层158和第二层156的顶面。在一些实施例中，表面处理工艺包括使用氢气(H2)。当使用氢气(H2)时，层158的顶面和第二层156的顶面上的原生金属氧化物被去除，并且然后在顶面上形成氢自由基。同时，介电栅极间隔层124不与氢反应。因此，氢自由基选择性地形成在填充层158和第二层156的顶面上，以促进保护层160的形成。
接下来，通过沉积工艺形成保护层160。沉积工艺包括仅在填充层158的顶面和第二层156的顶面上供应前体，而不在介电栅极间隔层124上供应前体。在一些实施例中，前体包括含钨(W)的材料，诸如六氟化钨(WF6)或六氯化钨(WCl6)。前体与氢自由基反应以形成保护层160。
保护层160用作蚀刻停止层以保护下面的层。另外，保护层160具有低栅极电阻(Rg)。如果保护层160太薄或不能很好地形成，则保护效果不够好。
应当注意，保护层160选择性地形成在导电材料(诸如，填充层158和第二层156)上，但不形成在绝缘材料(例如，栅极介电层152)上。在一些实施例中，第一层154包括含Si材料、含Al材料或其组合。在一些实施例中，由于第一层154的材料容易被氧化以变得绝缘(例如，金属氧化物层)，因此保护层160不形成在第一层154上。
由于保护层160不形成在第一层154上，因此如果在图5H的工艺之后暴露第一层154，则暴露的第一层将被随后的蚀刻工艺(用于形成开口，以形成接触结构)蚀刻或损坏。第一层154未暴露，并且被第二层156和填充层158覆盖。通过在第一层154与保护层160之间使用填充层158来提高保护层160的形成质量。
另外，保护层160通过第二层156和填充层158与第一层154分离。填充层158通过第二层156与第一层154分离。
保护层160具有第一厚度T1。在一些实施例中，第一厚度T1在约1nm到约20nm的范围内。如果厚度太小，则保护效果不够好。如果厚度太大，则最终的栅极高度会过高，这会导致较大的栅极-源极电容，从而导致器件交流(AC)性能下降。
接下来，根据本发明的一些实施例，如图5J所示，绝缘层162形成在沟槽143中以及形成在保护层160上和栅极介电层152上。绝缘层162包括与栅极介电层152直接接触的突出部分。
在一些实施例中，绝缘层162由SiO2、Si3N4、SiON、SiOCN、SiOCH或其他适用的材料制成。在一些实施例中，绝缘层162通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、旋涂工艺或其他适用的工艺形成。
接下来，根据本发明的一些实施例，如图5K所示，蚀刻停止层164和第二介电层166形成在栅极间隔层124和绝缘层162上。穿过第二介电层166以及蚀刻停止层164和绝缘层162形成开口(未示出)，并且然后在开口中形成阻挡层168和导电层170。栅极接触结构172包括U形阻挡层168和导电层170，并且U形阻挡层168与保护层160直接接触。栅极接触结构172穿过绝缘层162、蚀刻停止层164和第二介电层166。栅极接触结构172通过保护层160电连接到栅极结构150。
在一些实施例中，阻挡层168由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨钴(CoW)或其他适用的材料制成。在一些实施例中，阻挡层168由Ti/TiN/W制成，并且当导电层168由钨(W)制成时，阻挡层168中的钨(W)的晶粒尺寸比导电层170的晶粒尺寸小。
在一些实施例中，阻挡层168通过沉积工艺形成，所述沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、镀覆工艺或其他应用工艺。
在一些实施例中，导电层170由钨(W)、钴(Co)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、铂(Pt)、钼(Mo)、银(Ag)、锰(Mn)、锆(Zr)、钌(Ru)或其他涂覆材料制成。在一些实施例中，导电层170通过沉积工艺形成，所述沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、镀覆工艺或其他应用工艺。
如果栅极结构150上方没有保护层，则当穿过绝缘层162形成开口时，可能会损坏栅极结构150。保护层提供蚀刻停止功能以保护下面的栅极结构150不被损坏。由于保护层160往往可能不形成在第一层154上，因此第一层154通过第二层156和填充层158与保护层160分离。保护层160不与第一层154直接接触以确保保护层160的形成质量。
应当注意的是，保护层160形成在第二层156和填充层158上，以提供足够的保护，以防止下面的栅极结构150被任何蚀刻工艺损坏。在一些实施例中，保护层160的底面的第一宽度大于填充层158的顶面的第二宽度。保护层160不仅具有保护功能，而且提供低栅极电阻(Rg)。因此，提高了半导体器件结构100a的性能。
图6A至图6C示出了根据本发明的一些实施例的形成半导体器件结构100b的各个阶段的截面图。用于形成半导体器件结构100b的工艺和材料可以与用于形成半导体器件结构100a的工艺和材料类似或相同，在此不再赘述。
图6A类似于图5G，图6A与图5G之间的不同在于图6A中的第二层156比图5G中的第二层156厚。第二层156具有底部和侧壁部分，并且该底部与第一层154直接接触。底部比侧壁部分厚。
接下来，根据本发明的一些实施例，如图6B所示，去除栅极介电层152的一部分、第二层156的一部分和填充层158的一部分。填充层158具有矩形结构。
之后，如图6C所示，栅极接触结构172形成在保护层160上。栅极接触结构172通过保护层160电连接到栅极结构150。保护层160通过第二层156和填充层158与第一层154分离。
图7A至图7E示出了根据本发明的一些实施例的形成半导体器件结构100c的各个阶段的截面图。用于形成半导体器件结构100c的工艺和材料可以与用于形成半导体器件结构100a的工艺和材料类似或相同，在此不再赘述。
如图7A所示，根据本发明的一些实施例，栅极介电层152形成在沟槽143中，并且第一层154形成在栅极介电层152上方。另外，硬掩模层155形成在第一层154的一部分上。硬掩模层155具有形成在沟槽143中的第一部分和在栅极介电层124上方的第二部分。
在一些实施例中，硬掩模层155由Ti、TiN、W、TaN、WN或其他适用的材料制成。在一些实施例中，硬掩模层155通过使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、另一种适用的工艺或其组合来形成。
然后，根据本发明的一些实施例，如图7B所示，伪层153形成在沟槽143中并且在硬掩模层155的第一部分上方。伪层153用于保护下面的层。
接下来，根据本发明的一些实施例，如图7C所示，去除硬掩模层155的一部分。更具体地，去除在栅极间隔层124上方的硬掩模层155的第二部分。硬掩模层155的第一部分被保留，因为它被伪层153覆盖。之后，通过诸如湿蚀刻工艺或干蚀刻工艺的蚀刻工艺去除伪层153。
接下来，根据本发明的一些实施例，如图7D所示，通过使用硬掩模层155作为掩模来去除第一层154的一部分。结果，栅极介电层154的一部分被暴露。第一层154具有U形结构，并且硬掩模层155形成在U形结构的凹进部分中。
接下来，根据本发明的一些实施例，如图7E所示，去除硬掩模层155。结果，第一层154具有U形结构。之后，图7E的半导体器件结构进行图5G至图5K或图6A至图6C的工艺，以获得半导体器件结构100c。半导体器件结构100c与半导体器件结构100a或半导体器件结构100b相同或类似。
图8A至图8I示出了根据本发明的一些实施例的形成半导体器件结构100d的各个阶段的截面图。用于形成半导体器件结构100d的工艺和材料可以与用于形成半导体器件结构100a的工艺和材料类似或相同，在此不再赘述。
如图8A所示，根据本发明的一些实施例，栅极介电层152、第二层156和第一层154顺序地形成在沟槽143中。应当注意，第一层154形成在第二层156之后和上方。沟槽143没有完全被第一层154填充。
然后，根据本发明的一些实施例，如图8B所示，硬掩模层155形成在第一层154上。
然后，根据本发明的一些实施例，如图8C所示，通过使用硬掩模层155作为掩模来去除第二层156的一部分和第一层154的一部分。第一层154的顶面与第二层156的顶面基本齐平。第一层154的顶面、第二层156的顶面与硬掩模层155的顶面基本齐平。
然后，根据本发明的一些实施例，如图8D所示，去除硬掩模层155。结果，第一层154和第二层156分别具有U形结构。第一层154的顶面与第二层156的顶面齐平。存在从第二层156的顶面到第二层156的底面测得的第四深度D4。在一些实施例中，第四深度D4在约1nm到约10nm的范围内。
然后，根据本发明的一些实施例，如图8E所示，填充层158形成在第一层154和第二层156上。
接下来，根据本发明的一些实施例，如图8F所示，去除填充层158的一部分和栅极介电层154的一部分。结果，栅极介电层152的顶面低于栅极间隔层124的顶面，并且栅极介电层152的顶面与填充层158的顶面基本齐平。另外，填充层158的顶面高于第一层152的顶面和第二层156的顶面。第一层154的顶面被填充层158覆盖。
填充层158具有T形结构，该T形结构具有顶部水平部分和底部垂直部分。顶部水平部分具有第二厚度T2。在一些实施例中，第二厚度T2在约2nm到约20nm的范围内。
然后，根据本发明的一些实施例，如图8G所示，保护层160形成在填充层158上方。保护层选择性地形成在填充层158上，但不形成在栅极介电层152上。保护层160不与第一层154直接接触。保护层160通过填充层158与第一层154分离。
接下来，根据本发明的一些实施例，如图8H所示，绝缘层162形成在栅极介电层152和保护层160上。绝缘层162具有与保护层160的侧壁直接接触的突出部分。
然后，根据本发明的一些实施例，如图8I所示，栅极接触结构172形成在保护层160上。栅极接触结构172通过保护层160电连接到栅极结构150。在一些实施例中，保护层160的底面的第一宽度等于填充层158的顶面的第二宽度。
图9A至图9E示出了根据本发明的一些实施例的形成半导体器件结构100e的各个阶段的截面图。用于形成半导体器件结构100d的工艺和材料可以与用于形成半导体器件结构100a的工艺和材料类似或相同，在此不再赘述。
图9A类似于图5A，第一层152形成在栅极介电层152上方，并且第一层152具有U形结构。
如图9B所示，根据本发明的一些实施例，填充层158形成在第一层152上方和沟槽143中。
如图9C所示，根据本发明的一些实施例，去除填充层158的一部分和栅极介电层152的一部分。填充层158的一部分和栅极介电层152的一部分通过诸如干蚀刻工艺或湿蚀刻工艺的蚀刻工艺去除。
如图9D所示，根据本发明的一些实施例，保护层160选择性地形成在填充层158上方。保护层160通过填充层158与第一层152分离。绝缘层162形成在保护层160上方，并且绝缘层162与栅极介电层152直接接触。
如图9E所示，根据本发明的一些实施例，栅极接触结构172形成在栅极结构150上方。在第一层152与填充层158之间没有第二层，但第一层152不与保护层160直接接触。填充层158覆盖第一层152的顶面，并且填充层158与保护层160直接接触。更具体地说，填充层158的顶面与保护层160的底面直接接触。
由于保护层160选择性地形成在第二层126或填充层158上，而不形成在第一层152上。第一层152被第二层156或填充层158覆盖。因此，可以提高保护层160的质量。应当注意，保护层160在半导体器件结构100a、100b、100c中与第二层156和填充层158直接接触。保护层160在半导体器件结构100d、100e中与填充层158直接接触。
提供用于形成半导体器件结构及其形成方法的实施例。半导体结构包括形成在鳍结构上方的栅极结构。保护层形成在栅极结构上方。栅极结构包括第一层、第二层和填充层。第一层通过填充层或第二层和填充层与保护层分离。保护层选择性地形成在填充层上以提供保护以防止栅极结构被蚀刻或损坏。因此，提高了半导体器件结构的性能。
在一些实施例中，提供了半导体器件结构。半导体器件结构包括形成在衬底上方的鳍结构和形成在鳍结构上方的栅极结构。栅极结构包括第一层和在第一层上方的填充层。栅极结构包括形成在栅极结构的填充层上方的保护层，并且保护层通过填充层与第一层分离。
在一些实施例中，提供了半导体器件结构。半导体器件结构包括在衬底上方形成的鳍结构，并且鳍结构包括多个纳米结构。半导体器件结构包括形成在纳米结构的最顶部纳米结构上方的栅极结构。栅极结构包括形成在最顶部纳米结构上方的栅极介电层和形成在栅极介电层上方的第一导电层。第二导电层形成在栅极介电层上方，并且在第一导电层和第二导电层上方存在填充层。半导体器件结构包括形成在填充层上方的保护层和形成在保护层上方的绝缘层。绝缘层包括与栅极介电层直接接触的突出部分。
在一些实施例中，提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成鳍结构，以及在鳍结构上方形成伪栅极结构。该方法包括在栅极结构上方形成介电层，以及去除伪栅极结构以在介电层中形成沟槽。该方法还包括在沟槽中形成栅极介电层，以及在栅极介电层上方形成第一层。该方法还包括在第一层上方形成填充层，以及在填充层上方形成保护层。保护层通过填充层与第一层分离。
本申请的一些实施例提供了一种半导体器件结构，包括：鳍结构，形成在衬底上方；栅极结构，形成在所述鳍结构上方，其中，所述栅极结构包括：第一层；以及填充层，在所述第一层上方；以及保护层，形成在所述栅极结构的所述填充层上方，其中，所述保护层通过所述填充层与所述第一层分离，并且所述保护层的底面的第一宽度大于或等于所述填充层的顶面的第二宽度。在一些实施例中，所述鳍结构包括多个纳米结构。在一些实施例中，所述保护层不与所述第一层直接接触。在一些实施例中，半导体器件结构还包括：第二层，形成在所述第一层上方，其中，所述填充层形成在所述第一层与所述第二层上方。在一些实施例中，所述填充层通过所述第二层与所述第一层分离。在一些实施例中，所述第二层的顶面与所述保护层的底面直接接触。在一些实施例中，所述填充层被所述第二层和所述保护层包围。在一些实施例中，半导体器件结构还包括：绝缘层，形成在所述保护层上方，其中，所述绝缘层与所述保护层的侧壁直接接触。在一些实施例中，所述第一层由含Si材料、含Al材料或其组合制成。在一些实施例中，所述填充层具有T形结构或矩形结构。在一些实施例中，所述栅极结构还包括栅极介电层，并且所述保护层未形成在所述栅极介电层上。
本申请的另一些实施例提供了一种半导体器件结构，包括：鳍结构，形成在衬底上方，其中，所述鳍结构包括多个纳米结构；栅极结构，形成在所述纳米结构的最顶部纳米结构上方，其中，所述栅极结构包括：栅极介电层，形成在所述纳米结构的最顶部纳米结构上方；第一导电层，形成在所述栅极介电层上方；第二导电层，形成在所述栅极介电层上方；以及填充层，在所述第一导电层和所述第二导电层上方；保护层，形成在所述填充层上方；以及绝缘层，形成在所述保护层上方，其中，所述绝缘层包括与所述栅极介电层直接接触的突出部分。在一些实施例中，所述保护层通过所述填充层与所述第一导电层分离。在一些实施例中，半导体器件结构还包括：栅极接触结构，形成在所述保护层上方，其中，所述栅极接触结构通过所述保护层电连接至所述栅极结构。在一些实施例中，所述栅极结构还包括栅极介电层，并且所述保护层未形成在所述栅极介电层上。在一些实施例中，所述第二导电层的顶面高于所述第一导电层的顶面。
本申请的又一些实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成鳍结构；在所述鳍结构上方形成伪栅极结构；在所述栅极结构上方形成介电层；去除所述伪栅极结构，以在所述介电层中形成沟槽；在所述沟槽中形成栅极介电层；在所述栅极介电层上方形成第一层；在所述第一层上方形成填充层；以及在所述填充层上方形成保护层，其中，所述保护层通过所述填充层与所述第一层分离。在一些实施例中，方法还包括：在所述栅极介电层上方形成第二层，其中，所述填充层通过所述第二层与所述第一层分离。在一些实施例中，所述鳍结构包括多个第一半导体层和多个第二半导体层，并且所述第一半导体层和所述第二半导体层交替地堆叠，并且所述方法包括去除所述第二半导体层以形成间隙，并且所述栅极介电层形成在所述间隙中。在一些实施例中，方法还包括：在所述填充层上选择性地形成所述保护层，其中，所述保护层未形成在所述栅极介电层上。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。

Claims (10)

1.一种半导体器件结构，包括：
鳍结构，形成在衬底上方；
栅极结构，形成在所述鳍结构上方，其中，所述栅极结构包括：
第一层；以及
填充层，在所述第一层上方；以及
保护层，形成在所述栅极结构的所述填充层上方，其中，所述保护层通过所述填充层与所述第一层分离，并且所述保护层的底面的第一宽度大于或等于所述填充层的顶面的第二宽度。
2.根据权利要求1所述的半导体器件结构，其中，所述鳍结构包括多个纳米结构。
3.根据权利要求1所述的半导体器件结构，其中，所述保护层不与所述第一层直接接触。
4.根据权利要求1所述的半导体器件结构，还包括：
第二层，形成在所述第一层上方，其中，所述填充层形成在所述第一层与所述第二层上方。
5.根据权利要求4所述的半导体器件结构，其中，所述填充层通过所述第二层与所述第一层分离。
6.根据权利要求4所述的半导体器件结构，其中，所述第二层的顶面与所述保护层的底面直接接触。
7.根据权利要求4所述的半导体器件结构，其中，所述填充层被所述第二层和所述保护层包围。
8.根据权利要求1所述的半导体器件结构，还包括：
绝缘层，形成在所述保护层上方，其中，所述绝缘层与所述保护层的侧壁直接接触。
9.一种半导体器件结构，包括：
鳍结构，形成在衬底上方，其中，所述鳍结构包括多个纳米结构；
栅极结构，形成在所述纳米结构的最顶部纳米结构上方，其中，所述栅极结构包括：
栅极介电层，形成在所述纳米结构的最顶部纳米结构上方；
第一导电层，形成在所述栅极介电层上方；
第二导电层，形成在所述栅极介电层上方；以及
填充层，在所述第一导电层和所述第二导电层上方；
保护层，形成在所述填充层上方；以及
绝缘层，形成在所述保护层上方，其中，所述绝缘层包括与所述栅极介电层直接接触的突出部分。
10.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成鳍结构；
在所述鳍结构上方形成伪栅极结构；
在所述栅极结构上方形成介电层；
去除所述伪栅极结构，以在所述介电层中形成沟槽；
在所述沟槽中形成栅极介电层；
在所述栅极介电层上方形成第一层；
在所述第一层上方形成填充层；以及
在所述填充层上方形成保护层，其中，所述保护层通过所述填充层与所述第一层分离。
CN202210054266.9A 2021-02-19 2022-01-18 半导体器件结构及其形成方法 Pending CN114628522A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163151195P 2021-02-19 2021-02-19
US63/151,195 2021-02-19
US17/227,057 US11563109B2 (en) 2021-02-19 2021-04-09 Semiconductor device structure and method for forming the same
US17/227,057 2021-04-09

Publications (1)

Publication Number Publication Date
CN114628522A true CN114628522A (zh) 2022-06-14

Family

ID=81898123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210054266.9A Pending CN114628522A (zh) 2021-02-19 2022-01-18 半导体器件结构及其形成方法

Country Status (4)

Country Link
US (2) US11563109B2 (zh)
KR (1) KR102515318B1 (zh)
CN (1) CN114628522A (zh)
DE (1) DE102021109764A1 (zh)

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
CN103779413B (zh) 2012-10-19 2016-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9293551B2 (en) 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9263446B1 (en) 2014-10-10 2016-02-16 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices with a shared gate structure and the resulting products
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10134872B2 (en) 2015-12-28 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
CN108447826B (zh) 2017-02-16 2020-12-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10790142B2 (en) 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11244871B2 (en) 2019-06-27 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices for tightening spacing between nanosheets in GAA structures and structures formed thereby
KR20220028703A (ko) * 2020-08-31 2022-03-08 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
KR102515318B1 (ko) 2023-03-29
TW202234703A (zh) 2022-09-01
US20220271148A1 (en) 2022-08-25
KR20220118879A (ko) 2022-08-26
DE102021109764A1 (de) 2022-08-25
US11563109B2 (en) 2023-01-24
US20230127045A1 (en) 2023-04-27

Similar Documents

Publication Publication Date Title
US11502187B2 (en) Semiconductor device structure and method for forming the same
US11107813B2 (en) Semiconductor device and manufacturing method thereof
US11626402B2 (en) Semiconductor device structure
US11011636B2 (en) Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US11456368B2 (en) Semiconductor device structure with hard mask layer over fin structure and method for forming the same
US11158512B2 (en) Fin field effect transistor (FinFET) device structure
US11289574B2 (en) Methods of forming epitaxial source/drain features in semiconductor devices
KR102515318B1 (ko) 반도체 디바이스 구조물 및 이를 형성하는 방법
TWI840704B (zh) 半導體裝置結構及其形成方法
US12034062B2 (en) Semiconductor device structure and method for forming the same
US11935954B2 (en) Semiconductor device structure and method for forming the same
US20220319981A1 (en) Semiconductor device structure and method for forming the same
US20240038839A1 (en) Semiconductor device structure and method for forming the same
US11935958B2 (en) Semiconductor device structure and method for forming the same
US20240243186A1 (en) Semiconductor device structure and method for forming the same
US20220352153A1 (en) Finfet device and method of forming the same
US20240021711A1 (en) Semiconductor structure and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination