TW202234703A - 半導體裝置結構及其形成方法 - Google Patents

半導體裝置結構及其形成方法 Download PDF

Info

Publication number
TW202234703A
TW202234703A TW110136683A TW110136683A TW202234703A TW 202234703 A TW202234703 A TW 202234703A TW 110136683 A TW110136683 A TW 110136683A TW 110136683 A TW110136683 A TW 110136683A TW 202234703 A TW202234703 A TW 202234703A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor device
gate
film layer
device structure
Prior art date
Application number
TW110136683A
Other languages
English (en)
Other versions
TWI840704B (zh
Inventor
黃懋霖
朱龍琨
徐崇威
余佳霓
盧俊甫
江國誠
程冠倫
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202234703A publication Critical patent/TW202234703A/zh
Application granted granted Critical
Publication of TWI840704B publication Critical patent/TWI840704B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一種半導體裝置結構。半導體裝置結構包含鰭片結構，形成於基板上方，以及閘極結構，形成於鰭片結構上方。閘極結構包含第一膜層；以及填充層，於第一膜層上方。閘極結構包含保護層，形成於閘極結構的填充層上方，且保護層藉由填充層與第一膜層分隔。

Description

半導體裝置結構及其形成方法
本發明實施例是關於一種半導體裝置結構，特別是關於一種閘極結構。
半導體裝置被使用於各種電子應用中，舉例來說，如個人電腦、手機、數位相機、以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上方依序沉積絕緣或介電層、導電層、以及半導體材料層，並使用微影技術對各種材料層進行圖案化，以形成電路元件與零件於半導體基板上。許多積體電路通常是在單一半導體晶圓上製造的，晶圓上的各別的晶粒（die）藉由在積體電路之間沿著切割道（scribe line）鋸開而被單粒化（singulate）。各別的晶粒通常會分別封裝於例如多晶片模組中，或者封裝於其他類型的模組中。
隨著半導體工業為了追求更高的裝置密度、更高的性能、及更低的成本而向奈米技術製程節點發展，來自製造及設計問題的挑戰促使了三維設計的發展。
儘管現有的半導體裝置通常都能滿足其預期的目的，但並非在所有面向中都完全令人滿意。
本發明實施例提供一種半導體裝置結構，包括鰭片結構，形成於基板上方；閘極結構，形成於鰭片結構上方，其中閘極結構包括第一膜層；以及填充層，於第一膜層上方；以及保護層，形成於閘極結構的填充層上方，其中保護層藉由填充層與第一膜層分隔，且保護層的底表面的第一寬度大於或等於填充層的頂表面的第二寬度。
本發明實施例提供一種半導體裝置結構，包括鰭片結構，形成於基板上方，其中鰭片結構包括複數個奈米結構；閘極結構，形成於此些奈米結構的最頂端奈米結構上方，其中閘極結構包括閘極介電層，形成於此些奈米結構的最頂端奈米結構上方；第一導電層，形成於閘極介電層上方；第二導電層，形成於閘極介電層上方；以及填充層，於第一導電層及第二導電層上方；保護層，形成於填充層上方；以及絕緣層，形成於保護層上方，其中絕緣層包括與閘極介電層直接接觸的突出部分。
本發明實施例提供一種半導體裝置結構的形成方法，包括形成鰭片結構於基板上方；形成虛置閘極結構於鰭片結構上方；形成介電層於虛置閘極結構上方；移除虛置閘極結構以形成溝槽於介電層中；形成閘極介電層於溝槽中；形成第一膜層於閘極介電層上方；形成填充層於第一膜層上方；以及形成保護層於填充層上方，其中保護層藉由填充層與第一膜層分隔。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
以下也描述了本發明實施例的一些變化例。在各種示意圖以及繪示的實施例中，相似的元件符號用來表示相似的元件。應理解的是，可提供額外的操作步驟於方法之前、期間、及之後，且一些描述的操作步驟可以為了方法的其他實施例被替換或消除。
以下描述的全繞式閘極（gate all around；GAA）電晶體結構可藉由任意合適的方法來圖案化。例如，結構可使用一或多道的光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。隨後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化全繞式閘極結構。
以下提供了形成半導體裝置結構的多個實施例。第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J圖以及第1K圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構100a的各種階段的透視示意圖。半導體裝置結構100a為全繞式閘極電晶體結構。在一些其他實施例中，半導體裝置結構100a為鰭式場效電晶體（Fin Field-Effect Transistor；FinFET）裝置結構，其形成鰭片結構於基板上方。形成閘極結構150（繪示於第5H圖中）於鰭片結構上方。
如第1A圖所繪示，根據一些實施例，提供了基板102。基板102可由矽或其他的半導體材料來形成。替代地或額外地，基板102可包含其他的元素半導體材料諸如鍺。在一些實施例中，基板102是由化合物半導體形成，諸如碳化矽、砷化鎵、砷化銦、或磷化銦。在一些實施例中，基板102是由合金半導體形成，諸如矽鍺、碳化矽鍺、磷化鎵砷、或磷化鎵銦。在一些實施例中，基板102包含磊晶層。例如，基板102具有上覆於塊體（bulk）半導體的磊晶層。
依序交替地形成數個第一半導體層104以及數個第二半導體層106於基板102上。第一半導體層104以及第二半導體層106為垂直地堆疊，以形成堆疊的奈米線結構（或者堆疊的奈米結構）。
在一些實施例中，第一半導體層104以及第二半導體層106獨立地包含矽（Si）、鍺（Ge）、矽鍺（Si 1-xGe x，0.1＜x＜0.7，x值為鍺（Ge）在矽鍺中的原子百分比）、砷化銦（InAs）、砷化銦鎵（InGaAs）、銻化銦（InSb）、或其他適用的材料。在一些實施例中，第一半導體層104以及第二半導體層106是由不同的材料形成。
第一半導體層104以及第二半導體層106是由具有不同的晶格常數（lattice constant）的不同材料所形成。在一些實施例中，第一半導體層104是由矽（Si）來形成，而第二半導體層106是由矽鍺（Si 1-xGe x）來形成。在一些其他實施例中，第一半導體層104是由矽鍺（Si 1-xGe x）來形成，而第二半導體層106是由矽（Si）來形成。
在一些實施例中，第一半導體層104以及第二半導體層106是藉由選擇性磊晶成長（selective epitaxial growth；SEG）製程、化學氣相沉積（chemical vapor deposition；CVD）製程（例如低壓化學氣相沉積（low-pressure CVD；LPCVD）、電漿增強化學氣相沉積（plasma enhanced CVD；PECVD））、分子束磊晶製程、或其他適用的製程來形成。在一些實施例中，第一半導體層104以及第二半導體層106是在相同的腔室中原位（in-situ）形成。
在一些實施例中，第一半導體層104的每一個的厚度之範圍為約1.5奈米（nm）至約20奈米。「大約」等用語與特定的距離或尺寸結合時應被解釋為不排除與特定距離或尺寸的微小變異，且可包括例如高達20%的變異。在一些實施例中，第一半導體層104實質上具有均勻的厚度。在一些實施例中，第二半導體層106的每一個的厚度之範圍為約1.5奈米至約20奈米。在一些實施例中，第二半導體層106實質上具有均勻的厚度。
接著，根據一些實施例，如第1B圖所繪示，圖案化第一半導體層104以及第二半導體層106以形成鰭片結構110。
隨後，根據一些實施例，如第1C圖所繪示，形成隔離結構114於基板102上方。隔離結構114可為圍繞（surround）鰭片結構110的淺溝槽隔離結構（shallow trench isolation；STI）。鰭片結構110的頂部位於隔離結構114上方。隔離結構114圍繞鰭片結構110的下部，且鰭片結構110的上部自隔離結構114突出。
隨後，如第1D圖所繪示，根據一些實施例，形成虛置閘極介電層116於鰭片結構110上方，並接著形成虛置閘極電極層118於虛置閘極介電層116上。隨後，藉由圖案化製程圖案化虛置閘極介電層116以及虛置閘極電極層118。虛置閘極介電層116以及虛置閘極電極層118構成（construct）虛置閘極結構120。
圖案化製程包含光學微影製程以及蝕刻製程。光學微影製程包含光阻塗佈（例如，旋轉塗佈（spin-on coating））、軟烤（soft baking）、光罩對準、曝光、曝光後烘烤、光阻顯影、沖洗以及乾燥（例如，硬烤（hard baking））。蝕刻製程包含乾式蝕刻製程或濕式蝕刻製程。
形成虛置閘極電極層118以部分地覆蓋並延伸橫跨鰭片結構110。在一些實施例中，虛置閘極電極層118包繞鰭片結構110。虛置閘極介電層116可由氧化矽形成或者包含氧化矽。在一些實施例中，虛置閘極介電層116是由沉積製程形成，諸如化學氣相沉積製程、物理氣相沉積（physical vapor deposition；PVD）製程、原子層沉積（atomic layer deposition；ALD）製程、其他適用的製程、或上述之組合。
在一些實施例中，虛置閘極電極層118是由多晶矽（polycrystalline-silicon；poly-Si）或者多晶矽鍺（poly-crystalline silicon-germanium；poly-SiGe）所形成。在一些實施例中，虛置閘極電極層118是由沉積製程所形成，諸如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的製程、或上述之組合。
隨後，如第1E圖所繪示，根據一些實施例，形成閘極間隔物層124於虛置閘極電極層118的相對兩側側壁表面上以及虛置閘極介電層116上方。閘極間隔物層124可在後續的製程期間為虛置閘極結構120提供更多的保護。
在一些實施例中，閘極間隔物層124是由介電材料所形成，諸如氧化矽（SiO 2）、氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、或上述之組合。在一些實施例中，閘極間隔物層124是由沉積製程所形成，諸如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的製程、或上述之組合。
接著，如第1F圖所繪示，根據一些實施例，移除第一半導體層104的一部份以形成源極∕汲極溝槽129。源極∕汲極溝槽129位於兩個相鄰的第二半導體層106之間。
接著，移除位於閘極間隔物層124正下方的第一半導體層104的另一部分以形成凹孔（cavity）（未繪出），且源極∕汲極溝槽129露出此凹孔。隨後，形成內間隔物層136於凹孔中。內間隔物層136位於閘極間隔物層124的正下方。內間隔物層136是使用作為源極∕汲極結構138（稍後於第1G圖描述）與閘極結構150（稍後於第1K圖描述）之間的阻障（barrier）。內間隔物層136可減少源極∕汲極結構138（稍後於第1G圖描述）與閘極結構150（稍後於第1K圖描述）之間的寄生電容。
隨後，如第1F圖所繪示，根據一些實施例，形成源極∕汲極結構138於源極∕汲極溝槽129中。源極∕汲極結構138與內間隔物層136直接接觸。
源極∕汲極結構138可包含矽鍺（SiGe）、砷化銦（InAs）、砷化銦鎵（InGaAs）、銻化銦（InSb）、砷化鎵（GaAs）、銻化鎵（GaSb）、磷化銦鋁（InAlP）、磷化銦（InP）、或上述之組合。源極∕汲極結構138可摻雜一或多種摻質。在一些實施例中，源極∕汲極結構138為摻雜了磷（P）、砷（As）、銻（Sb）、或其他適用摻質的矽（Si）。作為替代，源極∕汲極結構138為摻雜了硼（B）或其他適用的摻質的矽鍺（SiGe）。
在一些實施例中，源極∕汲極結構138是藉由磊晶或磊晶製程來形成。磊晶製程可包含選擇性磊晶成長製程、化學氣相沉積技術（例如，氣相磊晶（vapor-phase epitaxy；VPE）及∕或超高真空化學氣相沉積（ultra-high vacuum CVD；UHV-CVD））、分子束磊晶、或其他合適的磊晶製程。
接著，如第1H圖所繪示，根據一些實施例，形成接觸蝕刻停止層（contact etch stop layer；CESL）140於源極∕汲極結構138上方，並形成層間介電層（inter-layer dielectric；ILD）142於接觸蝕刻停止層140上方。接著，移除層間介電層142的一部份以露出虛置閘極電極層118的頂表面。在一些實施例中，藉由平坦化處理、化學機械拋光（chemical mechanical polishing；CMP）處理來移除層間介電層142的一部份。
在一些實施例中，接觸蝕刻停止層140是由氮化矽、氮氧化矽、及∕或其他適用的材料所形成。接觸蝕刻停止層140可藉由電漿增強化學氣相沉積製程、低壓化學氣相沉積製程、原子層沉積製程、或其他適用的製程來形成。
層間介電層142可包含由多個介電材料所形成的多膜層，諸如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃（phospho-silicate glass；PSG）、硼摻雜磷矽酸鹽玻璃（boro-doped phospho-silicate glass；BPSG）、低介電常數介電材料、及∕或其他適用的介電材料。低介電常數介電材料的示例包括但不限於氟化矽玻璃（fluorinated silica glass；FSG）、碳摻雜氧化矽、非晶氟化碳、聚對二甲苯（parylene）、雙苯環丁烯（bis-benzocyclobutenes；BCB）、或聚醯亞胺（polyimide）。層間介電層142可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、旋轉塗佈製程、或其他適用的製程來形成。
隨後，如第1I圖所繪示，根據一些實施例，移除虛置閘極結構120以形成溝槽143於層間介電層142中。藉由諸如乾式蝕刻製程或濕式蝕刻製程的蝕刻製程來移除虛置閘極介電層116以及虛置閘極電極層118。
第2A圖是根據本揭露的一些實施例，繪示出沿著第1I圖中A-A’剖線的半導體裝置結構的剖面示意圖。第2B圖是根據本揭露的一些實施例，繪示出沿著第1I圖中B-B’剖線的半導體裝置結構的剖面示意圖。
如第2A圖以及第2B圖所繪示，溝槽143露出第一半導體層104以及第二半導體層106。
隨後，如第1J圖所繪示，根據本揭露的一些實施例，移除第一半導體層104以形成數個間隙（gap）145。間隙145的每一個是形成於兩個相鄰的第二半導體層106之間。由於第一半導體層104與第二半導體層106是由不同的材料所形成，其可具有不同的蝕刻選擇性。因此，可移除第一半導體層104，但留下第二半導體層106。
剩餘的第二半導體層106被使用作為半導體裝置結構100a的通道區。在一些實施例中，第二半導體層106可被稱作「奈米結構」、「奈米線」、或「奈米片」。因此，第一鰭片結構110包含數個垂直方向中的奈米結構堆疊。
第3A圖是根據本揭露的一些實施例，繪示出沿著第1J圖中A-A’剖線的半導體裝置結構的剖面示意圖。第3B圖是根據本揭露的一些實施例，繪示出沿著第1J圖中B-B’剖線的半導體裝置結構的剖面示意圖。
如第3A圖以及第3B圖所繪示，間隙145位於兩個相鄰的第二半導體層106之間，且溝槽143露出間隙145。
隨後，如第1K圖所繪示，根據本揭露的一些實施例，形成閘極介電層152、第一膜層154、第二膜層156、以及填充層158於溝槽143以及間隙145中。閘極介電層152、第一膜層154與第二膜層156、以及填充層158構成閘極結構150。接著，形成保護層160於填充層158上，並形成絕緣層162於保護層160上方。第一膜層154與第二膜層156是由不同的材料所形成。第一膜層154、第二膜層156、以及填充層158是由不同的材料所形成。絕緣層162包含與閘極介電層152直接接觸的突出部分。
第4A圖是根據本揭露的一些實施例，繪示出沿著第1K圖中A-A’剖線的半導體裝置結構的剖面示意圖。第4B圖是根據本揭露的一些實施例，繪示出沿著第1K圖中B-B’剖線的半導體裝置結構的剖面示意圖。
如第4A圖以及第4B圖所繪示，第一膜層154具有U形結構，而第二膜層156形成於第一膜層154上方。填充層158藉由第二膜層156與第一膜層154分隔，而保護層160藉由第二膜層156與填充層158與第一膜層154分隔。保護層160選擇性地形成於填充層158以及第二膜層156上，但不形成於閘極介電層152上。
第5A、5B、5C、5D、5E、5F、5G、5H、5I、5J圖以及第5K圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構100a的各種階段的剖面示意圖。第5A圖是根據本揭露的一些實施例，繪示出第3B圖的區域A的放大示意圖。第5A、5B、5C、5D、5E、5F、5G、5H、5I、5J圖以及第5K圖繪示出形成閘極結構150於溝槽143與間隙145中的詳細製程。
如第5A圖所繪示，形成閘極介電層152於溝槽143中以及於閘極間隔物層124上。溝槽143並未被閘極介電層152完全的填充。
在一些實施例中，閘極介電層152為高介電常數介電層。在一些實施例中，高介電常數閘極介電層是由一或多層的介電材料所形成，諸如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料、或上述之組合。在一些實施例中，閘極介電層152是藉由使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的製程、或上述之組合來形成。
接著，如第5B圖所繪示，根據本揭露的一些實施例，形成第一膜層154於閘極介電層152上方。第一膜層154順應地形成於溝槽143中。
第一膜層154為導電層。第一膜層154可為單膜層或者多膜層。在一些實施例中，第一膜層154包含n型功函數材料。在一些實施例中，第一膜層154包含含矽材料、含鋁材料、或上述之組合。在一些實施例中，含矽材料是由TiSiN、TiSiC、TiSiAlC、或上述之組合所形成。在一些實施例中，含鋁材料是由TiAlC、TaAlC、TiSiAlC、TiAlN、AlN、或上述之組合所形成。在一些實施例中，第一膜層154是藉由使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的方法、或上述之組合來形成。
隨後，如第5C圖所繪示，根據本揭露的一些實施例，形成虛置層153於第一膜層154上方以及溝槽143中。閘極介電層152、第一膜層154、以及虛置層153完全地填充溝槽143。
虛置層153是使用來保護其下方的膜層。在一些實施例中，虛置層153是由旋塗玻璃（Spin-on-Glass；SOG）、旋塗碳（Spin-on-Carbon；SOC）、抗反射塗層（anti-reflective coating；ARC）、其他適用的材料、或上述之組合來形成。在一些實施例中，虛置層153是藉由使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的製程、或上述之組合來形成。
隨後，如第5D圖所繪示，根據本揭露的一些實施例，移除虛置層153的一部份。因此，露出了第一膜層154的一部份。在一些實施例中，虛置層153的一部份是藉由諸如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程來移除。
隨後，如第5E圖所繪示，根據本揭露的一些實施例，藉由使用剩餘的虛置層153作為遮罩，移除第一膜層154的一部份以露出閘極介電層152的一部份。虛置層153所覆蓋的剩餘的第一膜層154並未被移除。第一膜層154的頂表面低於閘極間隔物層124的頂表面。
隨後，如第5F圖所繪示，根據本揭露的一些實施例，移除虛置層153。在一些實施例中，虛置層153是藉由諸如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程來移除。因此，第一膜層154具有U形結構。
溝槽143具有第一深度D 1。在一些實施例中，第一深度D 1之範圍為約30奈米至約200奈米。剩餘的第一膜層154具有第二深度D 2。在一些實施例中，第二深度D 2之範圍為約1奈米至約10奈米。
隨後，如第5G圖所繪示，根據本揭露的一些實施例，形成第二膜層156於第一膜層154上方以及於溝槽143中，並形成填充層158於第二膜層156與閘極間隔物層124上方。接著，藉由平坦化處理、化學機械拋光處理移除位於溝槽143的外面的第二膜層156的一部份以及填充層158的一部份。
第二膜層156為導電層。第二膜層156可為單膜層或者多膜層。在一些實施例中，第二膜層156包含p型功函數材料。在一些實施例中，第二膜層156是由TiN、TaN、WCN、WSi、Ti、Ni、Co、或上述之組合所形成。在一些實施例中，第二膜層156是藉由使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的製程、或上述之組合來形成。
填充層158也同樣為導電層。填充層158可為單膜層或者多膜層。在一些實施例中，填充層158是由鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適用的材料、或上述之組合所形成。在一些實施例中，填充層158是藉由使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、電鍍、其他適用的方法、或上述之組合來形成。
隨後，如第5H圖所繪示，根據本揭露的一些實施例，移除閘極介電層152的一部份、第二膜層156的一部份、以及填充層158的一部份。因此，填充層158的頂表面低於閘極間隔物層124的頂表面。在一些實施例中，填充層158的頂表面實質上與第二膜層156的頂表面以及閘極介電層152的頂表面齊平。填充層158具有T形結構。
閘極介電層152的一部份、第二膜層156的一部份、以及填充層158的一部份是藉由諸如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程來移除。
自第二膜層156的頂表面量測至第一膜層154的頂表面的距離為第三深度D 3。在一些實施例中，第三深度D 3之範圍為約1奈米至約20奈米。
隨後，如第5I圖所繪示，根據本揭露的一些實施例，形成保護層160於填充層158上以及第二膜層156上。形成保護層160於填充層158露出的頂表面上以及第二膜層156露出的頂表面上。第二膜層156的頂表面與保護層160的底表面直接接觸。填充層158的頂表面與保護層160的底表面直接接觸。第二膜層156以及保護層160圍繞填充層158。
使用表面處理製程以活化填充層158與第二膜層156的頂表面。在一些實施例中，表面處理製程包含使用氫氣（H 2）。當使用氫氣（H 2）時，移除了位於填充層158的頂表面上以及第二膜層156的頂表面上的原生（native）金屬氧化物並接著形成氫自由基於頂表面上。同時，介電閘極間隔物層124不與氫反應。因此，氫自由基選擇性地形成於填充層158的頂表面以及第二膜層156的頂表面上以促進（facilitate）保護層160的形成。
接著，藉由沉積製程來形成保護層160。沉積製程包含僅提供前驅物於填充層158的頂表面上以及於第二膜層156的頂表面上，但不於介電閘極間隔物層124上的製程。在一些實施例中，前驅物包含含鎢（W）材料，諸如六氟化鎢（WF 6）或六氯化鎢（WCl 6）。前驅物與氫自由基反應以形成保護層160。
保護層160是使用作為蝕刻停止層以保護其下方的膜層。此外，保護層160具有低閘極電阻（Rg）。若保護層160太薄或未完整形成，將不具有足夠的保護效果。
值得注意的是，保護層160選擇性地形成於導電材料（諸如填充層158以及第二膜層156）上，但不形成於絕緣材料（例如，閘極介電層152）上。在一些實施例中，第一膜層154包含含矽材料、含鋁材料、或上述之組合。在一些實施例中，因為第一膜層154的材料很容易氧化並變為絕緣材料（例如，金屬氧化物層），保護層160並不形成於第一膜層154上。
由於保護層160並未形成於第一膜層154上，若在第5H圖的製程後露出第一膜層154，則露出的第一膜層154將會在後續的蝕刻製程（為了形成開口以形成接觸件結構）被蝕刻或損害。第一膜層154並未被露出，且第二膜層156以及填充層158覆蓋第一膜層154。藉由使用填充層158於第一膜層154與保護層160之間可改善保護層160的形成品質。
此外，保護層160藉由第二膜層156以及填充層158與第一膜層154分隔。填充層158藉由第二膜層156與第一膜層154分隔。
保護層160具有第一厚度T 1。在一些實施例中，第一厚度T 1之範圍為約1奈米至約20奈米。若厚度太小，可能不具有足夠的保護效果。若厚度太大，最終形成的閘極的高度將變得過高，其將造成更大的閘極至源極電容（gate-to-source capacitance），並導致裝置在交流電（alternating current；AC）中的性能表現下降。
接著，如第5J圖所繪示，根據本揭露的一些實施例，形成絕緣層162於溝槽143中、於保護層160上、以及於閘極介電層152上。絕緣層162包含與閘極介電層152直接接觸的突出部分。
在一些實施例中，絕緣層162是由SiO 2、Si 3N 4、SiON、SiOCN、SiOCH、或其他適用的材料所形成。在一些實施例中，絕緣層162是藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、旋轉塗佈製程、或其他適用的製程來形成。
接著，如第5K圖所繪示，根據本揭露的一些實施例，形成蝕刻停止層164以及第二介電層166於閘極間隔物層124與絕緣層162上。形成開口（未繪示）穿透過第二介電層166、蝕刻停止層164、以及絕緣層162，接著形成阻障層168以及導電層170於開口中。閘極接觸件結構172包含U形阻障層168以及導電層170，而U形阻障層168與保護層160直接接觸。閘極接觸件結構172穿透過絕緣層162、蝕刻停止層164、以及第二介電層166。閘極接觸件結構172藉由保護層160電性連接至閘極結構150。
在一些實施例中，阻障層168是由鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鈷鎢（CoW）、或其他適用的材料所形成。在一些實施例中，阻障層168是由Ti∕TiN∕W所形成，而當導電層170是由鎢（W）所形成時，阻障層168中的鎢（W）的晶粒（grain）尺寸小於導電層170的鎢（W）的晶粒尺寸。
在一些實施例中，阻障層168是藉由沉積製程來形成，諸如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、電鍍製程、或其他適用的製程。
在一些實施例中，導電層170是由鎢（W）、鈷（Co）、鈦（Ti）、鋁（Al）、銅（Cu）、鉭（Ta）、鉑（Pt）、鉬（Mo）、銀（Ag）、錳（Mn）、鋯（Zr）、釕（Ru）、或其他適用的材料所形成。在一些實施例中，導電層170是藉由沉積製程來形成，諸如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、電鍍製程、或其他適用的製程。
若未形成保護層於閘極結構150上方，當形成穿透過絕緣層162的開口時，閘極結構150可能受到損害。保護層提供了停止蝕刻的功能以保護其下方的閘極結構150並避免閘極結構150受到損害。由於保護層160可能不傾向於形成於第一膜層154上，第一膜層154藉由第二膜層156以及填充層158與保護層160分隔。保護層160不與第一膜層154直接接觸，以確保保護層160的形成品質。
值得注意的是，形成保護層160於第二膜層156以及填充層158上以提供足夠的保護來防止其下方的閘極結構150受到任何蝕刻製程的損害。在一些實施例中，保護層160的底表面的第一寬度大於填充層158的頂表面的第二寬度。保護層160不只具有保護的作用，還提供了低閘極電阻（Rg）。因此，改善了半導體裝置結構100a的性能表現。
第6A、6B圖以及第6C圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構100b的各種階段的剖面示意圖。形成半導體裝置結構100b所使用的製程與材料可近似於或相同於形成半導體裝置結構100a所使用的製程與材料，此處不再重複描述。
第6A圖近似於第5G圖，第6A圖與第5G圖之間的差異為第6A圖中的第二膜層156較第5G圖中的第二膜層156來得更厚。第二膜層156具有底部部分以及側壁部分，且底部部分與第一膜層154直接接觸。底部部分較側壁部分來得更厚。
接著，如第6B圖所繪示，根據本揭露的一些實施例，移除閘極介電層152的一部份、第二膜層156的一部份、以及填充層158的一部份。填充層158具有長方形結構。
隨後，如第6C圖所繪示，形成閘極接觸件結構172於保護層160上。閘極接觸件結構172藉由保護層160電性連接至閘極結構150。保護層160藉由第二膜層156以及填充層158與第一膜層154分隔。
第7A、7B、7C、7D圖以及第7E圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構100c的各種階段的剖面示意圖。形成半導體裝置結構100c所使用的製程與材料可近似於或相同於形成半導體裝置結構100a所使用的製程與材料，此處不再重複描述。
如第7A圖所繪示，根據本揭露的一些實施例，形成閘極介電層152於溝槽143中，並形成第一膜層154於閘極介電層152上方。此外，形成硬遮罩層155於第一膜層154的一部份上。硬遮罩層155具有形成於溝槽143中的第一部分以及形成於閘極間隔物層124上方的第二部分。
在一些實施例中，硬遮罩層155是由Ti、TiN、W、TaN、WN、或其他適用的材料所形成。在一些實施例中，硬遮罩層155是藉由使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適用的製程、或上述之組合來形成。
隨後，如第7B圖所繪示，根據本揭露的一些實施例，形成虛置層153於溝槽143中以及於硬遮罩層155的第一部分上方。虛置層153是使用來保護其下方的膜層。
接著，如第7C圖所繪示，根據本揭露的一些實施例，移除硬遮罩層155的一部份。更明確地說，移除閘極間隔物層124上方的硬遮罩層155的第二部分。由於虛置層153覆蓋了硬遮罩層155的第一部分，因此硬遮罩層155的第一部分並未被移除。隨後，藉由諸如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程來移除虛置層153。
接著，如第7D圖所繪示，根據本揭露的一些實施例，藉由使用硬遮罩層155作為遮罩，移除第一膜層154的一部份。因此，露出了閘極介電層152的一部份。第一膜層154具有U形結構，而硬遮罩層155形成於U形結構的凹蝕部分中。
接著，如第7E圖所繪示，根據本揭露的一些實施例，移除硬遮罩層155。因此，第一膜層154具有U形結構。隨後，第7E圖的半導體裝置結構進行第5G、5H、5I、5J圖及第5K圖的製程或者第6A、6B圖及第6C圖的製程以得到半導體裝置結構100c。半導體裝置結構100c相同於或者近似於半導體裝置結構100a或半導體裝置結構100b。
第8A、8B、8C、8D、8E、8F、8G、8H圖以及第8I圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構100d的各種階段的剖面示意圖。形成半導體裝置結構100d所使用的製程與材料可近似於或相同於形成半導體裝置結構100a所使用的製程與材料，此處不再重複描述。
如第8A圖所繪示，根據本揭露的一些實施例，依序形成閘極介電層152、第二膜層156、以及第一膜層154於溝槽143中。值得注意的是，第一膜層154是形成於第二膜層156形成後且形成於第二膜層156上方。第一膜層154並未完全地填充溝槽143。
隨後，如第8B圖所繪示，根據本揭露的一些實施例，形成硬遮罩層155於第一膜層154上方。
隨後，如第8C圖所繪示，根據本揭露的一些實施例，藉由使用硬遮罩層155作為遮罩，移除第二膜層156的一部份以及第一膜層154的一部份。第一膜層154的頂表面實質上與第二膜層156的頂表面齊平。第一膜層154的頂表面、第二膜層156的頂表面實質上與硬遮罩層155的頂表面齊平。
隨後，如第8D圖所繪示，根據本揭露的一些實施例，移除硬遮罩層155。因此，第一膜層154以及第二膜層156各自具有U形結構。第一膜層154的頂表面與第二膜層156的頂表面齊平。自第二膜層156的頂表面量測至第二膜層156的底表面的距離為第四深度D 4。在一些實施例中，第四深度D 4之範圍為約1奈米至約10奈米。
隨後，如第8E圖所繪示，根據本揭露的一些實施例，形成填充層158於第一膜層154與第二膜層156上。
接著，如第8F圖所繪示，根據本揭露的一些實施例，移除填充層158的一部份以及閘極介電層152的一部份。因此，閘極介電層152的頂表面低於閘極間隔物層124的頂表面，而閘極介電層152的頂表面實質上與填充層158的頂表面齊平。此外，填充層158的頂表面高於第一膜層154的頂表面以及第二膜層156的頂表面。填充層158覆蓋第一膜層154的頂表面。
填充層158具有包含頂部水平部分與底部垂直部分的T形結構。頂部水平部分具有第二厚度T 2。在一些實施例中，第二厚度T 2之範圍為約2奈米至約20奈米。
隨後，如第8G圖所繪示，根據本揭露的一些實施例，形成保護層160於填充層158上方。保護層160選擇性地形成於填充層158上，但不形成於閘極介電層152上。保護層160不與第一膜層154直接接觸。保護層160藉由填充層158與第一膜層154分隔。
接著，如第8H圖所繪示，根據本揭露的一些實施例，形成絕緣層162於閘極介電層152以及保護層160上。絕緣層162具有與保護層160的側壁直接接觸的突出部分。
隨後，如第8I圖所繪示，根據本揭露的一些實施例，形成閘極接觸件結構172於保護層160上。閘極接觸件結構172藉由保護層160電性連接至閘極結構150。在一些實施例中，保護層160的底表面的第一寬度等於填充層158的頂表面的第二寬度。
第9A、9B、9C、9D圖以及第9E圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構100e的各種階段的剖面示意圖。形成半導體裝置結構100e所使用的製程與材料可近似於或相同於形成半導體裝置結構100a所使用的製程與材料，此處不再重複描述。
第9A圖近似於第5A圖，形成第一膜層154於閘極介電層152上方，且第一膜層154具有U形結構。
如第9B圖所繪示，根據本揭露的一些實施例，形成填充層158於第一膜層154上方以及於溝槽143中。
如第9C圖所繪示，根據本揭露的一些實施例，移除填充層158的一部份以及閘極介電層152的一部份。藉由諸如乾式蝕刻製程或濕式蝕刻製程的蝕刻製程來移除填充層158的一部份以及閘極介電層152的一部份。
如第9D圖所繪示，根據本揭露的一些實施例，選擇性地形成保護層160於填充層158上方。保護層160藉由填充層158與第一膜層154分隔。形成絕緣層162於保護層160上方，且絕緣層162與閘極介電層152直接接觸。
如第9E圖所繪示，根據本揭露的一些實施例，形成閘極接觸件結構172於閘極結構150上方。第一膜層154與填充層158之間不具有第二膜層156，但第一膜層154不與保護層160直接接觸。填充層158覆蓋第一膜層154的頂表面，且填充層158與保護層160直接接觸。更明確地說，填充層158的頂表面與保護層160的底表面直接接觸。
由於保護層160選擇性地形成於第二膜層156上或者填充層158上，但不形成於第一膜層154上。第二膜層156或者填充層158覆蓋第一膜層154。因此，可改善保護層160的品質。值得注意的是，在半導體裝置結構100a、100b以及100c中保護層160與第二膜層156以及填充層158直接接觸。在半導體裝置結構100d以及100e中保護層160與填充層158直接接觸。
本揭露提供了半導體裝置結構及其形成方法。半導體裝置結構包含閘極結構，形成於鰭片結構上方。半導體裝置結構包含保護層，形成於閘極結構上方。閘極結構包含第一膜層、第二膜層以及填充層。第一膜層藉由填充層與保護層分隔，或者藉由第二膜層以及填充層與保護層分隔。保護層選擇性地形成於填充層上以提供保護並防止閘極結構被蝕刻或損害。因此，改善了半導體裝置結構的性能表現。
在一些實施例中，提供了一種半導體裝置結構。半導體裝置結構包含鰭片結構，形成於基板上方，以及閘極結構，形成於鰭片結構上方。閘極結構包括第一膜層；以及填充層，於第一膜層上方。閘極結構包含保護層，形成於閘極結構的填充層上方，且保護層藉由填充層與第一膜層分隔。
在一些實施例中，提供了一種半導體裝置結構。半導體裝置結構包含鰭片結構，形成於基板上方，而鰭片結構包括複數個奈米結構。半導體裝置結構包含閘極結構，形成於奈米結構的最頂端奈米結構上方。閘極結構包括閘極介電層，形成於奈米結構的最頂端奈米結構上方，以及第一導電層，形成於閘極介電層上方。第二導電層形成於閘極介電層上方，填充層形成於第一導電層及第二導電層上方。半導體裝置結構包含保護層，形成於填充層上方，以及絕緣層，形成於保護層上方。絕緣層包括與閘極介電層直接接觸的突出部分。
在一些實施例中，提供了一種形成半導體裝置結構的方法。此方法包含形成鰭片結構於基板上方，以及形成虛置閘極結構於鰭片結構上方。此方法包含形成介電層於虛置閘極結構上方，以及移除虛置閘極結構以形成溝槽於介電層中。此方法同樣包含形成閘極介電層於溝槽中，以及形成第一膜層於閘極介電層上方。此方法更包含形成填充層於第一膜層上方，以及形成保護層於填充層上方。保護層藉由填充層與第一膜層分隔。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100a:半導體裝置結構 100b:半導體裝置結構 100c:半導體裝置結構 100d:半導體裝置結構 100e:半導體裝置結構 102:基板 104:第一半導體層 106:第二半導體層 110:鰭片結構 114:隔離結構 116:虛置閘極介電層 118:虛置閘極電極層 120:虛置閘極結構 124:閘極間隔物層 129:源極∕汲極溝槽 136:內間隔物層 138:源極∕汲極結構 140:接觸蝕刻停止層 142:層間介電層 143:溝槽 145:間隙 150:閘極結構 152:閘極介電層 153:虛置層 154:第一膜層 155:硬遮罩層 156:第二膜層 158:填充層 160:保護層 162:絕緣層 164:蝕刻停止層 166:第二介電層 168:阻障層 170:導電層 172:閘極接觸件結構 A:區域 A-A’:剖線 B-B’:剖線 D 1:第一深度 D 2:第二深度 D 3:第三深度 D 4:第四深度 T 1:第一厚度 T 2:第二厚度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J圖以及第1K圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構的各種階段的透視示意圖。 第2A圖是根據本揭露的一些實施例，繪示出沿著第1I圖中A-A’剖線的半導體裝置結構的剖面示意圖。 第2B圖是根據本揭露的一些實施例，繪示出沿著第1I圖中B-B’剖線的半導體裝置結構的剖面示意圖。 第3A圖是根據本揭露的一些實施例，繪示出沿著第1J圖中A-A’剖線的半導體裝置結構的剖面示意圖。 第3B圖是根據本揭露的一些實施例，繪示出沿著第1J圖中B-B’剖線的半導體裝置結構的剖面示意圖。 第4A圖是根據本揭露的一些實施例，繪示出沿著第1K圖中A-A’剖線的半導體裝置結構的剖面示意圖。 第4B圖是根據本揭露的一些實施例，繪示出沿著第1K圖中B-B’剖線的半導體裝置結構的剖面示意圖。 第5A、5B、5C、5D、5E、5F、5G、5H、5I、5J圖以及第5K圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構的各種階段的剖面示意圖。 第6A、6B圖以及第6C圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構的各種階段的剖面示意圖。 第7A、7B、7C、7D圖以及第7E圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構的各種階段的剖面示意圖。 第8A、8B、8C、8D、8E、8F、8G、8H圖以及第8I圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構的各種階段的剖面示意圖。 第9A、9B、9C、9D圖以及第9E圖是根據本揭露的一些實施例，繪示出形成半導體裝置結構的各種階段的剖面示意圖。
100a:半導體裝置結構
106:第二半導體層
124:閘極間隔物層
152:閘極介電層
154:第一膜層
156:第二膜層
158:填充層
160:保護層
162:絕緣層
164:蝕刻停止層
166:第二介電層
168:阻障層
170:導電層
172:閘極接觸件結構

Claims (20)

  1. 一種半導體裝置結構，包括： 一鰭片結構，形成於一基板上方； 一閘極結構，形成於該鰭片結構上方，其中該閘極結構包括： 一第一膜層；以及 一填充層，於該第一膜層上方；以及 一保護層，形成於該閘極結構的該填充層上方，其中該保護層藉由該填充層與該第一膜層分隔，且該保護層的一底表面的一第一寬度大於或等於該填充層的一頂表面的一第二寬度。
  2. 如請求項1之半導體裝置結構，其中該鰭片結構包括複數個奈米結構。
  3. 如請求項1之半導體裝置結構，其中該保護層不與該第一膜層直接接觸。
  4. 如請求項1之半導體裝置結構，更包括： 一第二膜層，形成於該第一膜層上方，其中該填充層形成於該第一膜層及該第二膜層上方。
  5. 如請求項4之半導體裝置結構，其中該填充層藉由該第二膜層與該第一膜層分隔。
  6. 如請求項4之半導體裝置結構，其中該第二膜層的一頂表面與該保護層的一底表面直接接觸。
  7. 如請求項4之半導體裝置結構，其中該第二膜層及該保護層圍繞該填充層。
  8. 如請求項1之半導體裝置結構，更包括： 一絕緣層，形成於該保護層上方，其中該絕緣層與該保護層的一側壁直接接觸。
  9. 如請求項1之半導體裝置結構，其中該第一膜層由含矽材料、含鋁材料、或上述之組合形成。
  10. 如請求項1之半導體裝置結構，其中該填充層具有T形結構或長方形結構。
  11. 如請求項1之半導體裝置結構，其中該閘極結構更包括一閘極介電層，且該保護層不形成於該閘極介電層上。
  12. 一種半導體裝置結構，包括： 一鰭片結構，形成於一基板上方，其中該鰭片結構包括複數個奈米結構； 一閘極結構，形成於該些奈米結構的一最頂端奈米結構上方，其中該閘極結構包括： 一閘極介電層，形成於該些奈米結構的該最頂端奈米結構上方； 一第一導電層，形成於該閘極介電層上方； 一第二導電層，形成於該閘極介電層上方；以及 一填充層，於該第一導電層及該第二導電層上方； 一保護層，形成於該填充層上方；以及 一絕緣層，形成於該保護層上方，其中該絕緣層包括與該閘極介電層直接接觸的一突出部分。
  13. 如請求項12之半導體裝置結構，其中該保護層藉由該填充層與該第一導電層分隔。
  14. 如請求項12之半導體裝置結構，更包括： 一閘極接觸件結構，形成於該保護層上方，其中該閘極接觸件結構藉由該保護層電性連接至該閘極結構。
  15. 如請求項12之半導體裝置結構，其中該閘極結構更包括一閘極介電層，且該保護層不形成於該閘極介電層上。
  16. 如請求項12之半導體裝置結構，其中該第二導電層的一頂表面高於該第一導電層的一頂表面。
  17. 一種半導體裝置結構的形成方法，包括： 形成一鰭片結構於一基板上方； 形成一虛置閘極結構於該鰭片結構上方； 形成一介電層於該虛置閘極結構上方； 移除該虛置閘極結構以形成一溝槽於該介電層中； 形成一閘極介電層於該溝槽中； 形成一第一膜層於該閘極介電層上方； 形成一填充層於該第一膜層上方；以及 形成一保護層於該填充層上方，其中該保護層藉由該填充層與該第一膜層分隔。
  18. 如請求項17之半導體裝置結構的形成方法，更包括： 形成一第二膜層於該閘極介電層上方，其中該填充層藉由該第二膜層與該第一膜層分隔。
  19. 如請求項17之半導體裝置結構的形成方法，其中該鰭片結構包括複數個第一半導體層以及複數個第二半導體層，且該些第一半導體層與該些第二半導體層為交替堆疊，該形成方法包括移除該些第二半導體層以形成一間隙（gap），且該閘極介電層形成於該間隙中。
  20. 如請求項17之半導體裝置結構的形成方法，更包括： 選擇性地形成該保護層於該填充層上，其中該保護層不形成於該閘極介電層上。
TW110136683A 2021-02-19 2021-10-01 半導體裝置結構及其形成方法 TWI840704B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163151195P 2021-02-19 2021-02-19
US63/151,195 2021-02-19
US17/227,057 2021-04-09
US17/227,057 US11563109B2 (en) 2021-02-19 2021-04-09 Semiconductor device structure and method for forming the same

Publications (2)

Publication Number Publication Date
TW202234703A true TW202234703A (zh) 2022-09-01
TWI840704B TWI840704B (zh) 2024-05-01

Family

ID=

Also Published As

Publication number Publication date
US20230127045A1 (en) 2023-04-27
KR102515318B1 (ko) 2023-03-29
DE102021109764A1 (de) 2022-08-25
US11563109B2 (en) 2023-01-24
KR20220118879A (ko) 2022-08-26
US20220271148A1 (en) 2022-08-25
CN114628522A (zh) 2022-06-14

Similar Documents

Publication Publication Date Title
US11502187B2 (en) Semiconductor device structure and method for forming the same
US11626402B2 (en) Semiconductor device structure
TWI567981B (zh) 鰭部件的結構及其製造方法
US9401415B2 (en) Fin field effect transistor (FinFET) device and method for forming the same
US10930782B2 (en) Method for forming a semiconductor device including a stacked wire structure
US20200303194A1 (en) Fin field effect transistor (finfet) device structure
TWI795748B (zh) 半導體元件的製造方法及半導體元件
US20220359701A1 (en) Method for forming semiconductor device structure with hard mask layer over fin structure
US20220271124A1 (en) Semiconductor device structure and method for forming the same
TWI840704B (zh) 半導體裝置結構及其形成方法
KR102515318B1 (ko) 반도체 디바이스 구조물 및 이를 형성하는 방법
US11616146B2 (en) Semiconductor device structure and method for forming the same
US20220319981A1 (en) Semiconductor device structure and method for forming the same
US20240186417A1 (en) Semiconductor device structure and method for forming the same
US11935954B2 (en) Semiconductor device structure and method for forming the same
US11417751B2 (en) Semiconductor device structure and method for forming the same
CN112750817A (zh) 半导体装置结构