CN111508842A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN111508842A
CN111508842A CN201910097624.2A CN201910097624A CN111508842A CN 111508842 A CN111508842 A CN 111508842A CN 201910097624 A CN201910097624 A CN 201910097624A CN 111508842 A CN111508842 A CN 111508842A
Authority
CN
China
Prior art keywords
layer
initial
forming
fin
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910097624.2A
Other languages
English (en)
Other versions
CN111508842B (zh
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910097624.2A priority Critical patent/CN111508842B/zh
Priority to US16/747,699 priority patent/US11158532B2/en
Publication of CN111508842A publication Critical patent/CN111508842A/zh
Priority to US17/447,349 priority patent/US11837497B2/en
Application granted granted Critical
Publication of CN111508842B publication Critical patent/CN111508842B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

一种半导体器件及其形成方法，方法包括：提供衬底；在所述衬底上形成初始鳍部，所述初始鳍部包括牺牲材料层和位于牺牲材料层表面的第一材料层，相邻初始鳍部之间具有第一沟槽，所述第一沟槽底部暴露出衬底；形成初始鳍部后，在所述第一沟槽内形成第一层；形成第一层后，在所述初始鳍部内形成第二沟槽，所述第二沟槽底部暴露出衬底，且使第二沟槽与第一沟槽之间的牺牲材料层形成牺牲鳍部层，使第二沟槽与第一沟槽之间的第一材料层形成鳍部，鳍部位于牺牲鳍部层的表面；去除牺牲鳍部层，在衬底与鳍部之间形成第一鳍部开口；在所述衬底上和第一鳍部开口内形成隔离结构，所述隔离结构覆盖部分鳍部侧壁。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。鳍式场效应晶体管，栅极结构对被隔离结构覆盖的鳍部的控制能力较弱，特别是被隔离结构覆盖的鳍部的底部，同时半导体器件的关断状态的漏电流难以控制，为了减小晶体管关断状态下的漏电流，可以采用SOI(Silicon-On-Insulator，绝缘衬底上的硅)技术避免该问题
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底；在所述衬底上形成初始鳍部，所述初始鳍部包括牺牲材料层和位于牺牲材料层表面的第一材料层，相邻初始鳍部之间具有第一沟槽，所述第一沟槽底部暴露出衬底；形成初始鳍部后，在所述第一沟槽内形成第一层；形成第一层后，在所述初始鳍部内形成第二沟槽，所述第二沟槽底部暴露出衬底，且使第二沟槽与第一沟槽之间的牺牲材料层形成牺牲鳍部层，使第二沟槽与第一沟槽之间的第一材料层形成鳍部，鳍部位于牺牲鳍部层的表面；去除牺牲鳍部层，在衬底与鳍部之间形成第一鳍部开口；在所述衬底上和第一鳍部开口内形成隔离结构。
可选的，所述初始鳍部的形成方法包括：在所述衬底上形成初始牺牲材料层，所述初始牺牲材料层与衬底材料不同；在所述初始牺牲材料层上形成初始第一材料层，所述初始第一材料层与初始牺牲材料层材料不同；刻蚀所述初始第一材料层和初始牺牲材料层，在衬底上形成初始鳍部，使得所述初始第一材料层形成为第一材料层，使得所述初始牺牲材料层形成为牺牲材料层。
可选的，刻蚀所述初始第一材料层和初始牺牲材料层的方法包括：在初始第一材料层上形成第一辅助图形层，所述第一辅助图形层覆盖部分初始第一材料层表面；在第一辅助图形层侧壁形成第一掩膜层；以所述第一辅助图形层和第一掩膜层为掩膜，刻蚀所述初始第一材料层和初始牺牲材料层，在衬底上形成初始鳍部，使得所述初始第一材料层形成为第一材料层，使得所述初始牺牲材料层形成为牺牲材料层。
可选的，所述第一掩膜层的形成方法包括：在初始第一材料层上形成第一辅助图形层；在所述初始第一材料层表面形成初始第一掩膜层，所述初始第一掩膜层覆盖第一辅助图形层顶部和侧壁；回刻蚀所述初始第一掩膜层，暴露出第一辅助图形层顶部表面，在第一辅助图形层侧壁形成所述第一掩膜层。
可选的，所述第二沟槽的形成方法包括：形成第一层后，去除所述第一辅助图形层，暴露出部分初始鳍部表面；去除所述第一辅助图形层后，以所述第一掩膜层为掩膜，刻蚀所述初始鳍部，形成所述第二沟槽。
可选的，所述初始第一材料层与衬底材料相同。
可选的，所述衬底的材料为单晶硅。
可选的，所述初始牺牲材料层的材料为硅锗。
可选的，所述牺牲材料层的厚度为5nm～100nm。
可选的，所述第二沟槽的形成方法包括：在所述初始鳍部表面形成第一掩膜层，所述第一掩膜层暴露出部分初始鳍部表面；以所述第一掩膜层为掩膜刻蚀所述初始鳍部，在初始鳍部内形成第二沟槽。
可选的，所述第一掩膜层的材料包括：氮化硅、氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第一辅助图形层的材料为无定型碳或无定型硅。
可选的，所述第一层的材料包括：SiC或GaAs。
可选的，所述隔离结构的形成方法包括：形成鳍部后，在所述第二沟槽和第一鳍部开口内形成第一隔离层；形成第一隔离层后，去除所述第一层，暴露出第一沟槽，在所述第一沟槽内形成第二隔离层；形成第二隔离层后，回刻蚀所述第二隔离层和第一隔离层，形成隔离结构。
可选的，所述第一层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述隔离结构的形成方法包括：在所述第二沟槽和第一鳍部开口内形成第一隔离层；形成第一隔离层后，回刻蚀所述第一层和第一隔离层，形成隔离结构，且所述隔离结构填充满第一鳍部开口。
可选的，还包括：形成初始鳍部后，且在形成第一层前，去除第一沟槽暴露出的初始鳍部内的部分牺牲材料层，在第一沟槽侧壁形成第二鳍部开口，使得所述牺牲材料层形成为第一牺牲层；在所述初始鳍部内形成第二沟槽，所述第二沟槽与第一沟槽之间的第一牺牲层形成为牺牲鳍部层。
相应的，本发明还提供一种采用上述任意一种方法所形成的半导体器件，包括：衬底；位于衬底上的鳍部，所述鳍部与衬底之间距离第一鳍部开口；位于衬底上的隔离结构，所述隔离结构覆盖部分鳍部侧壁，且所述隔离结构填充满所述第一鳍部开口。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，在第一沟槽内形成第一层，第一层在去除牺牲鳍部层后支撑鳍部。第一鳍部开口位于衬底和鳍部之间，在衬底上和第一鳍部开口内形成隔离结构，鳍部与衬底之间具有隔离结构，所述鳍部、隔离结构和衬底形成为绝缘衬底上的硅结构，这种绝缘衬底上的硅结构在常规的单材料衬底上形成，由于单材料衬底价格低廉，成本较低。且这种绝缘衬底上的硅结构和其他制程的集成性好。
附图说明
图1至图9是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种半导体器件的形成方法包括：提供SOI衬底，所述SOI衬底包括硅衬底、位于硅衬底表面的绝缘氧化层和位于绝缘氧化层表面的单晶硅层；刻蚀所述SOI衬底上的单晶硅层，形成鳍部。
上述实施例中的半导体器件，SOI衬底的制作方法为在硅衬底内注入形成掩埋氧化层，工艺复杂，成本高，因此制约了SOI衬底上半导体器件的发展。
本发明提供的方法中，通过在衬底上形成初始鳍部，所述初始鳍部包括牺牲材料层和位于牺牲材料层表面的第一材料层；在初始鳍部内形成第二沟槽，形成鳍部和牺牲鳍部层，去除牺牲鳍部层，在衬底与鳍部之间形成第一鳍部开口；在所述衬底上和第一鳍部开口内形成隔离结构，从而形成绝缘衬底上的硅半导体器件，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图1，提供衬底100。
所述衬底100的材料为单晶硅。所述衬底100还可以是多晶硅或非晶硅。所述衬底100的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述衬底100的材料为单晶硅。
在所述衬底100上形成初始牺牲材料层101，所述初始牺牲材料层101与衬底100材料不同。
所述初始牺牲材料层101的材料为硅锗。所述初始牺牲材料层101的材料还可以为锗、锗化硅、砷化镓等半导体材料。
所述初始牺牲材料层101为后续形成第一鳍部开口提供空间。
本实施例中，所述初始牺牲材料层101的材料为硅锗。
在所述初始牺牲材料层101上形成初始第一材料层102，所述初始第一材料层102与初始牺牲材料层101材料不同。
所述初始第一材料层102的材料为单晶硅。所述初始第一材料层102还可以是多晶硅或非晶硅。所述初始第一材料层102的材料还可以为锗、锗化硅、砷化镓等半导体材料。
所述初始第一材料层102为后续形成鳍部提供材料层。
本实施例中，所述初始第一材料层102与衬底100材料相同。所述初始第一材料层102的材料为单晶硅。
其他实施例中，所述初始第一材料层102与衬底100材料不同。
本实施例中，还包括：在所述初始第一材料层102表面形成初始保护层103。
所述初始保护层103为后续形成保护层提供材料层。
刻蚀所述初始第一材料层102和初始牺牲材料层101，形成第一鳍部，相邻第一鳍部之间具有第一开口，所述第一开口底部暴露出衬底100。
请参考图2，在初始第一材料层102上形成第一辅助图形层104，所述第一辅助图形层104覆盖部分初始第一材料层102表面；在第一辅助图形层104侧壁形成所述第一掩膜层105。
所述第一辅助图形层104为形成第一掩膜层105提供辅助，所述第一辅助图形层104为决定了后续形成的第一鳍部的位置和形状。
相邻第一辅助图形层104之间的距离相等。
所述第一辅助图形层104的形成方法包括：在初始第一材料层102上形成第一辅助图形膜(未图示)；在所述第一辅助图形膜表面形成第一图形化层(未图示)，所述第一图形化层暴露出部分第一辅助图形化膜表面；以所述第一图形化层为掩膜刻蚀所述第一辅助图形膜，直至暴露出初始第一材料层102表面，在所述初始第一材料层102表面形成所述第一辅助图形层104。
本实施例中，在初始保护层103表面形成第一辅助图形膜；以所述第一图形化层为掩膜刻蚀所述第一辅助图形膜，直至暴露出初始保护层103表面，在所述初始保护层103表面形成所述第一辅助图形层104。
所述第一辅助图形层104的材料为无定型碳或无定型硅。
本实施例中，所述第一辅助图形层104的材料为无定型碳。
所述第一掩膜层105决定了鳍部的位置和形状。
所述第一掩膜层105的形成方法包括：在所述初始第一材料层102表面形成初始第一掩膜层(未图示)，所述初始第一掩膜层覆盖第一辅助图形层104顶部和侧壁；回刻蚀所述初始第一掩膜层，暴露出第一辅助图形层104顶部表面，在第一辅助图形层104侧壁形成所述第一掩膜层105。
所述第一掩膜层105的材料包括：氮化硅、氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
本实施例中，所述第一掩膜层105的材料为：氮化硅。
在一实施例中，形成第一掩膜层后，去除所述第一辅助图形层。所述第一鳍部的形成方法包括：形成第一掩膜层后，去除所述第一辅助图形层前，以所述第一辅助图形层和第一掩膜层为掩膜，刻蚀所述初始第一材料层和初始牺牲材料层，在衬底上形成初始鳍部，相邻初始鳍部之间具有第一沟槽，所述第一沟槽底部暴露出衬底。
请参考图3，形成第一掩膜层104后，以所述第一辅助图形层104和第一掩膜层105为掩膜，刻蚀所述初始第一材料层102和初始牺牲材料层101，在衬底上形成初始鳍部，相邻初始鳍部之间具有第一沟槽130，所述第一沟槽130底部暴露出衬底100。
刻蚀所述初始第一材料层102和初始牺牲材料层101，使得所述初始第一材料层102形成为第一材料层112，使得所述初始牺牲材料层101形成为牺牲材料层111，所述初始鳍部包括牺牲材料层111和位于牺牲材料层111上的第一材料层112。
所述牺牲材料层111的厚度为5nm～100nm。
所述第一沟槽130暴露出初始鳍部侧壁。
刻蚀所述初始第一材料层102和初始牺牲材料层102的工艺包括各向异性的干法刻蚀。
本实施例中，刻蚀所述初始第一材料层102、初始牺牲材料层101和部分衬底100，形成初始鳍部。
请参考图4，形成初始鳍部后，去除第一沟槽130暴露出的初始鳍部内的部分牺牲材料层111，在第一沟槽130侧壁形成第二鳍部开口140。
去除第一沟槽130暴露出的初始鳍部的部分牺牲材料层111，使得所述牺牲材料层111形成为第一牺牲层121，所述第一牺牲层121侧壁相对于初始鳍部的第一材料层112凹陷。
所述第二鳍部开口140为后续形成隔离结构提供空间。
去除第一沟槽130暴露出的初始鳍部的部分牺牲材料层111的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中所述湿法刻蚀的参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏度～300摄氏度，所述HCl气体的溶液的体积百分比为20％～90％。
本实施例中，牺牲材料层111的材料为硅，第一材料层112的材料为硅锗，用HCl刻蚀液才有好的选择比。
在一实施例中，不形成所述第二鳍部开口。
请参考图5，在所述第一沟槽130内形成第一层150。
所述第一层150的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
本实施例中，所述第一层150的材料为氧化硅。
本实施例中，还包括在所述第二鳍部开口140内形成第一层150。
形成所述第一层150的方法包括：在所述衬底100上、第一沟槽130内形成覆盖初始鳍部上的第一隔离膜(未图示)；回刻蚀第一隔离膜，形成所述第一层150。
形成所述第一隔离膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成第一隔离膜，使第一隔离膜的填充性能较好。
所述第一层150为后续形成隔离结构提供材料层。
后续去除牺牲鳍部层131在鳍部122和衬底100之间形成第一鳍部开口，所述第一层150支撑所述鳍部122。
在一实施例中，所述第一层作为牺牲层，所述第一层的材料包括：SiC或GaAs。
请参考图6，形成第一层150后，去除所述第一辅助图形层104，暴露出部分初始鳍部表面；去除所述第一辅助图形层104后，以所述第一掩膜层105为掩膜，刻蚀所述初始鳍部，在所述初始鳍部内形成第二沟槽160，所述第二沟槽160底部暴露出衬底100，且使第二沟槽160与第一沟槽130之间的第一材料层121形成牺牲鳍部层，使第二沟槽与第一沟槽之间的第一材料层112形成鳍部122，鳍部122位于牺牲鳍部层131的表面。
所述第二沟槽160暴露出鳍部122侧壁。
所述牺牲材料层121位于衬底100与鳍部122之间。
在一实施例中，不形成所述第二鳍部开口，在所述初始鳍部内形成第二沟槽，所述第二沟槽底部暴露出衬底，且使第二沟槽与第一沟槽之间的第一材料层形成牺牲鳍部层，使第二沟槽与第一沟槽之间的牺牲材料层形成鳍部，鳍部位于牺牲鳍部层的表面。
刻蚀所述初始鳍部的第一材料层112和所述初始鳍部的第一牺牲层121的工艺包括各向异性的干法刻蚀。
在一实施例中，所述第二沟槽的形成方法包括：形成第一层后，在所述初始鳍部表面形成第一掩膜层，所述第一掩膜层暴露出部分初始鳍部表面；以所述第一掩膜层为掩膜刻蚀所述初始鳍部，在衬底上形成第二沟槽。
请参考图7，形成第二沟槽160后，去除牺牲鳍部层131，形成第一鳍部开口170。
具体为，去除第二沟槽160暴露出的牺牲鳍部层131，形成第一鳍部开口170。
所述第一鳍部开口170为后续形成隔离结构提供空间。
本实施例中，去除牺牲鳍部层131后，还包括：去除鳍部122顶部的第一掩膜层105。
去除鳍部122顶部的第一掩膜层105后，暴露出鳍部122顶部的保护层123。
其他实施例中，去除牺牲鳍部层131前，去除鳍部122顶部的第一掩膜层。
在所述衬底100上和第一鳍部开口170内形成隔离结构。
本实施例中，所述隔离结构覆盖部分鳍部122侧壁。
请参考图8，形成鳍部122和去除第一掩膜层105后，在所述第二沟槽160和第一鳍部开口170内形成第一隔离层151。
形成所述第一隔离层151的方法包括：在所述衬底100上、第二沟槽161和第一鳍部开口170内形成覆盖鳍部122上的第二隔离膜(未图示)；平坦化所述第二隔离膜，直至暴露出鳍部122顶部表面，形成所述第一隔离层151。
本实施例中，所述第一隔离层151暴露出保护层123表面。
形成所述第二隔离膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成第二隔离膜，使第二隔离膜的填充性能较好。
所述第一隔离层151为后续形成隔离结构提供材料层。
请参考图9，形成第一隔离层151后，回刻蚀所述第一层150和第一隔离层151，形成隔离结构153，所述隔离结构153覆盖部分鳍部122侧壁，且所述隔离结构153填充满所述第一鳍部开口170。
所述隔离结构153的顶部高于鳍部122的底部。
鳍部122与衬底100之间具有隔离结构153，所述鳍部122、隔离结构153和衬底100形成绝缘衬底上的硅结构，这种绝缘衬底上的硅结构在常规的单材料衬底上形成，由于单材料衬底价格低廉，成本较低。且这种绝缘衬底上的硅结构和其他制程的集成性好。
在一实施例中，第一层作为牺牲层，所述隔离结构的形成方法包括：形成鳍部后，在所述第二沟槽和第一鳍部开口内形成第一隔离层；形成第一隔离层后，去除所述第一层，暴露出第一沟槽，在所述第一沟槽内形成第二隔离层；形成第二隔离层后，回刻蚀所述第二隔离层和第一隔离层，形成隔离结构。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图9，包括：衬底100；位于衬底100上的鳍部122，所述鳍部122与衬底100之间具有第一鳍部开口；位于衬底100上的隔离结构153，所述隔离结构153覆盖部分鳍部122侧壁，且所述隔离结构153填充满所述第一鳍部开口。
所述衬底100参照前述实施例的内容，不再详述。
所述鳍部122的结构、材料和位置参考前述实施例的内容，不再详述。
所述隔离结构153的结构、材料和位置参考前述实施例的内容，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成初始鳍部，所述初始鳍部包括牺牲材料层和位于牺牲材料层表面的第一材料层，相邻初始鳍部之间具有第一沟槽，所述第一沟槽底部暴露出衬底；
形成初始鳍部后，在所述第一沟槽内形成第一层；
形成第一层后，在所述初始鳍部内形成第二沟槽，所述第二沟槽底部暴露出衬底，且使第二沟槽与第一沟槽之间的牺牲材料层形成牺牲鳍部层，使第二沟槽与第一沟槽之间的第一材料层形成鳍部，鳍部位于牺牲鳍部层的表面；
去除牺牲鳍部层，在衬底与鳍部之间形成第一鳍部开口；
在所述衬底上和第一鳍部开口内形成隔离结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述初始鳍部的形成方法包括：在所述衬底上形成初始牺牲材料层，所述初始牺牲材料层与衬底材料不同；在所述初始牺牲材料层上形成初始第一材料层，所述初始第一材料层与初始牺牲材料层材料不同；刻蚀所述初始第一材料层和初始牺牲材料层，在衬底上形成初始鳍部，使得所述初始第一材料层形成为第一材料层，使得所述初始牺牲材料层形成为牺牲材料层。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，刻蚀所述初始第一材料层和初始牺牲材料层的方法包括：在初始第一材料层上形成第一辅助图形层，所述第一辅助图形层覆盖部分初始第一材料层表面；在第一辅助图形层侧壁形成第一掩膜层；以所述第一辅助图形层和第一掩膜层为掩膜，刻蚀所述初始第一材料层和初始牺牲材料层，在衬底上形成初始鳍部，使得所述初始第一材料层形成为第一材料层，使得所述初始牺牲材料层形成为牺牲材料层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的形成方法包括：在初始第一材料层上形成第一辅助图形层；在所述初始第一材料层表面形成初始第一掩膜层，所述初始第一掩膜层覆盖第一辅助图形层顶部和侧壁；回刻蚀所述初始第一掩膜层，暴露出第一辅助图形层顶部表面，在第一辅助图形层侧壁形成所述第一掩膜层。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第二沟槽的形成方法包括：形成第一层后，去除所述第一辅助图形层，暴露出部分初始鳍部表面；去除所述第一辅助图形层后，以所述第一掩膜层为掩膜，刻蚀所述初始鳍部，形成所述第二沟槽。
6.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述初始第一材料层与衬底材料相同。
7.根据权利要求1或6所述的半导体器件的形成方法，其特征在于，所述衬底的材料为单晶硅。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述初始牺牲材料层的材料为硅锗。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲材料层的厚度为5nm～100nm。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二沟槽的形成方法包括：在所述初始鳍部表面形成第一掩膜层，所述第一掩膜层暴露出部分初始鳍部表面；以所述第一掩膜层为掩膜刻蚀所述初始鳍部，在初始鳍部内形成第二沟槽。
11.根据权利要求3或10所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料包括：氮化硅、氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
12.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一辅助图形层的材料为无定型碳或无定型硅。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一层的材料包括：SiC或GaAs。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述第二沟槽和第一鳍部开口内形成第一隔离层；形成第一隔离层后，去除所述第一层，暴露出第一沟槽，在所述第一沟槽内形成第二隔离层；形成第二隔离层后，回刻蚀所述第二隔离层和第一隔离层，形成隔离结构。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述第二沟槽和第一鳍部开口内形成第一隔离层；形成第一隔离层后，回刻蚀所述第一层和第一隔离层，形成隔离结构，所述隔离结构填充满第一鳍部开口。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成初始鳍部后，且在形成第一层前，去除第一沟槽暴露出的初始鳍部内的部分牺牲材料层，在第一沟槽侧壁形成第二鳍部开口，使得所述牺牲材料层形成为第一牺牲层；在所述初始鳍部内形成第二沟槽，所述第二沟槽与第一沟槽之间的第一牺牲层形成为牺牲鳍部层。
18.一种采用权利要求1至17任意一项方法所形成的半导体器件，其特征在于，包括：
衬底；
位于衬底上的鳍部，所述鳍部与衬底之间距离第一鳍部开口；
位于衬底上的隔离结构，且所述隔离结构填充满所述第一鳍部开口。
CN201910097624.2A 2019-01-31 2019-01-31 半导体器件及其形成方法 Active CN111508842B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910097624.2A CN111508842B (zh) 2019-01-31 2019-01-31 半导体器件及其形成方法
US16/747,699 US11158532B2 (en) 2019-01-31 2020-01-21 Semiconductor device and fabrication method thereof
US17/447,349 US11837497B2 (en) 2019-01-31 2021-09-10 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910097624.2A CN111508842B (zh) 2019-01-31 2019-01-31 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN111508842A true CN111508842A (zh) 2020-08-07
CN111508842B CN111508842B (zh) 2023-05-26

Family

ID=71835783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910097624.2A Active CN111508842B (zh) 2019-01-31 2019-01-31 半导体器件及其形成方法

Country Status (2)

Country Link
US (2) US11158532B2 (zh)
CN (1) CN111508842B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856205A (zh) * 2011-06-30 2013-01-02 中国科学院微电子研究所 多栅器件的形成方法
CN103367131A (zh) * 2012-04-09 2013-10-23 中芯国际集成电路制造(上海)有限公司 鳍部、鳍部及鳍式场效应晶体管的形成方法
US8691640B1 (en) * 2013-01-21 2014-04-08 Globalfoundries Inc. Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material
CN103915501A (zh) * 2013-01-09 2014-07-09 国际商业机器公司 由悬空硅进行电介质隔离的finfet及其制造方法
US20170154962A1 (en) * 2015-12-01 2017-06-01 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
CN107615490A (zh) * 2015-06-26 2018-01-19 英特尔公司 在牺牲核上经由包覆的晶体管鳍形成

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10680083B2 (en) * 2018-09-18 2020-06-09 International Business Machines Corporation Oxide isolated fin-type field-effect transistors
US10714567B2 (en) * 2018-11-09 2020-07-14 Globalfoundries Inc. Nanosheet field-effect transistor with substrate isolation
US10804136B2 (en) * 2019-01-14 2020-10-13 International Business Machines Corporation Fin structures with bottom dielectric isolation
US10840329B1 (en) * 2019-05-08 2020-11-17 International Business Machines Corporation Nanosheet transistor having improved bottom isolation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856205A (zh) * 2011-06-30 2013-01-02 中国科学院微电子研究所 多栅器件的形成方法
CN103367131A (zh) * 2012-04-09 2013-10-23 中芯国际集成电路制造(上海)有限公司 鳍部、鳍部及鳍式场效应晶体管的形成方法
CN103915501A (zh) * 2013-01-09 2014-07-09 国际商业机器公司 由悬空硅进行电介质隔离的finfet及其制造方法
US8691640B1 (en) * 2013-01-21 2014-04-08 Globalfoundries Inc. Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material
CN107615490A (zh) * 2015-06-26 2018-01-19 英特尔公司 在牺牲核上经由包覆的晶体管鳍形成
US20170154962A1 (en) * 2015-12-01 2017-06-01 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US11158532B2 (en) 2021-10-26
US20200251378A1 (en) 2020-08-06
US20210407846A1 (en) 2021-12-30
CN111508842B (zh) 2023-05-26
US11837497B2 (en) 2023-12-05

Similar Documents

Publication Publication Date Title
TWI509736B (zh) 半導體結構及其形成方法
US8936986B2 (en) Methods of forming finfet devices with a shared gate structure
JP2008010876A (ja) フィンｆｅｔデバイスの構造およびその製造方法
US20180226403A1 (en) Insulating layer next to fin structure and method of removing fin structure
CN107785315B (zh) 半导体结构的形成方法
CN111508897A (zh) 半导体器件及其形成方法
CN107768308B (zh) 半导体结构及其形成方法
CN106920740A (zh) 鳍部掺杂方法及鳍式场效应晶体管的制作方法
US20230290865A1 (en) Semiconductor structure and forming method thereof
CN107045979B (zh) 半导体结构的形成方法
CN111508842B (zh) 半导体器件及其形成方法
CN113314605B (zh) 半导体结构及半导体结构的形成方法
CN107731917B (zh) 半导体结构的形成方法
CN110556338B (zh) 半导体器件及其形成方法
CN109887845B (zh) 半导体器件及其形成方法
CN113871351A (zh) 半导体结构及其形成方法
CN108630752B (zh) 半导体结构及其形成方法
CN113838934A (zh) 半导体结构及其形成方法
CN111816555B (zh) 半导体器件及其形成方法
CN110690218A (zh) 半导体器件及其形成方法
CN111384172B (zh) 半导体器件及其形成方法
CN112928024B (zh) 半导体结构及其形成方法
CN112652578B (zh) 半导体结构的形成方法、晶体管
CN111383917B (zh) 半导体结构及其形成方法
CN108807175B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant