KR101770458B1 - Finfet 디바이스의 제조 방법 - Google Patents

Finfet 디바이스의 제조 방법 Download PDF

Info

Publication number
KR101770458B1
KR101770458B1 KR1020140184222A KR20140184222A KR101770458B1 KR 101770458 B1 KR101770458 B1 KR 101770458B1 KR 1020140184222 A KR1020140184222 A KR 1020140184222A KR 20140184222 A KR20140184222 A KR 20140184222A KR 101770458 B1 KR101770458 B1 KR 101770458B1
Authority
KR
South Korea
Prior art keywords
gate
forming
feature
pin
gate stack
Prior art date
Application number
KR1020140184222A
Other languages
English (en)
Other versions
KR20160038673A (ko
Inventor
치-한 린
저-중 린
밍-칭 창
차오-쳉 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160038673A publication Critical patent/KR20160038673A/ko
Application granted granted Critical
Publication of KR101770458B1 publication Critical patent/KR101770458B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

핀형 전계 효과 트랜지스터(FinFET: fin-like field-effect transistor) 디바이스의 제조 방법이 개시된다. 상기 방법은, 기판 상에 형성된 핀 피처의 상이한 부분들 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계; 제1 게이트 스택과 제2 게이트 스택 사이의 스페이스에 제1 유전체층을 형성하는 단계; 제1 게이트 트렌치를 형성하여 제1 게이트 트렌치가 핀 피처의 일부를 노출시키기 위해 제1 게이트 스택을 제거하는 단계를 포함한다. 또한, 상기 방법은, 핀 피처의 노출 부분을 제거하는 단계 및 제1 게이트 트렌치 내의 격리 피처를 형성하는 단계를 포함한다.

Description

FINFET 디바이스 제조 방법{METHOD OF MAKING A FINFET DEVICE}
본 발명은, FINFET 디바이스 제조 방법에 관한 것이다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하고 있다. IC 진화 동안에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 콤포넌트(또는 라인)]는 감소하지만 기능적 밀도(즉, 칩 면적당 상호접속된 장치의 수)는 일반적으로 증가하고 있다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고, 관련 비용을 낮춤으로써 이득을 제공한다.
또한, 이러한 축소는 IC 프로세싱 및 제조에 있어서의 발전이 요구되는 것과 마찬가지로 실현될 이러한 향상들을 위해 IC 프로세싱 및 제조의 복잡성을 증가시킨다. 예컨대, 평면 트랜지스터를 교체하기 위해 FinFET(fin-like field-effect transistor) 등의 3차원 트랜지스터가 도입된다. 기존의 FinFET 디바이스 및 FinFET 디바이스의 제조 방법은 일반적으로 의도하는 목적을 위해 적합했지만, 이것이 모든 사항에 있어서 완전히 만족되지 않는다. 예컨대, 커트된 핀(fin)을 형성하기 위해 더 유연한 통합(integration)이 바람직하다.
본 발명은 종래 기술에 대한 하나 이상의 향상을 제공하는 FinFET 디바이스 제조의 다수의 상이한 실시형태를 제공한다. 일실시형태에서, FinFET 디바이스 제조 방법은, 기판 상에 형성된 핀 피처의 상이한 부분들 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계; 제1 게이트 스택과 제2 게이트 스택 사이의 스페이스에 제1 유전체층을 형성하는 단계; 제1 게이트 트렌치를 형성하여 제1 게이트 트렌치가 핀 피처의 일부를 노출시키기 위해 제1 게이트 스택을 제거하는 단계를 포함한다. 또한, 상기 방법은, 핀 피처의 노출 부분을 제거하는 단계 및 제1 게이트 트렌치 내의 격리 피처를 형성하는 단계를 포함한다.
다른 실시형태에서, FinFET 디바이스 제조 방법은, 기판 상에 형성된 핀 피처의 상이한 부분 위에 제1 게이트 스택을 형성하는 단계; 제1 게이트 스택의 측벽을 따라 스페이서를 형성하는 단계; 2개의 인접한 제1 게이트 스택들 사이의 공간에 유전체층을 충전시키는 단계; 게이트 트렌치를 형성하기 위해 제1 게이트 스택을 제거하는 단계로서, 핀 피처의 각 부분들은 게이트 트렌치에서 노출되는 것인, 제1 게이트 스택을 제거하는 단계; 제2 영역 내의 핀 피처의 노출 부분을 유지하면서 제1 영역 내의 핀 피처의 노출 부분을 제거하는 단계; 제2 영역 내의 핀 피처의 노출 부분 위에 제2 게이트 스택을 형성하는 단계; 및 동시에 제1 영역 내의 게이트 트렌치 내에 게이트 스택 피처를 형성하는 단계를 포함한다.
또한, 본 발명은 FinFET 디바이스의 실시형태를 제공한다. 상기 디바이스는 기판 위에 배치되는 핀 피처의 제1 부분 및 핀 피처의 제2 부분을 포함한다. 제1 부분은 제1 방향으로의 선을 따라 제2 부분과 정렬(align)된다. 또한, 상기 디바이스는 격리 피처의 바닥면이 기판에 내장되도록 하기 위해, 핀 피처의 제1 부분과 제2 부분을 분리시키는 격리 피처를 포함한다. 또한, 상기 디바이스는 제2 핀 피처의 부분과 제1 핀 피처의 부분 위를 둘러싸는(wrapping) 하이-k/메탈 게이트(HK/MG)를 포함한다.
본 발명의 양상은, 첨부 도면을 참조하여 읽을 때, 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 도면 내의 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 도시된 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태들에 따른 FinFET 디바이스를 제조하는 예시적 방법의 플로우 차트이다.
도 2a는 일부 실시형태들에 따른 예시적 FinFET 디바이스의 개략적인 사시도이다.
도 2b는 도 2a의 선 A-A를 따른 예시적 반도체 디바이스의 단면도이다.
도 3a는 일부 실시형태들에 따른 예시적 FinFET 디바이스의 개략적인 사시도이다.
도 3b는 도 3a의 선 A-A를 따른 예시적 반도체 디바이스의 단면도이다.
도 4 및 도 5는 도 3a의 선 B-B를 따른 예시적 FinFET 디바이스의 단면도이다.
도 6, 도 7, 및 도 8a는 일부 실시형태들에 따른 예시적 FinFET 디바이스의 개략적인 사시도이다.
도 8b는 도 8a의 선 B-B를 따른 예시적 FinFET 디바이스의 단면도이다.
도 9a는 일부 실시형태들에 따른 예시적 FinFET 디바이스의 개략적인 사시도이다.
도 9b는 도 9a의 선 B-B를 따른 예시적 FinFET 디바이스의 단면도이다.
도 10 및 도 11a는 일부 실시형태들에 따른 예시적 FinFET 디바이스의 개략적인 사시도이다.
도 11b는 도 11a의 선 B-B를 따른 예시적 FinFET 디바이스의 단면도이다.
도 11c는 도 11a의 선 C-C를 따른 예시적 FinFET 디바이스의 단면도이다.
도 12는 일부 실시형태들에 따른 FinFET 디바이스를 제조하는 예시적 방법의 플로우 차트이다.
도 13 내지 도 16a는 일부 실시형태들에 따른 예시적 FinFET 디바이스의 개략적인 사시도이다.
도 16b는 도 16a의 선 B-B를 따른 예시적 FinFET 디바이스의 단면도이다.
도 16c는 도 16a의 선 C-C를 따른 예시적 FinFET 디바이스의 단면도이다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 발명의 FinFET 디바이스에 관한 것이지만 이것에 한정되지 않는다. 예컨대, FinFET 디바이스는 PMOS(P-type metal-oxide-semiconductor) FinFET 디바이스 및 NMOS(N-type metal-oxide-semiconductor) FinFET 디바이스를 포함하는 CMOS(complementary metal-oxide- semiconductor) 디바이스가 될 수 있다. 이하, 본 발명의 다양한 실시형태를 예시하기 위해 FinFET 실시예에 의한 설명이 이어질 것이다. 그러나, 특정하게 청구되는 것을 제외하고 특정 타입의 디바이스에 본 출원이 한정되지 않아야 하는 것으로 이해된다.
도 1은 일부 실시형태들에 따른 FinFET 디바이스(200)를 제조하는 예시적 방법(100)의 플로우 차트이다. 상기 방법의 이전, 도중, 및 이후에 추가 단계들이 실행될 수 있고, 설명한 상기 단계들 중 일부는 상기 방법의 다른 실시형태들을 위해 교체 또는 제거될 수 있다는 것이 이해된다. FinFET 디바이스(200) 및 그 제조 방법(1000)을 다양한 도면을 참조하여 집합적으로 설명한다.
도 1 및 도 2a-도 2b를 참조하면, 상기 방법(100)은 격리 영역(230)과 복수의 핀 피처(fin feature)들(220)을 구비하는 기판(210)을 제공함으로써 단계(102)에서 시작한다. 기판(210)은 벌크 실리콘 기판이 될 수 있다. 대안으로서, 기판(210)은, 결정 구조 내에 실리콘 또는 게르마늄 등의 기초 반도체; 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide), 비화 갈륨(gallium arsenic), 인화 갈륨(gallium phosphide), 인화 인듐(indium phosphide), 비화 인듐(indium arsenide), 및/또는 안티몬화 인듐(indium antimonide), 또는 이들의 조합 등의 엘리멘터리 반도체(elementary semiconductor)를 포함할 수 있다. 또한, 가능한 기판(210)은 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 사용하여 제조된다.
또한, 일부 예시적 기판(210)은 절연층을 포함한다. 절연층은 실리콘 산화물, 사파이어, 및/또는 이들의 조합을 포함하는 임의의 적합한 물질을 포함한다. 예시적 절연층은 BOX(buried oxide layer)가 될 수 있다. 절연체는 주입(예컨대 SIMOX), 산화, 퇴적(deposition), 및/또는 다른 적합한 프로세스 등의 임의의 적합한 프로세스에 의해 형성된다. 일부 예시적 FinFET 프리커서(precursor)들(200)에서, 절연층은 SOI(silicon-on-insulator) 기판의 구성요소(예컨대, 층)이다.
기판(210)은 또한 다양한 도핑 영역들을 포함할 수 있다. 도핑 영역은 붕소 또는 BF2 등의 p-타입 불순물; 인 또는 비소 등의 n-타입 불순물; 또는 이들의 조합에 의해 도핑될 수 있다. 도핑 영역은 기판(210) 상에, P-웰(well) 구조 내에, N-웰 구조 내에, 듀얼-웰(dual-well) 구조 내에, 또는 레이즈드 구조(raised structure)를 사용하여 직접 형성될 수 있다. 기판(210)은 N-타입 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성된 영역들 및 P-타입 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성된 영역들 등의 다양한 활성 영역들을 더 포함할 수 있다.
복수의 핀 피처(220)는 기판(210) 상에 형성된다. 도 2a를 참조하면, 핀 피처(220)의 높이는 Z 방향을 따르고, 길이는 Y 방향을 따른다. 핀 피처들(220)은 다양한 퇴적, 포토리소그래피, 및/또는 에칭 프로세스들을 포함하는 임의의 적합한 프로세스에 의해 형성된다. 예시적 포토리소그래피 프로세스는 기판 위에 놓인(예컨대 실리콘층 상에) 포토레지스트층(레지스트)을 형성하는 단계; 패턴에 레지스트를 노출시키는 단계; 노출후 베이크 프로세스(post-exposure bake process)를 수행하는 단계; 및 레지스트를 포함하는 마스킹 엘리먼트(masking element)를 형성하기 위해 레지스트를 현상하는(developing) 단계를 포함한다. 이어서, 기판(210)에 핀 구조체를 에칭하기 위해 마스킹 엘리먼트가 사용된다. 마스킹 엘리먼트에 의해 보호되지 않는 영역은 반응 이온 에칭(RIE: reactive ion etching) 프로세스 및/또는 다른 적합한 프로세스들을 사용하여 에칭된다. 실시예에서, 핀 피처들(220)은 실리콘 기판(210)의 부분을 패터닝하고 에칭함으로써 형성된다. 다른 실시예에서, 핀 피처들(220)은 절연층 위에 퇴적된 실리콘층(예컨대, SOI 기판의 실리콘-절연체-실리콘 스택의 상부 실리콘층)을 패터닝하고 에칭함으로써 형성된다.
활성 영역을 분리시키기 위해 기판(210) 상에 다양한 격리 영역(230)이 형성된다. 예컨대, 격리 영역들(230)은 핀 피처들(220)를 나눈다(separate). 격리 영역(235)은 다양한 영역을 규정하고 전기적으로 분리시키기 위해 STI(shallow trench isolation) 등의 종래의 격리 기술을 사용하여 형성될 수 있다. 격리 영역(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 에어 갭(air gap), 다른 적합한 물질들, 또는 이들의 조합을 포함한다. 격리 영역(230)은 임의의 적합한 프로세스에 의해 형성된다. 일실시예에 따르면, 기판 위에 격리층을 퇴적시키고, 핀 피처(220)의 상부를 노출시키고 격리 영역(230)을 형성하기 위해 격리층의 일부를 리세싱함으로써 격리 영역(230)이 형성된다.
일부 실시형태들에서, 기판(210)은 소스/드레인(S/D) 영역(232) 및 게이트 영역(234)을 갖는다. 일부 실시형태들에서, S/D(232)는 소스 영역이고, 다른 S/D 영역(232)은 드레인 영역이다. S/D(232)는 게이트 영역(234)에 의해 분리된다.
도 1 및 도 3a-도 3b를 참조하면, 상기 방법(100)은 핀 피처(220)의 상부 위의 랩핑(wrapping)을 포함하는 기판(210) 위의 제1 게이트 스택(310)을 형성함으로써 단계(104)로 진행한다. 일실시형태에서, 제1 게이트 스택(310)은 더미 게이트 스택을 포함하고, 후속 스테이지에서 최종 게이트 스택에 의해 교체될 것이다. 특히, 더미 게이트 스택(310)은 소스/드레인 형성 중에 소스/드레인 활성화를 위한 서멀 어닐링(thermal annealing)과 같은 고열 온도 프로세스 이후에 하이-k 유전체/금속 게이트(HK/MG)에 의해 나중에 교체될 것이다. 일실시형태에서, 더미 게이트 스택(310)은 더미 유전체층(312) 및 다결정 실리콘(폴리실리콘)(314)을 포함한다. 더미 게이트 스택(310)은 퇴적, 리소그래피 패터닝 및 에칭을 포함하는 적합한 절차에 의해 형성될 수 있다. 다양한 실시예들에서, 퇴적은 CVD, PVD(physical vapor deposition), ALD(atomic layer deposition), 열 산화, 다른 적합한 기술들, 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예컨대, 반응 이온 에칭)을 포함한다. 본 실시형태에서, 더미 게이트 스택(310)은 수직 프로파일(vertical profile)로 형성된다.
도 1 및 도 3a-도 3b를 참조하면, 상기 방법(100)은 더미 게이트 스택(310)의 측벽들을 따라 스페이서들(320)를 형성함으로써 단계(106)로 진행한다. 일실시형태에서, 스페이서(320)의 형성은 기판(210)가 더미 게이트 스택(310) 상에 스페이서 물질층을 퇴적하는 단계, 그 이후에 스페이서(320)를 형성함으로써 스페이서 물질층에 이방성 에칭을 수행하는 단계를 포함한다. 스페이서 물질층은 유전 물질을 포함할 수 있지만, 스페이서 물질층은 후속 에칭 프로세스 중에 에칭 선택도를 얻기 위해 더미 게이트 스택(310)의 물질과 상이하다. 스페이서 물질층의 퇴적은 CVD, PVD, 및/또는 ALD 등의 적합한 기술을 포함한다. 이방성 에칭은 일실시예에서 플라즈마 에칭을 포함할 수 있다. 본 실시형태에서, 스페이서(320)는 수직 프로파일로 형성된다.
도 1 및 도 4를 참조하면, 상기 방법(100)은 S/D 영역(232) 내에 소스/드레인 피처(350)를 형성함으로써 단계(108)로 진행한다. 일실시형태에서, S/D 영역(232) 내의 핀 피처(220)는 선택적 에칭 프로세스에 의해 리세싱된다. 이어서, CVD, VPE, 및/또는 UHV-CVD, 분자선 에피택셜법(molecular beam epitaxy), 및/또는 다른 적합한 프로세스들과 같은 에피택셜 성장 프로세스들에 의해 리세싱된 핀 피처(220) 위에 S/D 피처(350)가 형성된다. S/D 피처(350)는, 게르마늄(Ge), 실리콘(Si), 갈륨 비소(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP), 갈륨 안티몬(GaSb), 인듐 안티몬(InSb), 인듐 갈륨 비화물(InGaAs), 비화 인듐(InAs), 또는 다른 적합한 물질들을 포함할 수 있다.
도 1 및 도 5를 참조하면, 상기 방법(100)은 더미 게이트 스택(310) 사이에 스페이스를 완전히 충전하는 것을 포함하는, 기판(210) 위의 제1 유전체층(410)을 퇴적함으로써 단계(110)로 진행한다. 제1 유전체층(410)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화질화물, 로우-k 유전 물질, 또는 다른 적합한 유전 물질을 포함할 수 있다. 제1 유전체층(410)은 CVD, ALD, 및 스핀-온(SOG) 등의 적합한 기술에 의해 형성된다. 그 이후에, 초과 유전체층(410)을 제거하여 제1 유전체층(410)의 상면을 더미 게이트 스택(310)과 동일하게 평탄화하기 위해 CMP(chemical mechanical polishing) 프로세스가 수행될 수 있다. 일실시형태에서, CMP 프로세스 이후에 더미 게이트 스택(310)의 상면이 노출된다.
도 1 및 도 6을 참조하면, 상기 방법(100)은 제1 영역(520) 및 제 영역(530)을 규정하기 위해 제1 유전체층(410)과 더미 게이트 스택(310) 위에 패터닝된 하드 마스크(HM)(510)를 형성함으로써 단계(112)로 진행한다. 패터닝된 HM(510)은 제1 영역(520)을 커버하고, 제2 영역(530)을 커버되지 않게 남겨둔다. 상기 방법(100)을 더 잘 설명하기 위한 명확함을 위하여, 제1 영역(520) 및 제2 영역(530) 내의 더미 게이트 스택들(310)은 이제 각각 도면부호 310A 및 310B로 라벨링된다. 일실시형태에서, 패터닝된 HM(510)은 리소그래피 프로세스에 의해 형성된, 패터닝된 포토레지스트층을 포함한다.
도 1 및 도 7을 참조하면, 상기 방법(100)은 제2 영역(530) 내의 더미 게이트 트렌치(610)로부터 더미 게이트 스택(310B)을 제거함으로써 단계(114)로 진행한다. 본 실시형태에서, 더미 게이트 스택(310B)은 선택적 습식 에칭 또는 선택적 건식 에칭을 포함하는 선택적 에칭 프로세스에 의해 제거되고, 스페이서(320)의 수직 프로파일을 얻게 한다. 선택적 에칭 프로세스에 의해, 오정렬(misalignment) 및/또는 리소그래피 프로세스에서의 오버레이 이슈(overlay issue), 에칭 프로세스에서의 트렌치 프로파일 제어, 패턴 로딩 효과(pattern loading effect), 및 에칭 프로세스 윈도우(etch process window) 등의 프로세스 제약들을 완화시키는 셀프-얼라인먼트 특성(self-alignment nature)으로 더미 게이트 트렌치(610)가 형성된다.
일실시형태에서, 습식 에칭 용액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, NH4OH, KOH (potassium hydroxide), HF (hydrofluoric acid), 또는 다른 적합한 용액을 포함한다. 사용된 식각액(etchant), 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 파워(source power), RF 바이어스 전압, RF 바이어스 전력, 식각액 유동 속도(etchat flow rate), 및/또는 다른 적합한 파라미터들 등의 다양한 에칭 파라미터들로 각각의 에칭 프로세스가 조정(tune)될 수 있다. 건식 에칭 프로세스는 염소계 화학적 성질(chlorine-based chemistry)을 사용하는 바이어싱된 플라즈마 에칭 프로세스(biased plasma etching process)를 포함한다. 다른 건식 식각 가스(dry etchant gas)는 CF4, NF3, SF6, 및 He를 포함한다. 또한, 건식 에칭은 DRIE(deep reactive-ion etching)와 같은 메카니즘을 사용하여 이방성으로 수행될 수 있다.
더미 게이트 트렌치(610)에서, 핀 피처(220)의 각 부분이 노출된다. 상기 방법(100)을 더 잘 설명하기 위한 명확함을 위하여, 핀 피처(220)의 제1 노출 부분은 도면부호 220A로 라벨링된다.
도 1 및 도 8a-도 8b를 참조하면, 상기 방법(100)은 제1 더미 게이트 트렌치(610) 내의 핀 커트(fin cut)(620)를 형성하기 위해 노출된 핀 피처(220A)를 제거함으로써 단계(116)로 진행한다. 따라서, 핀 피처(220)는 핀 피처(220B)라고 하는 하나 이상의 서브셋 부분으로 분할되고, 이것들은 핀 커트(620)에 의해 분리된다. 핀 커트(620)는 수직 프로파일로 형성된다. 일실시형태에서, 핀 커트(620)는 깊이(d)를 갖는 기판(210)으로 연장된다. 본 실시형태에서, 노출된 부분(220A)은 선택적 에칭 프로세스에 의해 제거된다. 에칭 프로세스는 노출된 부분(220A)을 선택적으로 제거하지만, 실질적으로 제2 영역(530) 내의 유전체층(410)과 스페이서(320)를 에칭하지 않는다. 따라서, 핀 커트(620)는, 오정렬, 리소그래피 프로세스에서의 오버레이 이슈, 에칭 프로파일 제어, 및 패턴 로딩 효과 등의 프로세스 제약들을 완화시키는 핀 커트 형성 프로세스의 제약들을 완화시키는 셀프-얼라인먼트 특성으로 형성된다. 또한, 선택적 에칭 특성으로, 에칭 프로세스 윈도우가 향상된다. 패터닝된 HM(510)이 레지스트 패턴인 일실시예에서, 패터닝된 HM(510)은 그 이후에 스트리핑(stripping) 또는 플라즈마 애싱(plasma ashing)에 의해 제거된다.
도 1 및 도 9a-도 9b를 참조하면, 상기 방법(100)은 핀 커트(620)를 포함하는 더미 게이트 트렌치(610) 내의 격리 피처(isolation feature)(715)를 형성함으로써 단계(118)로 진행한다. 격리 피처(715)는 2개의 인접한 핀 피처(220B)를 서로 분리시킨다. 제2 유전체층(710)으로 핀 커트(620)와 더미 게이트 트렌치(610)를 충전시킴으로써 격리 피처(715)가 형성된다. 따라서, 격리 피처((715)의 바닥부는 기판(210) 내에 매립되고, 기판(210)에 물리적으로 접촉한다. 제2 유전체층(710)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화질화물, 로우-k 유전 물질, 및/또는 다른 적합한 유전 물질을 포함할 수 있다. 제2 유전체층(710)은 CVD, ALD, 및 스핀-온 코팅 등의 적합한 기술에 의해 형성될 수 있다. 제2 유전체층(710)은 핀 커트(620)와 더미 게이트 트렌치(610)의 수직 프로파일을 얻게 한다. 그 이후에, 초과된 제2 유전체층(710)을 제거하고, 제2 유전체층(710)의 상면을 더미 게이트 스택(310)과 평탄하게 하기 위해 CMP 프로세스가 수행될 수 있다.
도 1 및 도 10을 참조하면, 상기 방법(100)은 제1 영역(520) 내의 게이트 트렌치(810)를 형성하기 위해 더미 게이트 스택(310A)을 제거함으로써 단계(120)로 진행한다. 도 7과 관련하여 위에서 설명한 더미 게이트 스택(310B)을 제거하는 것에 매우 유사하게 더미 게이트 스택(310A)이 제거된다. 본 실시형태에서, 매우 간단한 프로세스를 제공하는, 블랭크 에치(blank etch)라 불리는, 패터닝된 하드 마스크를 사용하지 않는 선택적 에칭 프로세스에 의해 더미 게이트 스택(310A)이 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 에칭 프로세스는 더미 게이트 스택(310A)을 선택적으로 제거하지만, 실질적으로 스페이서(320), 제1 유전체층(410) 및 제2 유전체층(710)을 에칭하지 않는다. 각각의 핀 피처(220B)는 게이트 트렌치(810)에서 노출된다.
도 1 및 도 11a-도 11b를 참조하면, 상기 방법(100)은 핀 피처(220B) 위에 랩핑(wrapping)을 포함하는, 기판(210) 위의 HK/MG(910)를 형성함으로써 단계(122)로 진행한다. 여기서, 도 11b는 선 B-B를 따른 단면도이고, 도 11c는 선 C-C를 따른 단면도이다. HK/MG(910)는 게이트 유전체층 및 게이트 유전체 위에 배치된 게이트 전극을 포함할 수 있고, 게이트 전극은 금속, 금속 합금, 또는 메탈 실리사이드(metal silicide)를 포함한다. HK/MG(910)의 형성은 다양한 게이트 물질을 형성하기 위한 퇴적 및 초과 게이트 물질을 제거하고 FinFET 디바이스(200)의 상면을 평탄화하기 위한 CMP 프로세스를 포함한다.
도 11b-도 11c를 다시 참조하면, 일실시형태에서, 게이트 유전체층(912)은, ALD(atomic layer deposition), CVD, 열 산화, 또는 오존 산화 등의 적합한 방법에 의해 퇴적되는 IL(interfacial layer)을 포함한다. IL은 산화물, HfSiO, 및 산질화물(oxynitride)을 포함한다. HK 유전체층은 ALD, CVD, MOCVD(metal-organic CVD), PVD(physical vapor deposition), 다른 적합한 기술, 또는 이들의 조합과 같은 적합한 기술에 의해 IL 상에 퇴적된다. HK 유전체층은, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물(SiON), 또는 다른 적합한 물질들을 포함할 수 있다.
게이트 유전체층(912)은 게이트 영역 내의 핀 피처(220B) 위를 둘러싸고, 게이트 채널은 FinFET 디바이스(200)를 작동시키는 동안 형성될 수 있다. 따라서, 2개의 인접한 게이트 채널[2개의 인접한 핀 피처(220B) 위에 형성됨]은 격리 피처(715)에 의해 서로 분리된다.
메탈 게이트(MG: metal gate) 전극(914)은 단일층을 포함하거나 대안으로서, 디바이스 성능(워크 펑션 금속층)을 향상시키기 위한 워크 펑션을 가진 금속층, 라이너층, 웨팅층(wetting layer), 접착층, 및 금속, 금속 합금, 또는 메탈 실리사이드의 도전층의 다양한 조합과 같은 다중층 구조를 포함할 수 있다. MG 전극(914)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적합한 물질들, 또는 이들의 조합을 포함할 수 있다. MG 전극(914)은 ALD, PVD, CVD, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. MG 전극(914)은 상이한 금속층을 갖는 N-FET 및 P-FET를 위해 개별적으로 형성될 수 있다. 초과 MG 전극(914)을 제거하기 위해 CMP 프로세스가 수행될 수 있다.
상기 방법(1000) 이전, 도중, 및 이후에 추가 단계들이 제공될 수 있고, 설명한 단계들 중 일부는 상기 방법의 다른 실시형태에서 교체 또는 제거될 수 있다.
도 12는 FinFET 디바이스(2000)을 제조하기 위한 다른 예시적 방법(1000)의 플로우차트이다. 상기 방법의 처음 4개의 단계(1002, 1004, 1006, 1008, 및 1010)은 방법(100)의 각각의 단계(102, 104, 106, 108, 및 110)에서 논의한 바와 유사하다. 따라서, 단계(102, 104, 106, 108, 및 110)에 관한 상기 논의는 각각 단계(1002, 1004, 1006, 1008, 및 1010)에 적용 가능하다. 본 명세서에는, 다양한 실시예에서 도면부호 및/또는 문자가 반복된다. 이러한 반복은, 반복된 도면부호 및/또는 문자가 다르게 언급되지 않으면 다양한 실시형태들 중에서 유사한 피처들을 나타내도록 하기 위한 간략함과 명확함을 목적으로 하는 것이다.
도 12 및 도 13을 참조하면, 상기 방법(1000)은 기판(210) 위에 더미 게이트 트렌치(610)를 형성하기 위해 더미 게이트 스택(310)을 제거함으로써 단계(1012)fh wlsgodgksek. 본 실시형태에서, 매우 간단한 프로세스를 제공하는, 블랭크 에치(blank etch)라 불리는, 패터닝된 하드 마스크를 사용하지 않는 선택적 에칭 프로세스에 의해 더미 게이트 스택(310)이 제거된다. 더미 게이트 스택(310)을 제거하는 에칭 프로세스는 상기 방법(100)의 단계(112)에서 논의한 것에 관하여 매우 유사한다. 핀 피처(220)는 더미 게이트 트렌치(610)에서 노출된다.
도 11 및 도 14를 참조하면, 상기 방법(1000)은 제1 영역(520) 및 제2 영역(530)을 규정하기 위해 패터닝된 HM(5100)을 형성함으로써 단계(1014)로 진행한다. 패터닝된 HM(5100)은 제1 영역(520)을 커버하고 제2 영역(530)을 커버되지 않게 남겨둔다. 패터닝된 HM(5100)은 상기 방법(100)의 단계(112)에서 논의된 패터닝된 HM(510)에 관하여 매우 유사하게 형성된다. 핀 피처(220A)는 제2 영역(530) 내의 더미 게이트 트렌치(610)에서 노출된다.
도 11 및 도 15를 참조하면, 상기 방법(1000)은 패터닝된 HM(5100)으로 제1 영역(520)을 커버하면서 핀 커트(610)를 형성하기 위해 핀 피처(220A)를 제거함으로써 단계(1016)로 진행한다. 핀 커트(610)는, 상기 방법(100)의 단계(116)에서 논의된 것과 관련하여 매우 유사하게 형성된다. 패터닝된 HM(5100)이 포토레지스트 패턴인 일실시예에서, 패터닝된 HM(5100)은 그 이후에 스트리핑(stripping) 또는 플라즈마 애싱(plasma ashing)에 의해 제거된다. 단계(116)에서 설명한 바와 동일하게 핀 커트(620)를 형성함으로써 2개의 인접한 핀 피처(220B)가 서로 분리된다.
도 11 및 도 16a-도 16c를 참조하면, 상기 방법(1000)은 핀 피처(220B) 위를 둘러싸는 것을 포함하는 제1 영역(520) 내의 HK/MG(910) 및 더미 게이트 트렌치(610)뿐만 아니라 핀 커트(620) 내의 HK/메탈 피처(920)를 형성함으로써 단계(1018)로 진행한다. HK/MG(910) 및 HK/메탈 피처(920)는, 상기 방법(100)의 단계(122)에서 논의된 것과 관련하여 매우 유사하게 형성된다. 본 실시형태에서, HK/메탈 피처(920)는 2개의 인접한 핀 피처(220B)를 서로 분리시킨다. HK/메탈 피처(920)는 게이트 유전체층(912)과 게이트 전극(914)으로 더미 게이트 트렌치(610)와 핀 커트(620)를 충전시킴으로써 형성된다. 따라서, HK/메탈 피처((920)의 바닥부는 기판(210) 내에 매립되고, 기판(210)에 물리적으로 접촉한다.
상기 방법(100) 이전, 도중, 및 이후에 추가 단계들이 제공될 수 있고, 설명한 단계들 중 일부는 상기 방법의 다른 실시형태에서 교체 또는 제거될 수 있다.
다양한 피처들과 영역들을 형성하기 위해, FinFET 디바이스(200 및 2000)는 CMOS 또는 MOS 기술 프로세싱을 더 거친다. 예컨대, FinFET 디바이스(200 및 2000)는 기판(210) 위에 다양한 콘택트들/비아들/라인들, 및 다중층 상호접속 피처들(예컨대, 다중층 및 증간 유전체들)을 포함할 수 있다. 예컨대, 다중층 상호접속은, 종래의 비아 또는 콘택트 등의 수직 상호접속 및 금속선 등의 수평 상호접속을 포함한다. 다양한 상호접속 피쳐(feature)는 구리, 텅스텐, 및/또는 실리사이드(silicide)를 포함하는 다양한 도전성 물질을 구현할 수 있다. 일실시예에서, 다중층 상호접속 구조와 관련된 구리를 형성하기 위해 다마신(damascene) 및/또는 듀얼 다마신(dual damascene) 프로세스가 사용된다.
상기 내용에 기초하여, 본 발명은 FinFET 디바이스를 제조하기 위한 방법을 제공한다. 상기 방법은 프로세스 제약들을 완화시키고, 프로세스 윈도우와 프로세스 제어를 향상시키고, 프로세스 간략성을 제공하는 셀프-얼라인먼트 특성을 갖는 핀 커트를 형성하는 단계를 채택한다.
본 발명은 종래 기술에 대한 하나 이상의 향상을 제공하는 FinFET 디바이스 제조의 다수의 상이한 실시형태를 제공한다. 일실시형태에서, FinFET 디바이스 제조 방법은, 기판 상에 형성된 핀 피처의 상이한 부분들 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계; 제1 게이트 스택과 제2 게이트 스택 사이의 스페이스에 제1 유전체층을 형성하는 단계; 제1 게이트 트렌치를 형성하여 제1 게이트 트렌치가 핀 피처의 일부를 노출시키기 위해 제1 게이트 스택을 제거하는 단계를 포함한다. 또한, 상기 방법은, 핀 피처의 노출 부분을 제거하는 단계 및 제1 게이트 트렌치 내의 격리 피처를 형성하는 단계를 포함한다.
다른 실시형태에서, FinFET 디바이스 제조 방법은, 기판 상에 형성된 핀 피처의 상이한 부분 위에 제1 게이트 스택을 형성하는 단계; 제1 게이트 스택의 측벽을 따라 스페이서를 형성하는 단계; 2개의 인접한 제1 게이트 스택들 사이의 공간에 유전체층을 충전시키는 단계; 게이트 트렌치를 형성하기 위해 제1 게이트 스택을 제거하는 단계로서, 핀 피처의 각 부분들은 게이트 트렌치에서 노출되는 것인, 제1 게이트 스택을 제거하는 단계; 제2 영역 내의 핀 피처의 노출 부분을 유지하면서 제1 영역 내의 핀 피처의 노출 부분을 제거하는 단계; 제2 영역 내의 핀 피처의 노출 부분 위에 제2 게이트 스택을 형성하는 단계; 및 동시에 제1 영역 내의 게이트 트렌치 내에 게이트 스택 피처를 형성하는 단계를 포함한다.
또한, 본 발명은 FinFET 디바이스의 실시형태를 제공한다. 상기 디바이스는 기판 위에 배치되는 핀 피처의 제1 부분 및 핀 피처의 제2 부분을 포함한다. 제1 부분은 제1 방향으로의 선을 따라 제2 부분과 정렬(align)된다. 또한, 상기 디바이스는 격리 피처의 바닥면이 기판에 내장되도록 하기 위해, 핀 피처의 제1 부분과 제2 부분을 분리시키는 격리 피처를 포함한다. 또한, 상기 디바이스는 제2 핀 피처의 부분과 제1 핀 피처의 부분 위를 둘러싸는(wrapping) 하이-k/메탈 게이트(HK/MG)를 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 핀형 전계 효과 트랜지스터(FinFET: fin-like field effect transistor) 디바이스의 제조 방법에 있어서,
    기판 상에 형성된 핀 피처(fin feature)의 상이한 부분들 위에 제1 게이트 스택(gate stack) 및 2개의 제2 게이트 스택들을 형성하는 단계 - 상기 제1 게이트 스택은 상기 제2 게이트 스택들 사이에 배치됨 -;
    상기 제1 게이트 스택과 각각의 상기 제2 게이트 스택들 사이의 공간(space)들에 제1 유전체층을 형성하는 단계;
    상기 핀 피처의 일부를 노출시키는 제1 게이트 트렌치(gate trench)를 형성하기 위해, 상기 제1 게이트 스택을 제거하는 단계;
    상기 핀 피처의 노출된 부분을 제거하는 단계; 및
    상기 제1 게이트 트렌치 내에 격리 피처(isolation feature)를 형성하는 단계를 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 핀 피처의 노출된 부분을 제어하는 단계 이후에, 상기 핀 피처는 제2 부분과 분리되는 제1 부분을 갖는 것인, 방법.
  3. 제1항에 있어서,
    상기 제1 게이트 스택을 제거하는 단계는, 상기 제2 게이트 스택들을 패터닝된 하드 마스크로 커버하는 단계를 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 게이트 스택 또는 상기 핀 피처의 노출된 부분 중 적어도 하나는 상기 제1 유전체층을 에칭하지 않는 선택적 에칭에 의해 제거되는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 게이트 스택을 형성하는 단계 이후에, 상기 제1 게이트 스택의 측벽들을 따라 스페이서(spacer)들을 형성하는 단계를 더 포함하고,
    상기 제1 게이트 스택은 상기 스페이서들을 에칭하지 않는 선택적 에칭에 의해 제거되고, 상기 핀 피처의 노출된 부분은 스페이서들을 에칭하지 않는 상기 선택적 에칭에 의해 제거되는 것인, 방법.
  6. 제1항에 있어서,
    상기 격리 피처를 형성하는 단계는,
    상기 제1 게이트 트렌치와 핀 커트(fin cut)에 제2 유전체층을 충전시키는 단계; 및
    초과된 제2 유전체층을 제거하기 위해 CMP(chemical mechanical polishing)을 적용하는 단계를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    2개의 인접한 제1 게이트 스택들 사이의 공간들에 상기 제1 유전체층으로 충전하는 단계 이후에, 초과된 제1 유전체층을 제거하고 상기 제1 게이트 스택의 상면을 노출시키기 위해 CMP(chemical mechanical polishing)를 적용하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 격리 피처를 형성하는 단계 이후에, 상기 핀 피처의 각각의 부분을 노출시키기 위해 상기 제2 게이트 스택을 제거하는 단계; 및
    상기 핀 피처의 노출된 부분 위에 제3 게이트 스택들을 형성하는 단계를 더 포함하고,
    상기 제2 게이트 스택들은 더미 게이트 스택(dummy gate stack)들이고, 상기 제3 게이트 스택들은 하이-k/메탈 게이트 스택(HK/MG: high-k/metal gate stack)들인 것인, 방법.
  9. 핀형 전계 효과 트랜지스터(FinFET: fin-like field effect transistor) 디바이스의 제조 방법에 있어서,
    기판 위에 형성된 핀 피처(fin feature)의 상이한 부분들 위에 제1, 제2 및 제3 게이트 스택(gate stack)들을 형성하는 단계 - 상기 제1 게이트 스택은 상기 제2 및 제3 게이트 스택들 사이에 배치됨 -;
    상기 제1, 제2 및 제3 게이트 스택들의 측벽들을 따라 스페이서(spacer)들을 형성하는 단계;
    상기 제1, 제2 및 제3 게이트 스택들 중 2개의 인접한 게이트 스택들 사이의 공간(space)들에 유전체층을 충전시키는 단계;
    제1, 제2 및 제3 게이트 트렌치(gate trench)들을 형성하기 위해 상기 제1, 제2 및 제3 게이트 스택들을 제거하는 단계로서, 상기 핀 피처의 각각의 부분들은 상기 제1, 제2 및 제3 게이트 트렌치들에서 노출되는 것인, 상기 제1, 제2 및 제3 게이트 스택들을 제거하는 단계;
    상기 제2 및 제3 게이트 트렌치들 내의 상기 핀 피처의 노출된 부분을 유지하면서 상기 제1 게이트 트렌치 내의 상기 핀 피처의 노출된 부분을 제거하는 단계;
    상기 제2 및 제3 게이트 트렌치들 내의 상기 핀 피처의 노출된 부분들 위에 제4 게이트 스택들을 형성하는 단계; 및
    상기 제1 게이트 트렌치 내에 게이트 스택 피처(gate stack feature)를 형성하는 단계를 포함하고,
    상기 제4 게이트 스택들을 형성하는 단계와 상기 게이트 스택 피처를 형성하는 단계가 동시에 수행되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 제조 방법.
  10. 핀형 전계 효과 트랜지스터(FinFET: fin-like field effect transistor) 디바이스의 제조 방법에 있어서,
    기판 상에 형성된 핀 피처(fin feature) 위에 제1, 제2 및 제3 게이트 스택(gate stack)을 형성하는 단계로서, 상기 제1 게이트 스택은 상기 제2 및 제3 게이트 스택의 사이에 있는 것인, 상기 제1, 제2 및 제3 게이트 스택을 형성하는 단계;
    상기 제1, 제2 및 제3 게이트 스택 사이의 공간(space)들에 유전체층을 형성하는 단계;
    상기 핀 피처의 제1 부분을 노출시키는 제1 게이트 트렌치(gate trench)를 형성하기 위해, 상기 제1 게이트 스택을 제거하는 단계;
    핀 커트(fin cut)를 형성하기 위해 상기 핀 피처의 제1 부분을 제거하는 단계;
    상기 제1 게이트 트렌치와 상기 핀 커트 내에 격리 피처(isolation feature)를 형성하는 단계;
    상기 핀 피처의 제2 및 제3 부분을 노출시키는 제2 및 제3 게이트 트렌치를 형성하기 위해 상기 제2 및 제3 게이트 스택을 제거하는 단계;
    상기 제2 및 제3 게이트 트렌치 내에 하이-k/메탈 게이트(HK/MG: high-k/metal gate) 스택들을 형성하는 단계; 및
    상기 유전체층을 형성하는 단계 이전에, 상기 제1, 제2 및 제3 게이트 스택의 측벽들을 따라서 게이트 스페이서들을 형성하는 단계를 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 제조 방법.
KR1020140184222A 2014-09-30 2014-12-19 Finfet 디바이스의 제조 방법 KR101770458B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/502,550 2014-09-30
US14/502,550 US9245883B1 (en) 2014-09-30 2014-09-30 Method of making a FinFET device

Publications (2)

Publication Number Publication Date
KR20160038673A KR20160038673A (ko) 2016-04-07
KR101770458B1 true KR101770458B1 (ko) 2017-08-22

Family

ID=55086236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140184222A KR101770458B1 (ko) 2014-09-30 2014-12-19 Finfet 디바이스의 제조 방법

Country Status (4)

Country Link
US (3) US9245883B1 (ko)
KR (1) KR101770458B1 (ko)
CN (1) CN106206308B (ko)
TW (1) TWI579904B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490176B2 (en) 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9805991B2 (en) * 2015-08-20 2017-10-31 International Business Machines Corporation Strained finFET device fabrication
US9536981B1 (en) * 2015-09-29 2017-01-03 International Business Machines Corporation Field effect transistor device spacers
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9761450B1 (en) 2016-09-26 2017-09-12 International Business Machines Corporation Forming a fin cut in a hardmask
CN106409913B (zh) * 2016-11-15 2019-04-09 中国科学院微电子研究所 具有连续侧墙的半导体设置及其制造方法
CN106449641B (zh) * 2016-11-15 2019-04-12 中国科学院微电子研究所 具有连续侧墙的半导体设置及其制造方法
US10460995B2 (en) * 2016-11-29 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a FinFET device
CN108228943B (zh) * 2016-12-21 2021-02-12 中国科学院微电子研究所 一种FinFET器件的CMP工艺建模方法
US10056481B2 (en) * 2017-01-13 2018-08-21 Globalfoundries Inc. Semiconductor device structure
US9853028B1 (en) * 2017-04-17 2017-12-26 International Business Machines Corporation Vertical FET with reduced parasitic capacitance
US10903336B2 (en) 2017-11-28 2021-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
DE102018128925B4 (de) 2017-11-30 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
US10867833B2 (en) 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
US10916478B2 (en) * 2018-02-20 2021-02-09 Globalfoundries U.S. Inc. Methods of performing fin cut etch processes for FinFET semiconductor devices
US11217582B2 (en) * 2018-03-30 2022-01-04 Intel Corporation Unidirectional self-aligned gate endcap (SAGE) architectures with gate-orthogonal walls
US10586736B2 (en) 2018-06-11 2020-03-10 Globalfoundries Inc. Hybrid fin cut with improved fin profiles
US10840153B2 (en) * 2018-06-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Notched gate structure fabrication
KR102552696B1 (ko) * 2018-07-19 2023-07-05 삼성전자주식회사 반도체 장치
KR102647231B1 (ko) * 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10797049B2 (en) 2018-10-25 2020-10-06 Globalfoundries Inc. FinFET structure with dielectric bar containing gate to reduce effective capacitance, and method of forming same
US10930734B2 (en) 2018-10-30 2021-02-23 International Business Machines Corporation Nanosheet FET bottom isolation
US10741401B1 (en) 2019-02-09 2020-08-11 International Business Machines Corporation Self-aligned semiconductor gate cut
US11515403B2 (en) * 2019-11-27 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11532479B2 (en) 2020-04-01 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110127610A1 (en) 2009-12-02 2011-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-Gate Semiconductor Device and Method
US20140167178A1 (en) 2011-09-28 2014-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US20140264362A1 (en) 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus for Forming a CMOS Device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8753970B2 (en) * 2012-09-12 2014-06-17 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and the resulting devices
TWI543268B (zh) * 2012-10-01 2016-07-21 聯華電子股份有限公司 電晶體的結構及其製作方法
US20140103452A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
CN103943499B (zh) * 2013-01-22 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9034748B2 (en) * 2013-09-04 2015-05-19 International Business Machines Corporation Process variability tolerant hard mask for replacement metal gate finFET devices
US20150162438A1 (en) * 2013-12-11 2015-06-11 International Business Machines Corporation Memory device employing an inverted u-shaped floating gate
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory
US9064890B1 (en) * 2014-03-24 2015-06-23 Globalfoundries Inc. Methods of forming isolation material on FinFET semiconductor devices and the resulting devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110127610A1 (en) 2009-12-02 2011-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-Gate Semiconductor Device and Method
US20140167178A1 (en) 2011-09-28 2014-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US20140264362A1 (en) 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus for Forming a CMOS Device

Also Published As

Publication number Publication date
US9245883B1 (en) 2016-01-26
CN106206308A (zh) 2016-12-07
CN106206308B (zh) 2019-12-10
US20160155824A1 (en) 2016-06-02
US10037993B2 (en) 2018-07-31
KR20160038673A (ko) 2016-04-07
US9496372B2 (en) 2016-11-15
TW201626444A (zh) 2016-07-16
TWI579904B (zh) 2017-04-21
US20170062422A1 (en) 2017-03-02

Similar Documents

Publication Publication Date Title
KR101770458B1 (ko) Finfet 디바이스의 제조 방법
US11670717B2 (en) Structure of S/D contact and method of making same
KR101776420B1 (ko) 다단 핀 형성 방법 및 그 구조체
US10090300B2 (en) Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9153670B2 (en) Semiconductor device and fabricating the same
KR101707730B1 (ko) Finfet 디바이스를 위한 방법 및 구조체
KR101745148B1 (ko) Finfet 디바이스 및 이를 형성하는 방법
US9847329B2 (en) Structure of fin feature and method of making same
US11502198B2 (en) Structure and method for integrated circuit
KR101615432B1 (ko) FinFET 장치를 포함하는 집적회로 구조물
US20240014074A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant