CN109148581A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。包括：提供半导体衬底，所述半导体衬底包括MOS器件区，在所述MOS器件区的所述半导体衬底上形成有栅极结构；在所述栅极结构两侧的预定形成源漏区的区域形成凹槽；在所述凹槽的底部和侧壁上形成掺杂材料层，其中，所述掺杂材料层中包括第一导电类型掺杂杂质或者第二导电类型掺杂杂质；进行退火处理，以使所述第一导电类型掺杂杂质或者所述第二导电类型掺杂杂质扩散到所述凹槽外侧的半导体材料中，以形成具有所述第一导电类型或者具有所述第二导电类型的轻掺杂漏区。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍式场效应晶体管(FinFET)的发展。典型地FinFET包括狭窄而独立的鳍片，鳍片在半导体衬底的表面延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。相对于现有的平面晶体管，FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能。
由于器件尺寸的不断缩小，FinFET器件的性能越来越依赖于外部电阻。为了降低轻掺杂漏区(Lightly Doped Drain，简称LDD)的扩展电阻，需要进行大剂量的离子注入，该离子注入会导致鳍片的非晶态化和损伤，进而对之后的外延层生长和自对准金属硅化物的性能产生负面影响。随着鳍片宽度的缩小，无定形硅不容易通过之后掺杂杂质退火激活工艺进行再生长结晶，进而导致孪晶形成(twin formation)和/或多晶硅形成，如何在没有无定形层形成的前提下实现高剂量掺杂剂掺杂入热的Si衬底是目前急需解决的技术问题之一。
另外，目前生长的S/D应力外延层内具有大量的位错(dislocation)，在自对准金属硅化物生长工艺期间，NiPt或者Ti会通过这些位错形成管道(piping)传输，进而导致大的体漏电，上述问题均会显著降低器件的性能。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括MOS器件区，在所述MOS器件区的所述半导体衬底上形成有栅极结构；
在所述栅极结构两侧的预定形成源漏区的区域形成凹槽；
在所述凹槽的底部和侧壁上形成掺杂材料层，其中，所述掺杂材料层中包括第一导电类型掺杂杂质或者第二导电类型掺杂杂质；
进行退火处理，以使所述第一导电类型掺杂杂质或者所述第二导电类型掺杂杂质扩散到所述凹槽外侧的半导体材料中，以形成具有所述第一导电类型或者具有所述第二导电类型的轻掺杂漏区。
进一步，所述MOS器件区包括PMOS器件区和NMOS器件区中的至少一个。
进一步，所述MOS器件区包括PMOS器件区和NMOS器件区，在所述PMOS器件区和所述NMOS器件区的所述半导体衬底上均分别形成有所述栅极结构，在所述PMOS器件区和所述NMOS器件区均形成有所述凹槽，在所述PMOS器件区内的所述凹槽的底部和侧壁上形成包括P型掺杂杂质的掺杂材料层，在所述NMOS器件区内的所述凹槽的底部和侧壁上形成包括N型掺杂杂质的掺杂材料层。
进一步，在形成所述栅极结构之前，在所述半导体衬底上还形成有鳍片，所述栅极结构形成在所述半导体衬底上并横跨所述鳍片，所述凹槽形成在所述栅极结构两侧的所述鳍片内预定形成源漏区的区域。
进一步，在形成所述栅极结构之前，还包括在所述半导体衬底的表面上形成隔离结构的步骤，所述隔离结构的顶面低于所述鳍片的顶面。
进一步，形成在PMOS器件区内的所述凹槽的底部与所述隔离结构的顶面齐平，形成在NMOS器件区内的所述凹槽的底部高于所述隔离结构的顶面。
进一步，所述MOS器件区包括第一MOS器件区和第二MOS器件区，形成所述凹槽的方法包括以下步骤：
在所述第一MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
在所述第二MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽。
进一步，在所述第一MOS器件区内形成所述凹槽的方法包括以下步骤：
形成偏移侧墙材料层以覆盖所述第一MOS器件区内的所述栅极结构和所述鳍片以及所述第二MOS器件区内的所述栅极结构和所述鳍片；
形成第一掩膜层，以覆盖所述第二MOS器件区，露出所述第一MOS器件区；
蚀刻去除位于所述第一MOS器件区内的部分所述偏移侧墙材料层，以在所述第一MOS器件区内的所述栅极结构的两侧壁上形成第一偏移侧墙；
在所述第一MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
去除所述第一掩膜层。
进一步，去除所述第一掩膜层之后，形成所述掺杂材料层之前，还包括以下步骤：
形成第二掩膜层，以覆盖所述第一MOS器件区，露出所述第二MOS器件区；
蚀刻去除位于所述第二MOS器件区内的部分所述偏移侧墙材料层，以在第二MOS器件区内的所述栅极结构的两侧壁上形成第二偏移侧墙；
在所述第二MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
去除所述第二掩膜层。
进一步，在所述第一MOS器件区或所述第二MOS器件区为NMOS器件区时，在第一MOS器件区内或所述第二MOS器件区内露出的鳍片的侧壁上保留有部分所述偏移侧墙材料层。
进一步，所述掺杂材料层包括形成在所述第一MOS器件区内的第一掺杂材料层以及形成在所述第二MOS器件区内的第二掺杂材料层，形成所述掺杂材料层的方法包括以下步骤：
形成所述第一掺杂材料层，以覆盖所述半导体衬底，所述第一掺杂材料层包括第一导电类型掺杂杂质；
去除所述第一掺杂材料层位于所述第二MOS器件区内的部分，剩余的所述第一掺杂材料层覆盖所述第一MOS器件区内的所述凹槽的底部和侧壁；
形成第二掺杂材料层，以覆盖所述第二MOS器件区内的所述凹槽的底部和侧壁，其中，所述第二掺杂材料层包括第二导电类型掺杂杂质。
进一步，在形成第一掺杂材料层之后，去除所述第一掺杂材料层位于所述第二MOS器件区内的部分之前，还包括在所述第一掺杂材料层表面形成第一覆盖层的步骤。
进一步，在形成所述第二掺杂材料层之后，还包括在所述第二掺杂材料层表面形成第二覆盖层的步骤。
进一步，在所述退火处理的步骤之后，还包括以下步骤：
去除所述掺杂材料层；
在所述凹槽中形成外延层。
进一步，在所述MOS器件区包括PMOS器件区和NMOS器件区时，所述外延层包括形成在所述PMOS器件区内的所述凹槽中的第一外延层和形成在所述NMOS器件区内的所述凹槽中的第二外延层，其中，形成外延层的方法包括以下步骤：
去除位于所述PMOS器件内的所述掺杂材料层，保留位于所述NMOS器件区内的所述掺杂材料层；
在所述PMOS器件区内的所述凹槽中形成所述第一外延层；
形成第三覆盖层，以覆盖所述半导体衬底；
去除所述NMOS器件区内的所述凹槽中的所述第三覆盖层和所述掺杂材料层，以露出所述NMOS器件区内的所述凹槽的表面；
在所述NMOS器件区内的凹槽中形成所述第二外延层。
进一步，在形成所述外延层之后，还包括以下步骤：
进行离子注入，以在MOS器件区内形成源漏区。
进一步，所述掺杂材料层包括玻璃层，其中，位于NMOS器件区内的所述掺杂材料层包括磷硅酸玻璃，位于PMOS器件区内的所述掺杂材料层包括硼硅酸玻璃。
综上所述，根据本发明的制造方法，不需要使用离子注入工艺即可在鳍片中形成轻掺杂漏区，不会在源漏区内的鳍片上形成无定形态材料层，有利于改善后续形成的外延层的质量，并且以本发明的方法掺杂形成LDD其凹槽的底部到顶部的鳍片中掺杂杂质的掺杂更加均匀，有利于抑制漏电流拥挤效应，进而提高器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1M为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图，其中图1A为局部立体示意图，图1B至图1M为沿图1A中相应剖面线AA’、BB’和CC’所获得的剖视图；
图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决前述的技术问题，本发明提供一种半导体衬底的制造方法，如图2所示，所述方法主要包括以下步骤：
步骤S1：提供半导体衬底，所述半导体衬底包括MOS器件区，在所述MOS器件区的所述半导体衬底上形成有栅极结构；
步骤S2：在所述栅极结构两侧的预定形成源漏区的区域形成凹槽；
步骤S3：在所述凹槽的底部和侧壁上形成掺杂材料层，其中，所述掺杂材料层中包括第一导电类型掺杂杂质或者第二导电类型掺杂杂质；
步骤S4：进行退火处理，以使所述第一导电类型掺杂杂质或者所述第二导电类型掺杂杂质扩散到所述凹槽外侧的半导体材料中，以形成具有所述第一导电类型或者具有所述第二导电类型的轻掺杂漏区。
综上所述，根据本发明的制造方法，不需要使用离子注入工艺即可在鳍片中形成轻掺杂漏区，不会在源漏区内的鳍片上形成无定形态材料层，有利于改善后续形成的外延层的质量，并且以本发明的方法掺杂形成LDD其凹槽的底部到顶部的鳍片中掺杂杂质的掺杂更加均匀，有利于抑制漏电流拥挤效应，进而提高器件的性能。
下面，参照图1A至图1M来描述本发明的一个实施例提出的一种半导体器件的制造方法。其中，其中图1A为局部立体示意图，图1B至图1M为沿图1A中相应剖面线AA’、BB’和CC’所获得的剖视图。
作为示例，本发明的一个实施例的半导体器件的制造方法，包括如下步骤：
首先，执行步骤一，提供半导体衬底，所述半导体衬底包括MOS器件区，在所述MOS器件区的所述半导体衬底上形成有栅极结构。
具体地，如图1A所示，半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，所述MOS器件区包括PMOS器件区、NMOS器件区中的至少一个。
本实施例中，如图1A所示，主要以所述MOS器件区包括NMOS器件区和PMOS器件区的情况为例对本发明的方法进行详细描述，其中，在所述PMOS器件区的半导体衬底上形成有栅极结构103，在所述NMOS器件区的半导体衬底上形成有栅极结构104。
在一个示例中，与所述PMOS对应的所述半导体衬底100表面上形成有鳍片1011，与所述NMOS器件区对应的所述半导体衬底100表面上形成有鳍片1012。
半导体衬底100中还形成有各种阱(well)结构，例如，在PMOS器件区内形成有N型阱，在NMOS器件区内形成有P型阱，为了简化，图示中予以省略。
本实施例中主要以MOS器件区包括NMOS器件区和PMOS器件区的FinFET器件为例对本发明的方法做详细的说明和解释。
在一个示例中，在半导体衬底100上形成多个鳍片，例如，所述PMOS器件区的半导体衬底100上形成有若干个鳍片1011，该些鳍片1011平行设置在所述半导体衬底100的表面上，在NMOS器件区的半导体衬底100上形成有若干个鳍片1012，该些鳍片1012平行设置在所述半导体衬底100的表面上，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组，鳍片的长度也可不相同。
在一个示例中，形成所述鳍片1011和所述鳍片1012的方法包括以下步骤：
在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述鳍片1011和所述鳍片的图案1012，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底100，以形成所述鳍片1011和所述鳍片1012，然后去除掩膜层。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
需要注意的是，形成所述鳍片1011和所述鳍片1012的方法仅仅是示例性的，并不局限于上述方法。
示例性地，在形成所述鳍片1011和所述鳍片1012之后，还包括在所述半导体衬底的表面上形成隔离结构102的步骤，所述隔离结构102的顶面低于所述鳍片1011以及所述鳍片1012的顶面。
在一个示例中，形成隔离结构102的方法包括以下步骤：
具体地，沉积隔离材料层，以完全填充鳍片之间的间隙，并对隔离材料层进行例如化学机械研磨的平坦化工艺。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。使用FCVD工艺则还可以选择性的对沉积的隔离材料层进行退火处理。隔离材料层的材料也可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
接着，回蚀刻所述隔离材料层，至所述鳍片的目标高度，以形成隔离结构，所述隔离结构102的顶面低于鳍片1011和所述鳍片1012的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
接着，如图1A和图1B所示，在PMOS器件区和NMOS器件区各自的所述半导体衬底100的表面上形成各自的栅极结构，例如，在PMOS器件区形成栅极结构103，在NMOS器件区形成栅极结构104。具体地，所述栅极结构103包括自下而上的栅极介电层1031和栅极电极1032，所述栅极结构104包括自下而上的栅极介电层1041和栅极电极1042。
进一步地，PMOS器件区内的栅极结构103和NMOS器件区内的栅极结构104彼此间隔设置。
栅极介电层1031、1041可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。
栅极电极1032、1042可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅、未掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
在一个示例中，如图1B所示，形成栅极结构103、104的步骤包括：首先依次形成覆盖半导体衬底的栅极介电层和栅极电极材料层，在所述栅极电极材料层表面上形成硬掩膜层105。
其中，硬掩膜层105例如可以选择氮化物、氧化物以及金属材料中的一种或者多种。
可选地，在本申请中所述掩膜层105选用氧化物-氮化物-氧化物的叠层结构，例如氮化物可以选用SiN，氧化物可以选用氧化硅，但并不局限于该示例。
可以使用例如化学气相沉积的方法形成所述硬掩膜层105。
之后通过光刻工艺和刻蚀硬掩膜层105以对硬掩膜层105进行图案化，形成的图案化的硬掩膜层105定义有预定形成的栅极结构的图案，再以图案化后的硬掩膜层105为掩膜，对栅极介电层和栅极电极材料层进行图案化，以在PMOS器件区的所述半导体衬底的表面形成横跨所述鳍片1011的栅极结构103，在NMOS器件区的半导体衬底的表面形成横跨所述鳍片1012的栅极结构104，可选地，在本步骤中，可仅对栅极电极材料层进行图案化，停止于栅极介电层的表面，随后去除光刻工艺时使用的光刻胶，而暴露图案化的硬掩膜层105，也即在栅极结构的表面上形成有硬掩膜层105。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片(例如鳍片1011、鳍片1012等)的栅极结构，是指在鳍片的部分的上表面和侧面均形成有栅极结构，并且该栅极结构还形成在半导体衬底的部分表面上。
其中，栅极介电层1031形成在PMOS器件区内的鳍片1011的表面，而栅极介电层1041形成在NMOS器件区内的鳍片1012的表面。
接着，执行步骤二、在所述栅极结构两侧的预定形成源漏区的区域形成凹槽。
示例性地，所述MOS器件区包括第一MOS器件区和第二MOS器件区，其中，第一MOS器件区可以为PMOS器件区，第二MOS器件区可以为NMOS器件区，或者，第一MOS器件区可以为NMOS器件区，第二MOS器件区可以为PMOS器件区，本实施例中，主要以第一MOS器件区可以为PMOS器件区，第二MOS器件区可以为NMOS器件区的情况为例，形成所述凹槽的方法包括以下步骤：
在所述第一MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
在所述第二MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽。
值得一提的是，可先形成PMOS器件区内的所述凹槽，再形成NMOS器件区内的凹槽，或者，也可以先形成NMOS器件区内的凹槽，再形成PMOS器件区内的凹槽。
在一个示例中，如图1C至图1E所示，形成所述凹槽的方法包括以下步骤：
首先，如图1C所示，形成偏移侧墙材料层106以覆盖PMOS器件区内的所述栅极结构103和所述鳍片1011以及NMOS器件区内的所述栅极结构104和所述鳍片1012。
示例性地，所述偏移侧墙材料层106覆盖露出的隔离结构102的表面、鳍片1011和鳍片1012表面上形成的栅极介电层1031、以及栅极结构103和栅极结构104露出的顶面和侧壁、其中，在栅极结构103和栅极结构104上形成有硬掩膜层105时，所述偏移侧墙材料层106还覆盖所述硬掩膜层105的表面。
所述偏移侧墙材料层106例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。可以使用化学气相沉积等方法沉积形成所述偏移侧墙材料层106，其厚度可以为本领域技术人员熟知的任何适合的厚度，在此不做具体限制。
接着，如图1D所示，形成第一掩膜层107n，以覆盖所述NMOS器件区，露出所述PMOS器件区。
具体地，第一掩膜层107n通常可以包括数种掩膜材料的任何一种，包括但不限于：硬掩膜材料和光刻胶掩膜材料。优选地，第一掩膜层107n包括光刻胶掩膜材料。光刻胶掩膜材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩膜层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
示例性地，可通过旋涂工艺在整个半导体衬底上涂覆光刻胶材料，再利用光刻工艺的曝光和显影等步骤去除PMOS器件区内的光刻胶材料。
接着，继续如图1D所示，蚀刻去除位于所述PMOS器件区内的部分所述偏移侧墙材料层，以在所述PMOS器件区内的所述栅极结构103的两侧壁上形成第一偏移侧墙(offsetspacer)106p。
可以使用干法刻蚀或者湿法刻蚀的方法去除PMOS器件区内多余的偏移侧墙材料层，仅形成位于相对的两侧壁上的第一偏移侧墙(offset spacer)106p，较佳地使用干法刻蚀工艺，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀。
其中，在本步骤，刻蚀所述偏移侧墙材料层时，还包括将其下方的栅极介电层蚀刻去除的步骤，以露出鳍片1011位于第一偏移侧墙106p两侧的部分。
示例性地，在栅极结构103上形成有硬掩膜层105时，该第一偏移侧墙106p还位于硬掩膜层105的两侧壁上。
本实施例中，第一偏移侧墙106p位于所述栅极介电层1031的表面并位于栅极电极1032和栅极电极1032表面上的硬掩膜层105的两侧壁上。
接着，继续如图1D所示，在所述PMOS器件区内的所述栅极结构103两侧的所述鳍片1011内预定形成源漏区的区域形成凹槽1081。
可通过回蚀刻工艺蚀刻所述PMOS器件区内的所述栅极结构103两侧的所述鳍片1011内预定形成源漏区的区域，以形成凹槽1081。
所述回蚀刻工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行刻蚀工艺工艺，干法刻蚀工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
可选地，回蚀刻工艺后形成的所述凹槽1081的底部与所述隔离结构102的顶面齐平，也即回蚀刻的深度与鳍片1011从隔离结构102中露出的高度相同。
其中，形成的凹槽的形状可以为任意的形状，例如Σ形等。
随后还包括去除所述第一掩膜层的步骤。可根据第一掩膜层的具体材质选择合适的去除方法，例如所述第一掩膜层的材料为光刻胶时，可以使用例如灰化的方法或者湿法刻蚀的方法去除所述第一掩膜层。
随后，进行在NMOS器件区内形成偏移侧墙和凹槽的步骤，具体可包括以下步骤：
首先，如图1E所示，形成第二掩膜层107p，以覆盖所述PMOS器件区，露出NMOS器件区。
具体地，第二掩膜层107p通常可以包括数种掩膜材料的任何一种，包括但不限于：硬掩膜材料和光刻胶掩膜材料。优选地，第二掩膜层107p包括光刻胶掩膜材料。光刻胶掩膜材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩膜层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
示例性地，可通过旋涂工艺在整个半导体衬底上涂覆光刻胶材料，再利用光刻工艺的曝光和显影等步骤去除NMOS器件区内的光刻胶材料。
接着，继续参考他1E，蚀刻去除位于所述NMOS器件区内的部分所述偏移侧墙材料层，以在NMOS器件区内的所述栅极结构104的两侧壁上形成第二偏移侧墙106n。
可以使用干法刻蚀或者湿法刻蚀的方法去除NMOS器件区内多余的偏移侧墙材料层，仅形成位于相对的两侧壁上的第二偏移侧墙(offset spacer)106n，较佳地使用干法刻蚀工艺，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀。
其中，在本步骤，刻蚀所述偏移侧墙材料层时，还包括将其下方的栅极介电层蚀刻去除的步骤，以露出鳍片1012位于第二偏移侧墙106n两侧的部分。
示例性地，在栅极结构104上形成有硬掩膜层105时，该第二偏移侧墙106n还位于硬掩膜层105的两侧壁上。
本实施例中，第二偏移侧墙106n位于所述栅极介电层1041的表面并位于栅极电极1042和栅极电极1042表面上的硬掩膜层105的两侧壁上。
示例性，在NMOS器件区内露出的鳍片1012的两侧壁上保留有部分所述偏移侧墙材料层106，并且在偏移侧墙材料层106和鳍片1012之间，还保留有部分栅极介电层1041。
接着，继续参考图1E，在所述NMOS器件区内的所述栅极结构104两侧的所述鳍片1012内预定形成源漏区的区域形成所述凹槽1082。
可通过回蚀刻工艺蚀刻所述NMOS器件区内的所述栅极结构104两侧的所述鳍片1012内预定形成源漏区的区域，以形成凹槽1082。
所述回蚀刻工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行刻蚀工艺工艺，干法刻蚀工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
可选地，该回蚀刻的深度范围可以为10nm～20nm也可以为其他的数值范围，上述数值不对本发明构成限制。
其中，回蚀刻工艺后形成的所述凹槽1082的底部高于所述隔离结构102的顶面，进一步地，NMOS器件区内的凹槽1082的底部高于PMOS器件区内的凹槽1081的底部。
其中，形成的凹槽1082的形状可以为任意的形状，例如Σ形等。
随后还包括去除所述第二掩膜层的步骤。可根据第二掩膜层的具体材质选择合适的去除方法，例如所述第二掩膜层的材料为光刻胶时，可以使用例如灰化的方法或者湿法刻蚀的方法去除所述第二掩膜层。
随后，执行步骤三，在所述凹槽的底部和侧壁上形成掺杂材料层，其中，所述掺杂材料层中包括第一导电类型掺杂杂质或者第二导电类型掺杂杂质。
其中，在所述NMOS器件区内，所述第一导电类型为N型，在PMOS器件区内，所述第二导电类型为P型，或者，在所述NMOS器件区内，所述第二导电类型为N型，在PMOS器件区内，所述第一导电类型为P型。
具体地，如图1H所示，在PMOS器件区内，在凹槽1081的底部和侧壁上形成掺杂材料层109，该掺杂材料层包括P型掺杂杂质，例如硼；在NMOS器件区内，在凹槽1082的底部和侧壁上形成掺杂材料层111，该掺杂材料层包括N型掺杂杂质，例如砷、锑和磷中的至少一种。
示例性地，该掺杂材料层109、111可以为玻璃层，例如位于NMOS器件区内的所述掺杂材料层111包括磷硅酸玻璃(PSG)，位于PMOS器件区内的所述掺杂材料层109包括硼硅酸玻璃(BSG)。
在一个示例中，形成所述掺杂材料层的方法包括以下步骤：
首先，如图1F所示，形成掺杂材料层109，以覆盖所述半导体衬底，掺杂材料层109包括P型掺杂杂质。
具体地，形成掺杂材料层109覆盖所述PMOS器件区内和所述NMOS器件区，该掺杂材料层109覆盖凹槽1081和凹槽1082的底部和侧壁。
示例性地，可共形沉积形成所述掺杂材料层109。
可选地，掺杂材料层109包括磷硅酸玻璃(BSG)。
在一个示例中，掺杂材料层109的材料包括硼硅酸玻璃，可以使用本领域技术人员熟知的任何方法沉积形成所述硼硅酸玻璃，例如化学气相沉积和原子层沉积等方法。在一个示例中，在400～600℃的温度下，使用正硅酸乙酯(TEOS)、乙硼烷或硅烷为源气体沉积硼硅酸玻璃。
其中，硼硅酸玻璃中硼的浓度可以为任意适合的浓度例如，2％～6％(质量百分数)，也可以为其他适合的浓度，该浓度的范围要确保之后扩散进入PMOS器件内的鳍片的硼的浓度足够形成轻掺杂漏区(LDD)。
在一个示例中，所述掺杂材料层109的厚度可以为本领域技术人员熟知的任何适合的厚度，例如厚度范围为50埃～500埃。
在一个示例中，还包括在所述掺杂材料层109表面形成第一覆盖层110的步骤，该第一覆盖层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物，例如，可用SiCN、SiN、SiC、SiOF、SiON等形成第一覆盖层。本实施例中，第一覆盖层110包括SiN。
可以使用例如化学气相沉积等方法形成所述第一覆盖层110，其中，第一覆盖层110的厚度可以为任意适合的厚度，在此不做具体限制。
接着，如图1G所示，去除所述掺杂材料层109位于所述NMOS器件区内的部分，剩余的所述掺杂材料层109覆盖所述PMOS器件区内的所述凹槽1081的底部和侧壁。
去除所述掺杂材料层109的方法可以使用例如湿法刻蚀或者干法刻蚀的刻蚀工艺。可首先形成例如光刻胶的掩膜层覆盖PMOS器件区，露出NMOS器件区，再依次刻蚀NMOS器件区内的第一覆盖层110和掺杂材料层109。
随后将覆盖PMOS器件区的掩膜层去除。
其中，PMOS器件区内剩余的掺杂材料层109覆盖鳍片1011露出的表面以及凹槽1081的底部和侧壁，以及第一偏移侧墙106p和硬掩膜层105露出的表面。
随后，在NMOS器件区内形成掺杂材料层111，该掺杂材料层111覆盖所述NMOS器件区内的凹槽1082的底部和侧壁，其中，该掺杂材料层111包括N型掺杂杂质。
进一步地，该掺杂材料层111覆盖鳍片1012露出的表面以及凹槽1082的底部和侧壁，以及第二偏移侧墙106n和硬掩膜层105露出的表面。
在一个示例中，在掺杂材料层111的表面上还形成有第二覆盖层112。该第二覆盖层112可以使用和第一覆盖层110相同的材料，例如SiN。
在一个示例中，形成掺杂材料层111的方法包括以下步骤：
形成所述掺杂材料层111，以覆盖所述半导体衬底，包括覆盖PMOS器件区和NMOS器件区；
去除所述掺杂材料层111位于所述PMOS器件区内的部分，剩余的掺杂材料层111覆盖所述NMOS器件区内的所述凹槽1082的底部和侧壁。
在一个示例中，掺杂材料层111的材料包括磷硅酸玻璃(PSG)，可以使用本领域技术人员熟知的任何方法沉积形成所述磷硅酸玻璃(PSG)，例如化学气相沉积和原子层沉积等方法。在一个示例中，在400～600℃的温度下，使用正硅酸乙酯(TEOS)或硅烷为源气体并伴随引入适量的含磷的源气体，以沉积磷硅酸玻璃(PSG)。
其中，磷硅酸玻璃中磷的浓度可以为任意适合的浓度例如，2％～6％(质量百分数)，也可以为其他适合的浓度，该浓度的范围要确保之后扩散进入NMOS器件区内的鳍片中的磷的浓度足够形成轻掺杂漏区(LDD)。
在一个示例中，掺杂材料层111的厚度可以为本领域技术人员熟知的任何适合的厚度，例如厚度范围为50埃～500埃。
随后，执行步骤四，进行退火处理，以使所述第一导电类型的掺杂杂质或所述第二导电类型的掺杂杂质扩散到所述凹槽外侧的半导体材料(例如凹槽底部和侧壁外侧的半导体衬底或者鳍片)中，以形成具有所述第一导电类型或者具有所述第二导电类型的轻掺杂漏区(LDD)。该半导体材料位于栅极结构的下方。
具体地，进行退火处理，以使掺杂材料层109中的P型掺杂杂质扩散进所述鳍片1011内、而使掺杂材料层111中的N型掺杂杂质扩散进鳍片1012内，进而在PMOS器件区内形成P型轻掺杂漏区，在NMOS器件区内形成N型轻掺杂漏区。
所述退火处理可以为峰值退火(spike anneal)工艺，所述峰值退火工艺采用的退火温度范围为500～1000℃，退火时间范围为1s～50s，具体可根据实际工艺进行适当调整，本实施例中，较佳地，退火温度为1000℃，退火时间为2s。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行。退火步骤高温来活化掺杂材料层109(例如BSG)内的P型掺杂杂质(例如B)和掺杂材料层111(例如PSG)内的N型掺杂杂质(例如P)，以使所述P型掺杂杂质扩散进所述鳍片1011内、所述N型掺杂杂质扩散进鳍片1012内。进而实现与LDD工艺相近或基本相同的功能，也即在NMOS器件区和PMOS器件区内分别形成了轻掺杂漏区。
由于掺杂材料层覆盖凹槽的底部和侧壁，因此，掺杂杂质会向凹槽底部和侧壁四周的鳍片中扩散，因此，鳍片中的掺杂杂质的分布均匀。
作为进一步的优选，在本发明中选用的峰值退火，可以选用以下几种方式中的一种：炉管退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
由于使用上述方法即可形成器件轻掺杂漏区的制备，无需使用离子注入的方法，而替代使用本发明的固态源掺杂(solid source doping)，因此可以避免离子注入对鳍片和栅极结构的表面造成损伤有利于改善后续形成的外延层的质量，避免了随后形成的外延层表面位错缺陷的形成，防止大的体漏电的产生，并且以本发明的方法掺杂形成LDD其凹槽的底部到顶部的鳍片中掺杂杂质的掺杂更加均匀，有利于抑制漏电流拥挤效应(draincurrent crowding effect)，进而提高器件的性能。
其中，电流拥挤是指电流密度的不均匀分布，其中，电流趋于在对流畅的电流流动表现为障碍的几何特征附近堵塞或者增加。
随后，执行步骤五，去除所述掺杂材料层，再在所述凹槽中形成外延层。
示例性地，如图1I所示，首先去除PMOS器件区内的至少部分所述第一覆盖层和掺杂材料层，以露出PMOS器件区内的凹槽，随后，在PMOS器件区内的凹槽中外延生长外延层113。
在一个示例中，可首先形成图案化的光刻胶层，以覆盖PMOS器件区和NMOS器件区，该光刻胶层具有露出PMOS器件区内的凹槽中的第一覆盖层的开口，再以图案化的光刻胶层为掩膜蚀刻去除PMOS器件区内的凹槽中的第一覆盖层和掺杂材料层，去除所述光刻胶层，随后，在PMOS器件区内的凹槽中外延生长外延层113；再将PMOS器件区内的剩余的第一覆盖层和掺杂材料层去除。
其中，NMOS器件区内的第二覆盖层112和掺杂材料层111对于其下方的鳍片1012具有保护作用，在外延生长外延层113时，可以避免外延层113生长在PMOS器件区的凹槽之外的其他半导体材料上。同时栅极电极1032上的硬掩膜层105也可起到相同的作用。
在PMOS器件区中，外延层113通常具有压应力。
外延层113的材料可以为SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40Torr。
随后，如图1J所示，形成第三覆盖层114，以覆盖所述半导体衬底，具体地，第三覆盖层114覆盖PMOS器件区内的外延层113、露出的鳍片1011和隔离结构、以及栅极结构等，并覆盖NMOS器件区内的第二覆盖层112。
该第三覆盖层114用于对PMOS器件区进行保护，防止后续在NMOS器件区中外延生长外延层时，有额外的不需要的外延层生长在PMOS器件区内，例如避免其他外延层生长在外延层113上和鳍片1011上。
可选地，该第三覆盖层114可以选用与第二覆盖层112相同的材料，例如SiN，也可以为其他适合的材料，在此不做具体限制。
接着，如图1K所示，去除所述NMOS器件区内的所述凹槽1082中的所述第三覆盖层114、第二覆盖层112和所述掺杂材料层111，以露出所述凹槽1082的表面，也可以将NMOS器件区内的第三覆盖层、第二覆盖层和掺杂材料层全部去除，而保留PMOS器件区内的第三覆盖层。其中，NMOS器件区内的鳍片1012侧壁上的栅极介电层1041和偏移侧墙材料层106可以防止之后的外延层生长在从隔离结构中露出的鳍片1012的侧壁上。
随后，如图1K所示，在NMOS器件区内的凹槽中外延生长外延层115。
在NMOS中，外延层115通常具有拉应力。外延层115的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为外延层115。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
在NMOS上形成具有拉应力的外延层，在PMOS晶体管上形成具有压应力的外延层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。
上述方法中也可先形成NMOS器件区内的外延层，再形成PMOS器件区内的外延层，具体过程可参考上述步骤，在此不做赘述。
随后，还包括步骤：进行离子注入，以在MOS器件区内形成源漏区。
示例性地，如图1L所示，可首先形成图案化的掩膜层116，例如光刻胶层，以覆盖PMOS器件区，露出NMOS器件区，对NMOS器件区进行N型掺杂杂质(例如磷、砷中的至少一种)的离子注入，以在NMOS器件区内形成N型源漏区，该离子注入可以为N型掺杂杂质重掺杂离子注入，以形成重掺杂源漏区，其中，该N型掺杂杂质通过离子注入注入到外延层115中，形成抬升源漏，随后，去除掩膜层，再如图1M所示，形成图案化的掩膜层117，例如光刻胶层，以覆盖NMOS器件区，露出PMOS器件区，对PMOS器件区进行P型掺杂杂质(例如硼)的离子注入，以在PMOS器件区内形成P型源漏区，该离子注入可以为P型掺杂杂质重掺杂离子注入，以形成重掺杂源漏区，其中，该P型掺杂杂质通过离子注入注入到外延层113中，形成抬升源漏，随后，去除掩膜层。
值得一提的是，也可先对PMOS器件区进行离子注入形成P型源漏区，再对NMOS器件区进行离子注入形成N型源漏区，具体过程可参考前述步骤，在此不做赘述。
至此，完成了本发明实施例的半导体器件的制造工艺的相关步骤的介绍。在上述步骤之后，还可以包括制作FinFET器件的其他常规步骤，例如，去除NMOS器件区和PMOS器件内的硬掩膜层105以及硬掩膜层105侧壁上的第一偏移侧墙和第二偏移侧墙的步骤等，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
综上所述，根据本发明的制造方法，不需要使用离子注入工艺即可在鳍片中形成轻掺杂漏区，不会在源漏区内的鳍片上形成无定形态材料层，有利于改善后续形成的外延层的质量，并且以本发明的方法掺杂形成LDD其凹槽的底部到顶部的鳍片中掺杂杂质的掺杂更加均匀，有利于抑制漏电流拥挤效应，进而提高器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括MOS器件区，在所述MOS器件区的所述半导体衬底上形成有栅极结构；
在所述栅极结构两侧的预定形成源漏区的区域形成凹槽；
在所述凹槽的底部和侧壁上形成掺杂材料层，其中，所述掺杂材料层中包括第一导电类型掺杂杂质或者第二导电类型掺杂杂质；
进行退火处理，以使所述第一导电类型掺杂杂质或者所述第二导电类型掺杂杂质扩散到所述凹槽外侧的半导体材料中，以形成具有所述第一导电类型或者具有所述第二导电类型的轻掺杂漏区。
2.如权利要求1所述的制造方法，其特征在于，所述MOS器件区包括PMOS器件区和NMOS器件区中的至少一个。
3.如权利要求1所述的制造方法，其特征在于，所述MOS器件区包括PMOS器件区和NMOS器件区，在所述PMOS器件区和所述NMOS器件区的所述半导体衬底上均分别形成有所述栅极结构，在所述PMOS器件区和所述NMOS器件区均形成有所述凹槽，在所述PMOS器件区内的所述凹槽的底部和侧壁上形成包括P型掺杂杂质的掺杂材料层，在所述NMOS器件区内的所述凹槽的底部和侧壁上形成包括N型掺杂杂质的掺杂材料层。
4.如权利要求1所述的制造方法，其特征在于，在形成所述栅极结构之前，在所述半导体衬底上还形成有鳍片，所述栅极结构形成在所述半导体衬底上并横跨所述鳍片，所述凹槽形成在所述栅极结构两侧的所述鳍片内预定形成源漏区的区域。
5.如权利要求4所述的制造方法，其特征在于，在形成所述栅极结构之前，还包括在所述半导体衬底的表面上形成隔离结构的步骤，所述隔离结构的顶面低于所述鳍片的顶面。
6.如权利要求5所述的制造方法，其特征在于，形成在PMOS器件区内的所述凹槽的底部与所述隔离结构的顶面齐平，形成在NMOS器件区内的所述凹槽的底部高于所述隔离结构的顶面。
7.如权利要求4所述的制造方法，其特征在于，所述MOS器件区包括第一MOS器件区和第二MOS器件区，形成所述凹槽的方法包括以下步骤：
在所述第一MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
在所述第二MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽。
8.如权利要求7所述的制造方法，其特征在于，在所述第一MOS器件区内形成所述凹槽的方法包括以下步骤：
形成偏移侧墙材料层以覆盖所述第一MOS器件区内的所述栅极结构和所述鳍片以及所述第二MOS器件区内的所述栅极结构和所述鳍片；
形成第一掩膜层，以覆盖所述第二MOS器件区，露出所述第一MOS器件区；
蚀刻去除位于所述第一MOS器件区内的部分所述偏移侧墙材料层，以在所述第一MOS器件区内的所述栅极结构的两侧壁上形成第一偏移侧墙；
在所述第一MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
去除所述第一掩膜层。
9.根据权利要求8所述的制造方法，其特征在于，去除所述第一掩膜层之后，形成所述掺杂材料层之前，还包括以下步骤：
形成第二掩膜层，以覆盖所述第一MOS器件区，露出所述第二MOS器件区；
蚀刻去除位于所述第二MOS器件区内的部分所述偏移侧墙材料层，以在第二MOS器件区内的所述栅极结构的两侧壁上形成第二偏移侧墙；
在所述第二MOS器件区内的所述栅极结构两侧的所述鳍片内预定形成源漏区的区域形成所述凹槽；
去除所述第二掩膜层。
10.如权利要求9所述的制造方法，其特征在于，在所述第一MOS器件区或所述第二MOS器件区为NMOS器件区时，在第一MOS器件区内或所述第二MOS器件区内露出的鳍片的侧壁上保留有部分所述偏移侧墙材料层。
11.如权利要求7所述的制造方法，其特征在于，所述掺杂材料层包括形成在所述第一MOS器件区内的第一掺杂材料层以及形成在所述第二MOS器件区内的第二掺杂材料层，形成所述掺杂材料层的方法包括以下步骤：
形成所述第一掺杂材料层，以覆盖所述半导体衬底，所述第一掺杂材料层包括第一导电类型掺杂杂质；
去除所述第一掺杂材料层位于所述第二MOS器件区内的部分，剩余的所述第一掺杂材料层覆盖所述第一MOS器件区内的所述凹槽的底部和侧壁；
形成第二掺杂材料层，以覆盖所述第二MOS器件区内的所述凹槽的底部和侧壁，其中，所述第二掺杂材料层包括第二导电类型掺杂杂质。
12.如权利要求11所述的制造方法，其特征在于，在形成第一掺杂材料层之后，去除所述第一掺杂材料层位于所述第二MOS器件区内的部分之前，还包括在所述第一掺杂材料层表面形成第一覆盖层的步骤。
13.如权利要求11或12所述的制造方法，其特征在于，在形成所述第二掺杂材料层之后，还包括在所述第二掺杂材料层表面形成第二覆盖层的步骤。
14.如权利要求1所述的制造方法，其特征在于，在所述退火处理的步骤之后，还包括以下步骤：
去除所述掺杂材料层；
在所述凹槽中形成外延层。
15.如权利要求14所述的制造方法，其特征在于，在所述MOS器件区包括PMOS器件区和NMOS器件区时，所述外延层包括形成在所述PMOS器件区内的所述凹槽中的第一外延层和形成在所述NMOS器件区内的所述凹槽中的第二外延层，其中，形成外延层的方法包括以下步骤：
去除位于所述PMOS器件内的所述掺杂材料层，保留位于所述NMOS器件区内的所述掺杂材料层；
在所述PMOS器件区内的所述凹槽中形成所述第一外延层；
形成第三覆盖层，以覆盖所述半导体衬底；
去除所述NMOS器件区内的所述凹槽中的所述第三覆盖层和所述掺杂材料层，以露出所述NMOS器件区内的所述凹槽的表面；
在所述NMOS器件区内的凹槽中形成所述第二外延层。
16.如权利要求14或15所述的制造方法，其特征在于，在形成所述外延层之后，还包括以下步骤：
进行离子注入，以在MOS器件区内形成源漏区。
17.如权利要求1至3之一所述的制造方法，其特征在于，所述掺杂材料层包括玻璃层，其中，位于NMOS器件区内的所述掺杂材料层包括磷硅酸玻璃，位于PMOS器件区内的所述掺杂材料层包括硼硅酸玻璃。
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