CN106505040A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。包括：提供半导体衬底，与PMOS对应的半导体衬底表面上形成有第一鳍片，与NMOS区对应的半导体衬底表面上形成有第二鳍片；在半导体衬底的表面上形成栅极结构；依次在半导体衬底、第一鳍片和第二鳍片暴露的表面上形成P型杂质掺杂的第一介电层和第一刻蚀停止层；去除对应NMOS区的第一介电层和第一刻蚀停止层；依次形成覆盖半导体衬底、第一鳍片和第二鳍片的N型杂质掺杂的第二介电层和第二刻蚀停止层；进行退火步骤。本发明的方法，避免了离子注入工艺对鳍片的损伤以及应力外延层的脱落问题的出现，提高了器件的性能和良率。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍式场效应晶体管(FinFET)的发展。典型地FinFET包括狭窄而独立的鳍片，鳍片在半导体衬底的表面延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。相对于现有的平面晶体管，FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能。
由于器件尺寸的不断缩小，FinFET器件的性能越来越依赖于外部电阻。为了降低轻掺杂漏区(Lightly Doped Drain，简称LDD)的扩展电阻，需要进行大剂量的离子注入，该离子注入会导致鳍片的非晶态化和损伤，进而对之后的外延层生长和自对准金属硅化物的性能产生负面影响。随着鳍片宽度的缩小，无定形硅不容易通过之后掺杂杂质退火激活工艺进行再生长，进而导致孪晶形成(twinformation)和/或多晶硅形成。
另外，目前生长的S/D应力外延层大量脱落，在自对准金属硅化物生长工艺期间，NiPt或者Ti会穿通隔离层导致大的体漏电，上述问题均会显著降低器件的性能。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
步骤S1：提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，与所述PMOS对应的所述半导体衬底表面上形成有第一鳍片，与所述NMOS区对应的所述半导体衬底表面上形成有第二鳍片；
步骤S2：在所述半导体衬底的表面上形成部分覆盖所述第一鳍片和所述第二鳍片的栅极结构；
步骤S3：依次在所述半导体衬底、所述第一鳍片和所述第二鳍片暴露的表面上形成P型杂质掺杂的第一介电层和第一刻蚀停止层；
步骤S4：去除对应所述NMOS区的位于所述半导体衬底和所述第二鳍片表面上的所述第一介电层和第一刻蚀停止层；
步骤S5：依次形成覆盖所述半导体衬底、所述第一鳍片和所述第二鳍片的N型杂质掺杂的第二介电层和第二刻蚀停止层；
步骤S6：进行退火步骤，以使所述P型杂质扩散进所述第一鳍片内、所述N型杂质扩散进所述第二鳍片内。
可选地，在所述步骤S6之后，还包括以下步骤：
步骤S7：回蚀刻位于所述第一鳍片表面上、对应于将形成源漏区的部分所述第二刻蚀停止层、所述第二介电层、所述第一刻蚀停止层和所述第一介电层以及部分所述第一鳍片，并在所述第一鳍片上形成第一应力外延层；
步骤S8：回蚀刻位于所述第二鳍片表面上、对应于将形成源漏区的部分所述第二刻蚀停止、所述第二介电层以及部分所述第二鳍片，并在所述第二鳍片上形成第二应力外延层。
可选地，在所述步骤S2和所述步骤S3之间还包括以下步骤：
在所述第一鳍片和所述第二鳍片暴露的表面形成氧化层。
可选地，通过对所述第一鳍片和所述第二鳍片暴露的表面进行氧化，以形成所述氧化层。
可选地，所述第一介电层和所述第二介电层的材料包括旋涂玻璃。
可选地，所述退火步骤为峰值退火。
可选地，所述退火步骤的温度范围为500～1000℃，时间范围为5～60min。
可选地，第一应力外延层的材料包括SiGe。
可选地，第二应力外延层的材料包括SiP。
本发明实施例二提供一种采用前述的制造方法所获得的半导体器件。
综上所述，根据本发明的制造方法，不需要使用离子注入工艺即可在鳍片中形成轻掺杂漏区，因此避免了离子注入工艺对鳍片的损伤以及避免了应力外延层的脱落问题的出现，同时在制作过程中，还不需使用LDD掩膜覆盖PMOS区，因此节省了工艺成本，进而提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图，其中图1A为立体示意图，图1B至图1F为沿图1A中剖面线的剖视图；
图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A至图1F和图2来描述本发明的一个实施例提出的一种半导体器件的制造方法。其中，图1A至图1F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图，其中图1A为立体示意图，图1B至图1F为沿图1A中剖面线的剖视图；图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
示例性地，本发明的一个实施例的半导体器件的制造方法，包括如下步骤：
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100包括PMOS区和NMOS区，与所述PMOS对应的所述半导体衬底100表面上形成有第一鳍片101p，与所述NMOS区对应的所述半导体衬底100表面上形成有第二鳍片101n。
具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，形成所述第一鳍片101p和所述第二鳍片101n的方法包括以下步骤：
在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片101p和所述第二鳍片的图案101n，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底100，以形成所述第一鳍片101p和所述第二鳍片101n。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
需要注意的是，形成所述第一鳍片101p和所述第二鳍片101n的方法仅仅是示例性的，并不局限于上述方法。
在半导体衬底100中形成有隔离结构102，隔离结构102可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。该隔离结构102的顶面低于第一鳍片101p和所述第二鳍片101n的顶面。半导体衬底100中还形成有各种阱(well)结构，例如，在PMOS区内形成有N型阱，在NMOS区内形成有P型阱，为了简化，图示中予以省略。
接着，继续参考图1A在所述半导体衬底100的表面上形成部分覆盖所述第一鳍片101p和所述第二鳍片101n的栅极结构10。
具体地，所述栅极结构10包括自下而上的栅极介电层和栅极电极。栅极电极可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。
在一个示例中，形成栅极结构10的步骤包括：首先依次形成覆盖半导体衬底的栅极介电层和栅极电极，之后通过光刻工艺和刻蚀形成在所述半导体衬底的表面上延伸并覆盖部分所述第一鳍片和所述第二鳍片的栅极结构。
之后，还可选择性地在所述第一鳍片和所述第二鳍片暴露的表面形成氧化层。可采用本领域技术人员熟知的任何方法形成所述氧化层，例如热氧化法，化学气相沉积等。本实施例中，通过对所述第一鳍片和所述第二鳍片暴露的表面进行氧化，以形成所述氧化层。
参考图1B，依次在所述半导体衬底100、所述第一鳍片101p和所述第二鳍片101n暴露的表面上形成P型杂质掺杂的第一介电层103和第一刻蚀停止层104。
第一介电层103可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一介电层103也可以是旋涂玻璃(spin-on-glass，SOG)、四乙氧基硅烷(PTEOS)或四乙氧基硅烷(BTEOS)。
本实施例中，所述第一介电层103的材料较佳地包括旋涂玻璃(spin-on-glass，SOG)。所述旋涂玻璃即SOG层可以通过旋涂方法涂覆，并且包括硅氧烷化合物(例如，(硫代)硅氧烷[由硅氧烷键Si-O组成的化合物的通称，分子式：(H3Si)(n+1)On]、有机氧硅烷[包括含碳的硅氧烷键的化合物的通称，分子式:(CH3)(H2Si)(n+1)On]、作为包括在硅氧烷化合物中以使能UV或热硬化的官能团的甲基丙烯酸基和环氧基)、silozene化合物、硅酸盐化合物、硅倍半氧烷化合物(包括硅倍半氧烷(HSQ)中至少之一。
另外，这种化合物被混合到诸如丙二醇单甲醚醋酸酯(PGMEA)、丙二醇甲醚(PGME)、甲基异丁基甲酮(MIBK)、N-甲基吡咯烷酮(NMP)、乙酸正丁酯(NBA)和二羟基丙酸乙酯(EL)、醋酸盐溶剂以及酮溶剂之类的醚类溶剂中。
通过简单的涂覆方法形成了第一介电层103，第一介电层的厚度范围可以为20～200埃。采用P型杂质掺杂该第一介电层103，可在第一介电层涂覆的过程中或涂覆完成后进行离子注入，P型杂质可以为硼(B)、镓(Ga)或铟(In)。
再在所述第一介电层103上形成第一刻蚀停止层104，所述第一刻蚀停止层的材料可以选自SiCN、SiN、SiC、SiOF、SiON等材料中的一种或几种。本实施例中，第一刻蚀停止层的材料较佳地为采用原子层沉积工艺形成的SiN层。可采用原子层沉积工艺、化学气相沉积工艺、等离子体增强化学气相沉积工艺等方法形成。第一刻蚀停止层的厚度范围可以为10～200埃。采用原子层沉积工艺形成的氮化硅材料作为第一刻蚀停止层，其工艺更加简单而且成本低。
当P型杂质选择硼(B)时，硼掺杂的第一介电层的制作必须在之后进行的N型杂质掺杂的第二介电层之前进行，主要是由于B的扩散速度非常的快，而硼掺杂的第一介电层的下方形成有氧化层(如前述步骤中所述)，该氧化层可以延缓B扩散的速度。
接着，如图1C所示，去除对应所述NMOS区的位于所述半导体衬底100和所述第二鳍片101n表面上的所述第一介电层103和第一刻蚀停止层104。
如图1C所示，具体地，可首先形成覆盖NMOS区的掩膜层105，以该掩膜层105为掩膜，刻蚀去除对应所述NMOS区的位于所述半导体衬底100和所述第二鳍片101n表面上的所述第一介电层103和第一刻蚀停止层104，之后去除所述掩膜层105。既可以采用干法刻蚀也可以采用湿法刻蚀执行本步骤的刻蚀。该掩膜层105可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，较佳地选择光刻胶掩膜材料。
在一个示例中，在所述第一介电层103的下方还可能包括氧化层，在此步骤中也需将NMOS区的氧化层完全去除，主要是因为之后步骤中形成的N型杂质掺杂的第二介电层中的N型杂质，例如P/As其扩散速度非常慢，因此最好将氧化层完全去除，以防止其阻碍P/As向鳍片中扩散。
接着，如图1D所示，依次形成覆盖所述半导体衬底100、所述第一鳍片101p和所述第二鳍片101n的N型杂质掺杂的第二介电层106p、106n和第二刻蚀停止层107p、107n。
第二介电层106p、106n可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第二介电层106p、106n也可以是旋涂玻璃(spin-on-glass，SOG)、四乙氧基硅烷(PTEOS)或四乙氧基硅烷(BTEOS)。
本实施例中，所述第二介电层的材料较佳地包括旋涂玻璃(spin-on-glass，SOG)。所述旋涂玻璃即SOG层可以通过旋涂方法涂覆，并且包括硅氧烷化合物(例如，(硫代)硅氧烷[由硅氧烷键Si-O组成的化合物的通称，分子式：(H3Si)(n+1)On]、有机氧硅烷[包括含碳的硅氧烷键的化合物的通称，分子式:(CH3)(H2Si)(n+1)On]、作为包括在硅氧烷化合物中以使能UV或热硬化的官能团的甲基丙烯酸基和环氧基)、silozene化合物、硅酸盐化合物、硅倍半氧烷化合物(包括硅倍半氧烷(HSQ)中至少之一。
另外，这种化合物被混合到诸如丙二醇单甲醚醋酸酯(PGMEA)、丙二醇甲醚(PGME)、甲基异丁基甲酮(MIBK)、N-甲基吡咯烷酮(NMP)、乙酸正丁酯(NBA)和二羟基丙酸乙酯(EL)、醋酸盐溶剂以及酮溶剂之类的醚类溶剂中。
通过简单的涂覆方法形成了第二介电层106p、106n，第二介电层的厚度范围可以为20～200埃。采用N型杂质掺杂该第二介电层106p、106n，可在第二介电层涂覆的过程中或涂覆完成后进行离子注入，N型杂质可以为砷、锑、磷中的一种或几种，本实施例中，较佳地为砷/磷。
再在所述第二介电层106p、106n上形成第二刻蚀停止层107p、107n，所述第二刻蚀停止层107p、107n的材料可以选自SiCN、SiN、SiC、SiOF、SiON等材料中的一种或几种。本实施例中，第二刻蚀停止层的材料较佳地为采用原子层沉积工艺形成的SiN层。可采用原子层沉积工艺、化学气相沉积工艺、等离子体增强化学气相沉积工艺等方法形成。第二刻蚀停止层的厚度范围可以为10～200埃。采用原子层沉积工艺形成的氮化硅材料作为第二刻蚀停止层，其工艺更加简单而且成本低。
在此步骤中，不需要使用额外的轻掺杂漏区时的掩膜来覆盖PMOS区，而可使第二介电层也覆盖PMOS区，也不会影响之后的掺杂杂质的扩散。
接着，继续参考图1D，进行退火步骤，以使所述P型杂质扩散进所述第一鳍片101p内、所述N型杂质扩散进第二鳍片101n内。
所述退火步骤可以为峰值退火(spike anneal)工艺，所述峰值退火工艺采用的退火温度范围为500～1000℃，退火时间为5～60min，具体可根据实际工艺进行适当调整，本实施例中，较佳地，退火温度为850℃，退火时间为30min。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行。退火步骤高温来活化第一介电层103内的P型杂质和第二介电层内的N型杂质，以使所述P型杂质扩散进所述第一鳍片101p内、所述N型杂质扩散进第二鳍片101n内。进而实现与LDD工艺相近或基本相同的功能，也即在NMOS区和PMOS区内分别形成了轻掺杂漏区。
作为进一步的优选，在本发明中选用的峰值退火，可以选用以下几种方式中的一种：炉管退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
接着，参考图1E，回蚀刻位于所述第一鳍片101p表面上、对应于将形成源漏区的部分所述第二刻蚀停止层107p、所述第二介电层106p、所述第一刻蚀停止层104和所述第一介电层103以及部分所述第一鳍片101p，并在所述第一鳍片101p上形成第一应力外延层108p。
所述回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
回蚀刻之后，在所述第一鳍片101p上形成第一应力外延层108p。在PMOS中，第一应力外延层108p通常具有压应力。
第一应力外延层108p的材料可以为SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40Torr。
接着，参考图1F，回蚀刻位于所述第二鳍片101n表面上、对应于将形成源漏区的部分所述第二刻蚀停止107n和所述第二介电层106n以及部分所述第二鳍片101p，，并在所述第二鳍片101n上形成第二应力外延层108n。
所述回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。
回蚀刻之后，并在所述第二鳍片上形成第二应力外延层。在NMOS中，第二应力外延层108n通常具有拉应力。第二应力外延层108n的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力外延层。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
在NMOS上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。
至此，完成了本发明实施例的半导体器件的制造工艺的相关步骤的介绍。在上述步骤之后，还可以包括制作FinFET器件的其他常规步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
综上所述，根据本发明的制造方法，不需要使用离子注入工艺即可在鳍片中形成轻掺杂漏区，因此避免了离子注入工艺对鳍片的损伤以及避免了应力外延层的脱落问题的出现，同时在制作过程中，还不需使用LDD掩膜覆盖PMOS区，因此节省了工艺成本，进而提高了器件的性能和良率。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括：
在步骤S201中，提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，与所述PMOS对应的所述半导体衬底表面上形成有第一鳍片，与所述NMOS区对应的所述半导体衬底表面上形成有第二鳍片；
在步骤S202中，在所述半导体衬底的表面上形成部分覆盖所述第一鳍片和所述第二鳍片的栅极结构；
在步骤S203中，依次在所述半导体衬底、所述第一鳍片和所述第二鳍片暴露的表面上形成P型杂质掺杂的第一介电层和第一刻蚀停止层；
在步骤S204中，去除对应所述NMOS区的位于所述半导体衬底和所述第二鳍片表面上的所述第一介电层和第一刻蚀停止层；
在步骤S205中，依次形成覆盖所述半导体衬底、所述第一鳍片和所述第二鳍片的N型杂质掺杂的第二介电层和第二刻蚀停止层；
在步骤S206中，进行退火步骤，以使所述P型杂质扩散进所述第一鳍片内、所述N型杂质扩散进所述第二鳍片内。
实施例二
本实施例中还提供一种采用实施例一中的制造方法获得的半导体器件，该半导体器件可以为FinFET器件。以下参考图1F对本发明的半导体器件进行详细描述。
本发明的半导体器件包括：半导体衬底100，所述半导体衬底100包括PMOS区和NMOS区，与所述PMOS对应的所述半导体衬底100表面上形成有第一鳍片101p，与所述NMOS区对应的所述半导体衬底100表面上形成有第二鳍片101n。
具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在半导体衬底100中形成有隔离结构102，隔离结构102可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。该隔离结构102的顶面低于第一鳍片101p和所述第二鳍片101n的顶面。半导体衬底100中还形成有各种阱(well)结构，例如，在PMOS区内形成有N型阱，在NMOS区内形成有P型阱，为了简化，图示中予以省略。
还包括在所述半导体衬底的表面上延伸并覆盖部分所述第一鳍片和所述第二鳍片的栅极结构(未示出)。
具体地，所述栅极结构包括自下而上的栅极介电层和栅极电极。栅极电极可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。
还包括位于依次位于PMOS区的所述半导体衬底100表面上和所述第一鳍片101p侧壁上的P型杂质掺杂的第一介电层103和第一刻蚀停止层104。
第一介电层103可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一介电层103也可以是旋涂玻璃(spin-on-glass，SOG)、四乙氧基硅烷(PTEOS)或四乙氧基硅烷(BTEOS)。本实施例中，所述第一介电层103的材料较佳地包括旋涂玻璃(spin-on-glass，SOG)。
第一介电层的厚度范围可以为20～200埃。采用P型杂质掺杂该第一介电层103，可在第一介电层涂覆的过程中或涂覆完成后进行离子注入，P型杂质可以为硼(B)、镓(Ga)或铟(In)。
第一刻蚀停止层104位于所述第一介电层103上，所述第一刻蚀停止层的材料可以选自SiCN、SiN、SiC、SiOF、SiON等材料中的一种或几种。本实施例中，第一刻蚀停止层的材料较佳地为采用原子层沉积工艺形成的SiN层。第一刻蚀停止层的厚度范围可以为10～200埃。
还包括依次覆盖所述半导体衬底100、所述第一鳍片101p和所述第二鳍片101n的N型杂质掺杂的第二介电层106p、106n和第二刻蚀停止层107p、107n。
第二介电层106p、106n可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第二介电层106p、106n也可以是旋涂玻璃(spin-on-glass，SOG)、四乙氧基硅烷(PTEOS)或四乙氧基硅烷(BTEOS)。本实施例中，所述第二介电层的材料较佳地包括旋涂玻璃(spin-on-glass，SOG)。
第二介电层的厚度范围可以为20～200埃。采用N型杂质掺杂该第二介电层106p、106n，可在第二介电层涂覆的过程中或涂覆完成后进行离子注入，N型杂质可以为砷、锑、磷中的一种或几种，本实施例中，较佳地为砷/磷。
第二刻蚀停止层107p、107n位于所述第二介电层106p、106n上，所述第二刻蚀停止层107p、107n的材料可以选自SiCN、SiN、SiC、SiOF、SiON等材料中的一种或几种。本实施例中，第二刻蚀停止层的材料较佳地为采用原子层沉积工艺形成的SiN层。第二刻蚀停止层的厚度范围可以为10～200埃。
还包括分别位于PMOS区和NMOS区的第一鳍片101p和第二鳍片101n内的轻掺杂漏区(未示出)。
还包括形成于所述第一鳍片101p上的第一应力外延层108p。在所述第一鳍片101p上形成第一应力外延层108p。在PMOS中，第一应力外延层108p通常具有压应力。第一应力外延层108p的材料可以为SiGe或其他可提供压应力的适合的材料。
形成于所述第二鳍片上的第二应力外延层。在NMOS中，第二应力外延层108n通常具有拉应力。第二应力外延层108n的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力外延层。
在NMOS上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。
因此，由于本实施中的半导体器件采用前述实施例一中的方法制作获得，因此其同样具有前述半导体器件的制造方法的优点，故本发明的半导体器件具有较高的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，所述方法包括：
步骤S1：提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，与所述PMOS对应的所述半导体衬底表面上形成有第一鳍片，与所述NMOS区对应的所述半导体衬底表面上形成有第二鳍片；
步骤S2：在所述半导体衬底的表面上形成部分覆盖所述第一鳍片和所述第二鳍片的栅极结构；
步骤S3：依次在所述半导体衬底、所述第一鳍片和所述第二鳍片暴露的表面上形成P型杂质掺杂的第一介电层和第一刻蚀停止层；
步骤S4：去除对应所述NMOS区的位于所述半导体衬底和所述第二鳍片表面上的所述第一介电层和第一刻蚀停止层；
步骤S5：依次形成覆盖所述半导体衬底、所述第一鳍片和所述第二鳍片的N型杂质掺杂的第二介电层和第二刻蚀停止层；
步骤S6：进行退火步骤，以使所述P型杂质扩散进所述第一鳍片内、所述N型杂质扩散进所述第二鳍片内。
2.根据权利要求1所述的制造方法，其特征在于，在所述步骤S6之后，还包括以下步骤：
步骤S7：回蚀刻位于所述第一鳍片表面上、对应于将形成源漏区的部分所述第二刻蚀停止层、所述第二介电层、所述第一刻蚀停止层和所述第一介电层以及部分所述第一鳍片，并在所述第一鳍片上形成第一应力外延层；
步骤S8：回蚀刻位于所述第二鳍片表面上、对应于将形成源漏区的部分所述第二刻蚀停止、所述第二介电层以及部分所述第二鳍片，并在所述第二鳍片上形成第二应力外延层。
3.根据权利要求1所述的制造方法，其特征在于，在所述步骤S2和所述步骤S3之间还包括以下步骤：
在所述第一鳍片和所述第二鳍片暴露的表面形成氧化层。
4.根据权利要求3所述的制造方法，其特征在于，通过对所述第一鳍片和所述第二鳍片暴露的表面进行氧化，以形成所述氧化层。
5.根据权利要求1所述的制造方法，其特征在于，所述第一介电层和所述第二介电层的材料包括旋涂玻璃。
6.根据权利要求1所述的制造方法，其特征在于，所述退火步骤为峰值退火。
7.根据权利要求1所述的制造方法，其特征在于，所述退火步骤的温度范围为500～1000℃，时间范围为5～60min。
8.根据权利要求2所述的制造方法，其特征在于，第一应力外延层的材料包括SiGe。
9.根据权利要求2所述的制造方法，其特征在于，第二应力外延层的材料包括SiP。
10.一种采用如权利要求1至9任一项所述的制造方法所获得的半导体器件。
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