CN115763527A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，方法可以包括：提供半导体衬底；形成覆盖所述半导体衬底的第一N型材料层和至少两层隔离材料层，刻蚀所述隔离材料层和第一N型材料层以得到刻蚀沟槽，并暴露出所述半导体衬底表面的离子注入区域；向所述离子注入区域注入N型掺杂离子；在所述离子注入区域的表面形成第一外延层；在所述第一外延层的表面形成第二外延层；形成N型材料结构，所述N型材料结构覆盖所述第二外延层。本发明可以形成自对准结构，有利于提高半导体器件的性能。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

在现代化合物半导体器件制作过程中，为了提高器件的高频或大功率特性，各种技术得以运用，例如为了降低高频射频(Radio Frequency，RF)器件中的特征频率(fT)以及最大特征频率(fmax)，需要减小器件中的各种寄生电阻、电容。

以高频射频(Radio Frequency，RF)器件中的异质结双极型晶体管(Hetero-junction Bipolar Transistor，HBT)为例，采用垂直的台面结构，基极、发射极和集电极之间距离较近，导致寄生电容较大。

在现有技术中，在形成基极(B)、发射极(E)和集电极(C)的过程中，存在对准精度不足的问题，容易导致基极、发射极和集电极之间的距离由于对准差异导致不正确的靠近，一方面限制半导体器件的尺寸进一步缩小，另一方面导致发射极与集电极之间的EB结的电容过高，限制了HBT的高频特性。

发明内容

本发明解决的技术问题是提供一种半导体器件及其形成方法，可以形成自对准结构，有利于提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底；形成覆盖所述半导体衬底的第一N型材料层和至少两层隔离材料层，刻蚀所述隔离材料层和第一N型材料层以得到刻蚀沟槽，并暴露出所述半导体衬底表面的离子注入区域；向所述离子注入区域注入N型掺杂离子；在所述离子注入区域的表面形成第一外延层；在所述第一外延层的表面形成第二外延层；形成N型材料结构，所述N型材料结构覆盖所述第二外延层。

可选的，所述半导体器件为HBT器件；向所述离子注入区域注入N型掺杂离子，包括：向所述离子注入区域注入N型掺杂离子，形成所述HBT器件的集电极掺杂区；其中，所述N型材料结构用于形成所述HBT器件的发射极。

可选的，每层隔离材料层包含隔离层和刻蚀停止层的叠层；形成覆盖所述半导体衬底的第一N型材料层和至少两层隔离材料层，刻蚀所述隔离材料层和第一N型材料层以得到刻蚀沟槽，并暴露出所述半导体衬底表面的离子注入区域，包括：采用图形化的第一掩膜层，对所述隔离材料层和第一N型材料层进行刻蚀，以得到所述刻蚀沟槽；形成牺牲隔离层，所述牺牲隔离层覆盖所述隔离材料层以及所述刻蚀沟槽的侧壁表面；去除所述隔离材料层表面的牺牲隔离层。

可选的，在采用图形化的第一掩膜层，对所述隔离材料层和第一N型材料层进行刻蚀之前，所述方法还包括：在所述半导体衬底的表面依次形成底层刻蚀停止层、所述第一N型材料层和至少两层所述隔离材料层。

可选的，所述方法还包括：去除所述离子注入区域表面的底层刻蚀停止层，以暴露出所述离子注入区域。

可选的，满足以下一项或多项：所述隔离层和/或牺牲隔离层的材料选自：氮化硅；所述刻蚀停止层和/或底层刻蚀停止层的材料选自：氧化硅。

可选的，在所述离子注入区域的表面形成第一外延层，包括：采用第一外延层形成工艺，在所述离子注入区域的表面形成N型外延材料层。

可选的，所述N型外延材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

可选的，在所述第一外延层的表面形成第二外延层，包括：采用第二外延层形成工艺，在所述第一外延层的表面形成P型外延材料层。

可选的，所述P型外延材料层的材料选自：P型锗化硅。

可选的，在所述第一外延层的表面形成第二外延层之前，所述方法还包括：去除至少一层隔离材料层，以暴露出与第一N型材料层相邻的隔离材料层的表面。

可选的，在所述第一外延层的表面形成第二外延层之后，以及在形成N型材料结构之前，所述方法还包括：形成保护层，所述保护层覆盖所述第二外延层的表面、覆盖所述刻蚀沟槽的侧壁表面以及覆盖所述与第一N型材料层相邻的隔离材料层的表面；以所述第二外延层为刻蚀停止层，刻蚀所述保护层，以保留所述刻蚀沟槽的侧壁表面的保护层并暴露出所述与第一N型材料层相邻的隔离材料层。

可选的，所述保护层的材料选自：氧化硅与氮化硅的叠层、氧化硅、氮化硅。

可选的，所述形成N型材料结构，包括：形成第二N型材料层，所述第二N型材料层覆盖所述第二外延层；采用图形化的第二掩膜层，对所述第二N型材料层进行刻蚀，以得到N型材料块；其中，所述N型材料块的宽度大于所述刻蚀沟槽的底部表面的宽度。

可选的，所述形成N型材料结构，还包括：继续采用所述第二掩膜层，对所述隔离材料层和所述第一N型材料层进行刻蚀，以得到第一N型结构块；采用第三掩膜层，对所述第一N型材料层进行刻蚀，以形成第二N型结构块；其中，所述第二N型结构块与所述第一N型结构块之间被所述第二外延层以及第一N型结构块中的第一隔离材料层隔离。

可选的，所述第一N型材料层和/或第二N型材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

为解决上述技术问题，本发明实施例提供一种半导体器件，包括：半导体衬底；第一N型材料层和至少两层隔离材料层，覆盖所述半导体衬底；刻蚀沟槽，位于所述第一N型材料层和至少两层隔离材料层，且暴露出所述半导体衬底表面的离子注入区域，其中，所述离子注入区域掺杂有N型掺杂离子；第一外延层，位于所述离子注入区域的表面；第二外延层，位于所述第一外延层的表面；N型材料结构，覆盖所述第二外延层。

可选的，所述半导体器件为HBT器件；其中，所述离子注入区域用于形成所述HBT器件的集电极掺杂区；所述N型材料结构用于形成所述HBT器件的发射极。

可选的，所述的半导体器件还包括：保护层，位于所述刻蚀沟槽的侧壁表面。

可选的，所述保护层的材料选自：氧化硅与氮化硅的叠层、氧化硅、氮化硅。

可选的，所述N型材料结构包括：N型材料块；其中，所述N型材料块的宽度大于所述刻蚀沟槽的底部表面的宽度。

可选的，所述N型材料结构还包括：第一N型结构块，与所述N型材料块采用同一掩膜层形成；第二N型结构块；其中，所述第二N型结构块与所述第一N型结构块之间被所述第二外延层以及第一N型结构块中的第一隔离材料层隔离。

可选的，满足以下一项或多项：所述第一外延层选自：N型外延材料层；所述第二外延层选自：P型外延材料层；所述第一N型材料层和/或第二N型材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

可选的，满足以下一项或多项：所述N型外延材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅；所述P型外延材料层的材料选自：P型锗化硅。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例中，通过形成刻蚀沟槽，然后基于刻蚀沟槽形成离子注入区域，进而基于刻蚀沟槽形成第一外延层、第二外延层，并在第二外延层的表面形成N型材料结构，实现了离子注入区域、第一外延层、第二外延层以及N型材料结构之间的自对准结构，相比于现有技术中采用多层掩膜层及其光刻工艺，导致存在对准误差的问题，采用本发明实施例的方案，基于自对准结构不存在对准误差，有利于实现半导体器件的尺寸缩小需求。进一步地，采用第一外延层和位于第一外延层表面的第二外延层，可以增大离子注入区域与N型材料结构之间的距离，有效降低离子注入区域与N型材料结构之间的寄生电容，有利于半导体器件的高频特性。进一步地，本申请实施例中仅采用单层掩膜层和一道光刻工艺形成刻蚀沟槽，后续采用自对准工艺形成自对准结构，相比于现有技术中需要采用多层掩膜层及其光刻工艺，采用上述方案，可以有效降低生产成本，提高生产效率。

进一步，半导体器件为HBT器件，离子注入区域用于形成HBT器件的集电极掺杂区，N型材料结构用于形成所述HBT器件的发射极，从而实现HBT器件的集电极与发射极之间的自对准，不存在集电极与发射极之间的对准误差问题，有利于实现HBT器件的尺寸缩小需求。进一步地，通过采用第一外延层和位于第一外延层表面的第二外延层，有效降低发射极与集电极之间的CB结的寄生电容，有利于HBT的高频特性，促进提高特征频率fT、最大特征频率fmax、最大功率增益截止频率等。

进一步，通过形成底层刻蚀停止层，既可以在形成刻蚀沟槽时作为停止层，控制刻蚀深度，还可以以所述底层刻蚀停止层作为所述半导体衬底的保护层，向所述离子注入区域注入N型掺杂离子，对半导体衬底的表面进行有效保护。

进一步，在形成N型离子注入区域的基础上，通过形成N型外延材料层作为第一外延层，形成P型外延材料层作为第二外延层，以及形成N型材料结构，可以形成NPN结构，进一步加强包含HBT器件在内的BJT器件的性能。

进一步，形成第一N型结构块与第二N型结构块，其中，所述第二N型结构块与所述第一N型结构块之间被所述第二外延层以及第一N型结构块中的第一隔离材料层隔离，可以对第一N型结构块(例如HBT器件中的发射极)和第二N型结构块(例如HBT器件中的基极)之间进行有效隔离，有效降低第一N型结构块与第二N型结构块之间的寄生电容，有利于半导体器件的高频特性。

进一步，形成位于所述刻蚀沟槽的侧壁表面的保护层，可以进一步对第一N型结构块(例如HBT器件中的发射极)和第二N型结构块(例如HBT器件中的基极)之间进行有效隔离，有效降低第一N型结构块与第二N型结构块之间的寄生电容，有利于进一步提高半导体器件的高频特性。

附图说明

图1是本发明实施例中一种半导体器件的形成方法的流程图；

图2至图12是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

附图标记：

半导体衬底100；隔离结构101；底层刻蚀停止层121；第一N型材料层110；第一隔离材料层111；第一隔离层1111；第一刻蚀停止层1112；第二隔离材料层112；第二隔离层1121；第二刻蚀停止层1122；顶部介质层113；刻蚀沟槽141；离子注入区域122；第一外延层131；第二外延层132；保护层133；第二N型材料层151；第二掩膜层161；N型材料块152；第一N型结构块153。

具体实施方式

在现有技术中，以HBT为例，在形成基极(B)、发射极(E)和集电极(C)的过程中，存在对准精度不足的问题，容易导致基极、发射极和集电极之间的距离由于对准差异导致不正确的靠近，一方面限制半导体器件的尺寸进一步缩小，另一方面导致发射极与集电极之间的EB结的电容过高，限制了HBT的高频特性。

具体地，在一种现有技术中，可以在半导体衬底上依次形成集电极材料层、基极材料层和发射极材料层，然后采用图形化的发射极掩膜层对发射极材料层进行刻蚀以得到发射极，采用图形化的基极掩膜层对基极材料层进行刻蚀以得到基极。

本发明的发明人经过研究发现，在现有技术中，需要分别采用两层掩膜层和两道光刻工艺，才能形成发射极和基极，导致集电极、基极和发射极之间容易出现对准误差的问题，不利于实现半导体器件的尺寸缩小需求。

在本发明实施例中，通过形成刻蚀沟槽，然后基于刻蚀沟槽形成离子注入区域，进而基于刻蚀沟槽形成第一外延层、第二外延层，并在第二外延层的表面形成N型材料结构，实现了离子注入区域、第一外延层、第二外延层以及N型材料结构之间的自对准结构，相比于现有技术中采用多层掩膜层及其光刻工艺，导致存在对准误差的问题，采用本发明实施例的方案，基于自对准结构不存在对准误差，有利于实现半导体器件的尺寸缩小需求。进一步地，采用第一外延层和位于第一外延层表面的第二外延层，可以增大离子注入区域与N型材料结构之间的距离，有效降低离子注入区域与N型材料结构之间的寄生电容，有利于半导体器件的高频特性。进一步地，本申请实施例中仅采用单层掩膜层和一道光刻工艺形成刻蚀沟槽，后续采用自对准工艺形成自对准结构，相比于现有技术中需要采用多层掩膜层及其光刻工艺，采用上述方案，可以有效降低生产成本，提高生产效率。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图1，图1是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S11至步骤S16：

步骤S11：提供半导体衬底；

步骤S12：形成覆盖所述半导体衬底的第一N型材料层和至少两层隔离材料层，刻蚀所述隔离材料层和第一N型材料层以得到刻蚀沟槽，并暴露出所述半导体衬底表面的离子注入区域；

步骤S13：向所述离子注入区域注入N型掺杂离子；

步骤S14：在所述离子注入区域的表面形成第一外延层；

步骤S15：在所述第一外延层的表面形成第二外延层；

步骤S16：形成N型材料结构，所述N型材料结构覆盖所述第二外延层。

以下结合图2至图12对上述半导体器件的形成方法进行说明。

图2至图12是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

参照图2，提供半导体衬底100，在所述半导体衬底100内形成隔离结构101，形成覆盖所述半导体衬底100的第一N型材料层110和至少两层隔离材料层。

进一步地，在形成第一N型材料层110之前，还可以在半导体衬底100的表面先形成底层刻蚀停止层121。

进一步地，在形成至少两层隔离材料层之后，还可以在至少两层隔离材料层的表面形成顶部介质层113。

在具体实施中，半导体衬底100可以为硅衬底，或者所述半导体衬底100的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的材料，所述半导体衬底100还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底，或者是生长有外延层(Epitaxy layer，Epilayer)的衬底。

具体地，至少两层隔离材料层在图2中采用第一隔离材料层111以及第二隔离材料层112表示。

其中，第一隔离材料层111可以包括第一隔离层1111和第一刻蚀停止层1112的叠层，第二隔离材料层112可以包括第二隔离层1121和第二刻蚀停止层1122的叠层。

进一步地，所述第一隔离层1111以及第二隔离层1121的材料可以选自：氮化硅，例如Si₃N₄。

所述第一刻蚀停止层1112以及第二刻蚀停止层1122的材料可以选自：氧化硅，例如SiO₂。

参照图3，刻蚀所述隔离材料层(例如可以包括第一隔离材料层111和第二隔离材料层112)和第一N型材料层110以得到刻蚀沟槽141，并暴露出所述半导体衬底100表面的离子注入区域。

具体地，可以采用图形化的第一掩膜层(未图示)，对所述隔离材料层和第一N型材料层110进行刻蚀，以得到所述刻蚀沟槽141。

需要指出的是，在预先形成底层刻蚀停止层121的情况下，可以采用底层刻蚀停止层121作为刻蚀停止层。

其中，底层刻蚀停止层121的材料可以选自：氧化硅，例如SiO₂。

本发明的发明人经过研究发现，在现有技术中，采用两层掩膜层和两道光刻工艺，分别形成离子注入区域(对应于HBT器件的集电极)和第二外延层，容易产生对准误差。

在本申请实施例中，仅采用单层掩膜层(即图形化的第一掩膜层)和一道光刻工艺形成刻蚀沟槽141，后续采用自对准工艺形成自对准结构，相比于现有技术中需要采用多层掩膜层及其光刻工艺，采用上述方案，可以有效降低生产成本，提高生产效率。

参照图4，形成牺牲隔离层(未图示)，所述牺牲隔离层覆盖所述隔离材料层以及所述刻蚀沟槽141的侧壁表面，去除所述隔离材料层表面的牺牲隔离层，然后去除离子注入区域表面的底层刻蚀停止层121，以暴露出所述离子注入区域。

其中，所述牺牲隔离层的材料可以选自：氮化硅，例如Si₃N₄。

可以理解的是，剩余的牺牲隔离层位于刻蚀沟槽141的沟槽侧壁表面，以对刻蚀沟槽141的沟槽侧壁进行保护。

在本发明实施例中，通过形成底层刻蚀停止层121，既可以在形成刻蚀沟槽时作为停止层，控制刻蚀深度，还可以以所述底层刻蚀停止层121作为所述半导体衬底100的保护层，向所述离子注入区域122注入N型掺杂离子，对半导体衬底100的表面进行有效保护。

参照图5，向所述离子注入区域122注入N型掺杂离子。

具体地，所述N型例如可以为P、As或Sb。

在一个非限制性的具体实施例中，所述半导体器件可以为HBT器件。向所述离子注入区域122注入N型掺杂离子的步骤可以包括：向所述离子注入区域122注入N型掺杂离子，形成所述HBT器件的集电极掺杂区。

参照图6，在所述离子注入区域122的表面形成第一外延层131。

进一步地，在所述离子注入区域122的表面形成第一外延层131的步骤可以包括：采用第一外延层形成工艺，在所述离子注入区域的表面形成N型外延材料层。

更进一步地，所述N型外延材料层的材料可以选自：N型多晶硅、N型EPI、N型单晶硅。

在本发明实施例中，可以采用N型多晶硅形成第一外延层131，以得到到较好的电学性能。

在一个非限制性的具体实施方式中，可以在N型离子的掺杂环境下，采用外延生长技术，在所述离子注入区域122的表面形成N型外延材料层，得到第一外延层131。

参照图7，在所述第一外延层131的表面形成第二外延层132。

需要指出的是，在形成第二外延层132之前，还可以包括去除掺杂沟槽141的侧壁表面的牺牲隔离层的步骤。

进一步地，在形成第二外延层132之前，还可以包括：去除至少一层隔离材料层，以暴露出与第一N型材料层110相邻的隔离材料层的表面。

在具体实施中，通过设置多层隔离材料层，并在各个刻蚀或其他去除材料的步骤之后，依次去除隔离材料层，可以在对半导体衬底和已完成器件进行保护的同时，保持工艺表面的平整度，提高晶圆工艺一致性。

进一步地，在所述第一外延层131的表面形成第二外延层132的步骤可以包括：采用第二外延层132形成工艺，在所述第一外延层131的表面形成P型外延材料层。

进一步地，所述P型外延材料层的材料可以选自：P型锗化硅。

在一个非限制性的具体实施方式中，可以在P型离子的环境下，淀积锗化硅(SiGe)材料层，形成P型外延材料层，得到第二外延层132。

参照图8，形成保护层133，所述保护层覆盖所述第二外延层132的表面、覆盖所述刻蚀沟槽的侧壁表面以及覆盖所述与第一N型材料层相邻的隔离材料层(如图中的第一隔离材料层111)的表面；以所述第二外延层132为刻蚀停止层，刻蚀所述保护层133，以保留所述刻蚀沟槽的侧壁表面的保护层133并暴露出所述与第一N型材料层相邻的隔离材料。

进一步地，所述保护层133的材料可以选自：氧化硅与氮化硅的叠层、氧化硅、氮化硅。

在本发明实施例中，形成位于所述刻蚀沟槽的侧壁表面的保护层133，可以进一步对第一N型结构块(例如HBT器件中的发射极)和第二N型结构块(例如HBT器件中的基极)之间进行有效隔离，有效降低第一N型结构块与第二N型结构块之间的寄生电容，有利于进一步提高半导体器件的高频特性。

参照图9，形成第二N型材料层151，所述第二N型材料层151覆盖所述第二外延层132，形成图形化的第二掩膜层161。

在本发明实施例中，在形成N型离子注入区域122的基础上，通过形成N型外延材料层作为第一外延层131，形成P型外延材料层作为第二外延层132，以及形成N型材料结构，可以形成NPN结构，进一步加强包含HBT器件在内的BJT器件的性能。

参照图10，采用图形化的第二掩膜层161，对所述第二N型材料层151进行刻蚀，以得到N型材料块152，其中，所述N型材料块152的宽度大于所述刻蚀沟槽的底部表面的宽度。

其中，宽度的方向可以为半导体衬底内平行于载流子移动的方向。

参照图11，继续采用所述第二掩膜层161，对所述隔离材料层(如第一隔离材料层111)和所述第一N型材料层10进行刻蚀，以得到第一N型结构块153。

作为一个非限制性的例子，以半导体器件为HBT器件为例，第一N型结构块153用于形成发射极。

在本发明实施例中，通过形成刻蚀沟槽141，然后基于刻蚀沟槽形成离子注入区域122，进而基于刻蚀沟槽141形成第一外延层131、第二外延层132，并在第二外延层132的表面形成N型材料结构，实现了离子注入区域122、第一外延层131、第二外延层132以及N型材料结构之间的自对准结构，相比于现有技术中采用多层掩膜层及其光刻工艺，导致存在对准误差的问题，采用本发明实施例的方案，基于自对准结构不存在对准误差，有利于实现半导体器件的尺寸缩小需求。进一步地，采用第一外延层131和位于第一外延层131表面的第二外延层132，可以增大离子注入区域122与N型材料结构(如第一N型结构块153)之间的距离，有效降低离子注入区域122与N型材料结构(如第一N型结构块153)之间的寄生电容，有利于半导体器件的高频特性。进一步地，本申请实施例中仅采用单层掩膜层(即图形化的第一掩膜层)和一道光刻工艺形成刻蚀沟槽141，后续采用自对准工艺形成自对准结构，相比于现有技术中需要采用多层掩膜层及其光刻工艺，采用上述方案，可以有效降低生产成本，提高生产效率。

参照图12，采用第三掩膜层，对所述第一N型材料层110进行刻蚀，以形成第二N型结构块，其中，所述第二N型结构块与所述第一N型结构块153之间被所述第二外延层132以及第一N型结构块153中的第一隔离材料层111隔离。

作为一个非限制性的例子，以半导体器件为HBT器件为例，第二N型结构块用于形成基极，可以如图示出的位于发射极两侧。

进一步地，所述第一N型材料层和/或第二N型材料层的材料可以选自：N型多晶硅、N型EPI、N型单晶硅。

在本发明实施例中，形成第一N型结构块153与第二N型结构块，其中，所述第二N型结构块与所述第一N型结构块153之间被所述第二外延层132以及第一N型结构块153中的第一隔离材料层111隔离，可以对第一N型结构块(例如HBT器件中的发射极)153和第二N型结构块(例如HBT器件中的基极)之间进行有效隔离，有效降低第一N型结构块153与第二N型结构块之间的寄生电容，有利于半导体器件的高频特性。

需要指出的是，如果所述半导体器件的形成方法用于形成HBT器件，则可以在半导体衬底100内形成埋层，且埋层的掺杂离子类型与离子注入区域122的掺杂类型一致，从而实现包含多个电连接区域的集电极。

在本发明实施例中，对于半导体器件为HBT器件的情况，离子注入区域122可以用于形成HBT器件的集电极掺杂区，N型材料结构用于形成所述HBT器件的发射极，从而实现HBT器件的集电极与发射极之间的自对准，不存在集电极与发射极之间的对准误差问题，有利于实现HBT器件的尺寸缩小需求。进一步地，通过采用第一外延层131和位于第一外延层131表面的第二外延层132，能够有效降低发射极与集电极之间的CB结的寄生电容，有利于HBT的高频特性，促进提高特征频率fT、最大特征频率fmax、最大功率增益截止频率等。

需要指出的是，在本发明实施例中，除了HBT器件，还可以用于RF-CMOS器件，用于除HBT之外的BJT器件，还可以用于除BJT之外的其他适当的RF器件。

在本发明实施例中，还公开了一种半导体器件，参照图12，可以包括：半导体衬底100；第一N型材料层110和至少两层隔离材料层，覆盖所述半导体衬底100；刻蚀沟槽141(参照图4)，位于所述第一N型材料层110和至少两层隔离材料层，且暴露出所述半导体衬底100表面的离子注入区域122，其中，所述离子注入区域122掺杂有N型掺杂离子；第一外延层131，位于所述离子注入区域122的表面；第二外延层132，位于所述第一外延层131的表面；N型材料结构，覆盖所述第二外延层132。

进一步地，所述半导体器件为HBT器件；其中，所述离子注入区域122用于形成所述HBT器件的集电极掺杂区；所述N型材料结构用于形成所述HBT器件的发射极。

进一步地，半导体器件还包括：保护层133，位于所述刻蚀沟槽141的侧壁表面。

进一步地，所述保护层133的材料可以选自：氧化硅与氮化硅的叠层、氧化硅、氮化硅。

作为一个非限制性的例子，图12中示出的保护层133为氧化硅与氮化硅的叠层，可以提供更全面的保护，并降低应力。

进一步地，所述N型材料结构包括：N型材料块152；其中，所述N型材料块152的宽度大于所述刻蚀沟槽141的底部表面的宽度。

进一步地，所述N型材料结构还包括：第一N型结构块153，与所述N型材料块采用同一掩膜层形成；第二N型结构块；其中，所述第二N型结构块与所述第一N型结构块153之间被所述第二外延层132以及第一N型结构块153中的第一隔离材料层111隔离。

其中，N型材料结构例如可以包括第一N型结构块153和第二N型结构块。以半导体器件为HBT器件为例，第一N型结构块153可以为发射极，第二N型结构块可以为基极。

进一步地，满足以下一项或多项：所述第一外延层131选自：N型外延材料层；所述第二外延层132选自：P型外延材料层；所述第一N型材料层和/或第二N型材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

进一步地，满足以下一项或多项：所述N型外延材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅；所述P型外延材料层的材料选自：P型锗化硅。

关于该半导体器件的原理、具体实现和有益效果请参照前文所述的关于半导体器件的形成方法的相关描述，此处不再赘述。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。

本申请实施例中出现的“多个”是指两个或两个以上。

本申请实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本申请实施例中对设备个数的特别限定，不能构成对本申请实施例的任何限制。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底；

形成覆盖所述半导体衬底的第一N型材料层和至少两层隔离材料层，刻蚀所述隔离材料层和第一N型材料层以得到刻蚀沟槽，并暴露出所述半导体衬底表面的离子注入区域；

向所述离子注入区域注入N型掺杂离子；

在所述离子注入区域的表面形成第一外延层；

在所述第一外延层的表面形成第二外延层；

形成N型材料结构，所述N型材料结构覆盖所述第二外延层。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件为HBT器件；

向所述离子注入区域注入N型掺杂离子，包括：

向所述离子注入区域注入N型掺杂离子，形成所述HBT器件的集电极掺杂区；

其中，所述N型材料结构用于形成所述HBT器件的发射极。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，每层隔离材料层包含隔离层和刻蚀停止层的叠层；

形成覆盖所述半导体衬底的第一N型材料层和至少两层隔离材料层，刻蚀所述隔离材料层和第一N型材料层以得到刻蚀沟槽，并暴露出所述半导体衬底表面的离子注入区域，包括：

采用图形化的第一掩膜层，对所述隔离材料层和第一N型材料层进行刻蚀，以得到所述刻蚀沟槽；

形成牺牲隔离层，所述牺牲隔离层覆盖所述隔离材料层以及所述刻蚀沟槽的侧壁表面；

去除所述隔离材料层表面的牺牲隔离层。

4.根据权利要求3所述的半导体器件的形成方法，其特征在于，

在采用图形化的第一掩膜层，对所述隔离材料层和第一N型材料层进行刻蚀之前，所述方法还包括：

在所述半导体衬底的表面依次形成底层刻蚀停止层、所述第一N型材料层和至少两层所述隔离材料层。

5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述方法还包括：

去除所述离子注入区域表面的底层刻蚀停止层，以暴露出所述离子注入区域。

6.根据权利要求3至5任一项所述的半导体器件的形成方法，其特征在于，满足以下一项或多项：

所述隔离层和/或牺牲隔离层的材料选自：氮化硅；

所述刻蚀停止层和/或底层刻蚀停止层的材料选自：氧化硅。

7.根据权利要求1所述的半导体器件的形成方法，其特征在于，

在所述离子注入区域的表面形成第一外延层，包括：

采用第一外延层形成工艺，在所述离子注入区域的表面形成N型外延材料层。

8.根据权利要求7所述的半导体器件的形成方法，其特征在于，

所述N型外延材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，

在所述第一外延层的表面形成第二外延层，包括：

采用第二外延层形成工艺，在所述第一外延层的表面形成P型外延材料层。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，

所述P型外延材料层的材料选自：P型锗化硅。

11.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述第一外延层的表面形成第二外延层之前，所述方法还包括：

去除至少一层隔离材料层，以暴露出与第一N型材料层相邻的隔离材料层的表面。

12.根据权利要求11所述的半导体器件的形成方法，其特征在于，在所述第一外延层的表面形成第二外延层之后，以及在形成N型材料结构之前，所述方法还包括：

形成保护层，所述保护层覆盖所述第二外延层的表面、覆盖所述刻蚀沟槽的侧壁表面以及覆盖所述与第一N型材料层相邻的隔离材料层的表面；

以所述第二外延层为刻蚀停止层，刻蚀所述保护层，以保留所述刻蚀沟槽的侧壁表面的保护层并暴露出所述与第一N型材料层相邻的隔离材料层。

13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述保护层的材料选自：氧化硅与氮化硅的叠层、氧化硅、氮化硅。

14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述形成N型材料结构，包括：

形成第二N型材料层，所述第二N型材料层覆盖所述第二外延层；

采用图形化的第二掩膜层，对所述第二N型材料层进行刻蚀，以得到N型材料块；

其中，所述N型材料块的宽度大于所述刻蚀沟槽的底部表面的宽度。

15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述形成N型材料结构，还包括：

继续采用所述第二掩膜层，对所述隔离材料层和所述第一N型材料层进行刻蚀，以得到第一N型结构块；

采用第三掩膜层，对所述第一N型材料层进行刻蚀，以形成第二N型结构块；

其中，所述第二N型结构块与所述第一N型结构块之间被所述第二外延层以及第一N型结构块中的第一隔离材料层隔离。

16.根据权利要求14所述的半导体器件的形成方法，其特征在于，

所述第一N型材料层和/或第二N型材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

17.一种半导体器件，其特征在于，包括：

半导体衬底；

第一N型材料层和至少两层隔离材料层，覆盖所述半导体衬底；

刻蚀沟槽，位于所述第一N型材料层和至少两层隔离材料层，且暴露出所述半导体衬底表面的离子注入区域，其中，所述离子注入区域掺杂有N型掺杂离子；

第一外延层，位于所述离子注入区域的表面；

第二外延层，位于所述第一外延层的表面；

N型材料结构，覆盖所述第二外延层。

18.根据权利要求17所述的半导体器件，其特征在于，所述半导体器件为HBT器件；

其中，所述离子注入区域用于形成所述HBT器件的集电极掺杂区；

所述N型材料结构用于形成所述HBT器件的发射极。

19.根据权利要求17所述的半导体器件，其特征在于，还包括：

保护层，位于所述刻蚀沟槽的侧壁表面。

20.根据权利要求19所述的半导体器件，其特征在于，所述保护层的材料选自：氧化硅与氮化硅的叠层、氧化硅、氮化硅。

21.根据权利要求17所述的半导体器件，其特征在于，所述N型材料结构包括：

N型材料块；

其中，所述N型材料块的宽度大于所述刻蚀沟槽的底部表面的宽度。

22.根据权利要求17所述的半导体器件，其特征在于，所述N型材料结构还包括：

第一N型结构块，与所述N型材料块采用同一掩膜层形成；

第二N型结构块；

其中，所述第二N型结构块与所述第一N型结构块之间被所述第二外延层以及第一N型结构块中的第一隔离材料层隔离。

23.根据权利要求17所述的半导体器件，其特征在于，满足以下一项或多项：所述第一外延层选自：N型外延材料层；

所述第二外延层选自：P型外延材料层；

所述第一N型材料层和/或第二N型材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅。

24.根据权利要求23所述的半导体器件，其特征在于，满足以下一项或多项：所述N型外延材料层的材料选自：N型多晶硅、N型EPI、N型单晶硅；

所述P型外延材料层的材料选自：P型锗化硅。

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