JP3489832B2 - セルフアラインｃｍｏｓプロセス - Google Patents

セルフアラインｃｍｏｓプロセス

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Description

【発明の詳細な説明】 発明の背景 本発明はCMOSセルフアライン（self−align:自己整
合）プロセスに関し、また本明細書に記載されると共に
「欠陥の無いバイポーラプロセス（DEFECT−FREE BIPOL
AR PROCESS）」と題する本出願人による同時係属中の特
許出願の主題であるバイポーラプロセスにも関するもの
である。
プロセスの間にシリコン内へと導入される損傷又は欠
陥形成は、どのような程度のものであっても、歩留まり
と性能とを劣化させる。この劣化は特に、サブミクロン
構造及び深い（deep）サブミクロン構造において顕著で
ある。例えば、こうした損傷がCMOSデバイスのソース／
ドレイン領域において生ずる場合、漏洩電流の増大、電
子なだれの局在化、及びデバイスの故障率の増大といっ
た微妙な影響が生ずる結果となる。
CMOSのソース／ドレイン又はバイポーラのエミッタ／
コレクタ形成のために、シリコンの指定領域へとドーパ
ントを直接に注入することは、損傷を導入することにな
る。このタイプの損傷は多くの場合、除去するのが非常
に困難である。さらにまた、注入されたドーパント種が
シリコン内へのその経路に沿って電子エネルギーを失う
ことにより生成される格子の変位により、永久的な損傷
を招く結果となる。
ゲルマニウム又は多結晶シリコン−ゲルマニウム（Si
1-xGex）合金の堆積は、シリコン表面又はSiO2表面に関
して選択的に行うことができる。SiO2上へのゲルマニウ
ム又はシリコン−ゲルマニウム合金の堆積は、完全に抑
制可能であることが実験的に例証されている。この特徴
は、ゲルマニウム又はシリコンとゲルマニウムの合金の
何れかを、マスク及びドーパント源の両者として、セル
フアラインプロセスにおいて使用することを許容する。
このことは特に、ｎ型ドーパント種の拡散を制御するた
めに、ゲルマニウムがシリコン基板において使用される
場合に関係がある。ｎ型ドーパントをシリコンの、ゲル
マニウム濃度が非常に高い領域へと注入することは、理
論的及び実験的に言って、損傷の凍結をもたらす。即
ち、シリコンとゲルマニウムの損傷個所におけるｎ型ド
ーパントとゲルマニウム、並びに格子間シリコンとの間
での誘引的相互作用の故に、損傷は永久的なものとな
る。従って、ゲルマニウムはｎ型ドーパントの拡散を制
御するために使用することができるが、ｎ型ドーパント
が高濃度で注入される場合には、永久的な損傷が導入さ
れる場合がある。一つの代替策は、起こりうる損傷を最
終的に構造体から除去される材料へと移動させる別のプ
ロセスによって、ｎ型ドーパントを基板に対して伝達さ
せることである。これは後述するように、一般的な手法
である。
選択性というものは、堆積プロセスに限定されたもの
ではなく、エッチングプロセスについても展開可能なも
のである。SiO2と多結晶シリコンの間での在来の選択性
は、多結晶SiGeフィルム並びにゲルマニウムも及んでい
る。さらにまた、ゲルマニウムとシリコンを対比した場
合に選択的なものとし得るドライエッチングプロセスが
存在している。
以上に徴すれば、半導体の製造に際して不純物の注入
に起因する欠陥の生成を抑制するプロセスに対する必要
性が存在していることは明らかである。
発明の概要 本発明によれば、半導体デバイスの製造方法が既述さ
れるものであり、そこにおいては直接の不純物注入に起
因するデバイスの活性（アクティブ）領域に対する損傷
が抑制される。ある材料が半導体基板上に選択的に堆積
され、この材料は、その材料の形成がシリコン及び多結
晶シリコンのような幾つかの物質上において生じ、また
その材料の形成が二酸化シリコン及び窒化シリコンのよ
うな他の物質上においては抑制されるという特質を有す
る。注入不純物は、基板ではなくその材料内へと導入さ
れる。注入不純物は次いで、短時間熱処理アニール（RT
A）又は加熱炉アニールのような標準的なプロセスによ
って、活性領域へと拡散される。
この材料は一般にはゲルマニウムを含むものであり、
通常は多結晶シリコン−ゲルマニウム合金である。注入
不純物の拡散深さは、幾つかのパラメータを操作するこ
とによって、非常な精確さをもって制御することができ
る。こうしたパラメータには、この材料の厚み、注入不
純物のエネルギー、注入不純物の濃度、及びこの材料に
おけるゲルマニウムの濃度が含まれる。
本発明の一つの実施例は、セルフアラインプロセスを
用いたCMOSデバイスの製造方法である。デバイス基板に
ウェルが形成され、セルフアラインプロセス、或いは何
らかの他の標準的な技術を用いて活性領域が分離され
る。ゲルマニウム、好ましくはシリコン−ゲルマニウム
合金からなる第一の材料が、デバイスの活性領域上に選
択的に堆積される。チャネル形成に用いられる注入不純
物が第一の材料内へと導入され、次いでRTA又は加熱炉
アニールにより活性領域内へと拡散される。第一の材料
は次いで、選択的に除去される。次にゲート誘電体層
が、デバイス上に成長又は堆積される。ドーピングされ
た又はドーピングされていない薄い多結晶シリコンの層
が、ゲート誘電体層上に堆積される。Si1-xGex多結晶合
金の形成を抑制する材料、例えば窒化物や酸化物が、次
いで多結晶シリコン層上に堆積される。次にゲートが活
性領域上に画定されるが、これらのゲートはゲート誘電
体層、多結晶シリコン層、及び抑制材料層からなる分離
されたアイランドである。次いで第二の抑制材料層がデ
バイス上に堆積され、エッチングされてゲートの側部に
誘電体スペーサを形成する。各々のゲートの多結晶シリ
コン層上の第一の抑制材料層が除去され、第二の材料、
好ましくは別のシリコン−ゲルマニウム合金が、各々の
ゲートの多結晶シリコン層上及び活性領域の全ての露出
された領域上に選択的に堆積される。第二の注入不純物
がこの第二の材料内へと導入され、次いで活性領域内へ
と拡散されてソース及びドレイン領域が形成され、また
各々のゲートの多結晶シリコン層内へと拡散される。最
後に、シリサイドコンタクトが第二の材料上に形成され
る。
本発明の別の実施例は、セルフアラインプロセスを用
いたバイポーラデバイスの製造方法である。第一の導電
型の強くドーピングされたサブコレクタ領域が、第二の
導電型の半導体基板に形成される。第一の導電型のエピ
タキシャル層が成長されて、適切なコレクタドーピング
をもたらすが、このエピタキシャル層はサブコレクタ領
域に対して軽くドーピングされている。半導体デバイス
における活性領域は選択的拡散又は酸化によって分離さ
れ、最終的には活性領域上に酸化層を成長させることに
よりさらなる処理に備えられる。この酸化層に第二の導
電型の不純物を注入することにより、真性ベースが形成
される。ベース、エミッタ、及びコレクタコンタクトの
ために、酸化層には開口がエッチングされる。次いで第
一の導電型の注入不純物がコレクタコンタクト開口内へ
と導入され、サブコレクタに対する高導電性経路が形成
される。ある材料、好ましくはシリコン−ゲルマニウム
合金が、酸化層のない領域上に選択的に堆積される。第
二の導電型の注入不純物が、ベースコンタクト開口に形
成された材料中へと導入され、第一の導電型の注入不純
物が、コレクタ及びエミッタコンタクト開口に形成され
た材料中へと導入される。これらの注入不純物は次い
で、デバイスの活性領域内へと拡散される。最後に、シ
リサイドコンタクトが材料上に形成される。
本発明の特徴及び利点に関するさらなる理解は、本明
細書の残りの部分及び図面を参照することによって得ら
れるものである。
図面の簡単な説明 図１から図12は、本発明によるCMOSデバイスの製造に
おけるプロセスステップを示している。
図13から図20は、本発明によるバイポーラデバイスの
製造におけるプロセスステップを示している。
特定の実施例の説明 以下に示すものは、本発明による二つの特定的な実施
例の説明である。第一のものは完全にセルフアラインさ
れた、欠陥抑制CMOSプロセスである。第二のものは、欠
陥のないバイポーラアプリケーションである。
デバイスのアクティブ領域における注入損傷を抑制す
るセルフアラインCMOSプロセスが、図１から図12に概略
的に示されている。このプロセスは、ウェルの形成から
始まる。図１において、ｐ型領域２とｎ型ウェル４が形
成され、活性領域６と８が何らかの周知の分離方法を用
いて分離されている。図１の領域２及びウェル４は、セ
ルフアラインプロセス、或いは公知の種々の方法の何れ
かにより形成することができる。次いでシリコン−ゲル
マニウム合金10が、活性領域６及び８上に選択的に堆積
される（図２）。プロセス条件に応じて、この堆積され
たシリコン−ゲルマニウム層内へと、均一な又はマスキ
ングによる閾値調節不純物が導入される。マスキングに
よる注入は図３及び４に示されている。図３において
は、レジスト材料12がデバイス上に図示の如く堆積さ
れ、ｎ型注入ドーパント14がシリコン−ゲルマニウム合
金10内へと導入される。図４は後続のステップを示して
おり、そこではレジスト材料16が図示の如くに堆積さ
れ、ｐ型注入ドーパント18が導入されている。
RTA又は加熱炉アニールによって活性流域内へとドー
パントを拡散させ、ドーピングされた領域20及び22を生
成した後に、シリコン−ゲルマニウム合金は選択的エッ
チングによって除去される（図５）。次いでゲート誘電
体24が、活性領域６及び８上に堆積又は成長される。こ
れに続いて、薄い多結晶シリコン層26が窒化物層28と共
に堆積される（図６）。ゲートは、この多結晶シリコン
／窒化物複合体上に画定される。スペーサ誘電体30が堆
積され、エッチバックされて、図７に示す構造体32が生
成される。ゲート多結晶シリコン上の窒化物層が除去さ
れた後、図８の新たな構造体34が、別の選択的なシリコ
ン−ゲルマニウム合金の堆積のための準備完了状態とな
る。この第二のシリコン−ゲルマニウム材料36は、ゲー
ト構造体34上とソース／ドレイン領域38及び40上に形成
され、図９に示された構造体が得られる。マスキングに
よるｐ型注入42及びｎ型注入44が、ソース／ドレイン及
びゲートのドーパントを同時にもたらし、その場合に隣
接するデバイスはマスク43及び45によって保護される
（図10及び図11）。RTA及び／又は加熱炉アニールが、
ソース／ドレイン接合46及び48を形成し、ドーパントを
活性化する（図12）。この構造は次いでシリサイド処理
されて、浅いソース／ドレイン領域46及び48を劣化した
り浸食したりすることなしに、コンタクト50が形成され
る。
セルフアラインバイポーラプロセスが、図13から図20
に概略的に示されている。以下のものは、標準的なプロ
セスシーケンスによって達成されているものとする。強
くドーピングされたN+コレクタ62がｐ型基板64に形成さ
れている。軽くドーピングされたＮ型又はＮドープエピ
タキシャル層の何れかが成長されて、適切なコレクタド
ーピング65がもたらされる。活性領域は、P+注入及び拡
散、シリコン除去、及び酸化又は酸化物堆積の組み合わ
せによって画定されている。最後に、適切な厚みの酸化
物66が成長され、図13に示す構造体60が得られている。
この時点において、構造体60は活性バイポーラデバイス
を形成するための準備が整っている。
次のステップは、図14の「真性ベース」68を形成する
ことである。これは、低エネルギー又は高エネルギーに
よる注入で行うことができ、通常はエミッタ線量よりも
ずっと軽度の、1013/cm2程度の濃度におけるホウ素のド
ーピングである。ダイ（チップ）上の全てのデバイスが
同一のものであるならば、この注入は全面的な（blanke
t）注入であることができる。しかしながら、BiCMOSプ
ロセスに関しては、CMOSデバイスを保護するためにマス
クが必要とされる。
次に、図15に示されているように、ベース、エミッ
タ、及びコレクタコンタクトのために、酸化物66に開口
70がエッチングされる。注入用マスクを用いて、リン又
はヒ素の注入物が用いられ、サブコレクタ62に対する高
導電性経路72が形成される（図16）。このステップにお
いて、注入による損傷は重大なものではない。次いでシ
リコン−ゲルマニウム層74が、図17に示すように酸化層
のない領域上に選択的に堆積され、ベース、エミッタ、
及びコレクタコンタクトとなるものを形成する。フォト
レジストマスク76を用いて、ホウ素78がシリコン−ゲル
マニウムに選択的に注入されて、ベースコンタクト80を
形成する（図18）。フォトレジストが除去された後に、
所望とするホウ素拡散プロファイルを確立するために熱
処理を行うことができる。この熱処理は、後続して熱処
理が行われるという事実に立脚するものでなければなら
ない。次いで図19に示すように、フォトレジストマスク
82を用いて、シリコン−ゲルマニウムにヒ素84が選択的
に注入され、これによりコレクタコンタクト86及びエミ
ッタコンタクト88が形成されることになる。最後の重要
なステップは、熱処理である。この熱処理の間に、ヒ素
及びホウ素は下側にあるシリコン内へと拡散され、ベー
スコンタクト80、コレクタコンタクト86、及びエミッタ
コンタクト88が形成される。
上述した最後の重要な熱処理の後、プロセスは、集積
回路を相互接続するために業界において通常用いられて
いる方法を辿る。二つの選択肢を利用可能である。相互
接続用金属（例えばアルミニウム）をシリコン−ゲルマ
ニウム合金領域に直接に接触させ、その場合に付着性向
上層90（例えばTiW）を相互接続用金属の前に適用して
おくことができる（図20）。或いは、相互接続に先立っ
て、シリコン−ゲルマニウム材料を選択的にエッチング
除去することができる。この場合には、付着層は次い
で、浅い接合を相互接続用金属から保護するのにも寄与
するものでなければならない。チタン（非常に薄い）及
びその後に窒化チタンの如き材料を用いることが一般的
である。
この項全体を通じて、SiGe即ちシリコン−ゲルマニウ
ム合金という名称は、総称的に用いられてきた。即ち、
SiGeは単結晶である必要はない。一般に、これは多結晶
である。さらにまた、適当な場合には、ゲルマニウムを
用いることもできる。一般に、そのようにして堆積され
るゲルマニウムは多結晶である。
上述したプロセスにより得られるデバイスは、SiGe層
がイオン注入により発生する損傷を受け、その損傷をSi
Ge領域に制限するために、低い欠陥密度を有する。トラ
ンジスタのエミッタ領域における欠陥密度の低減は、エ
ミッタからベース、又はエミッタからコレクタへの短絡
事象の低減、及びエミッタ−ベース接合における漏洩電
流の低減故に、より良好なダイを生ずる。
「欠陥のない」バイポーラプロセス及びセルフアライ
ンCMOSプロセスについて論じてきた。直接的な注入の代
替物を使用することにより、欠陥の抑制という結果が得
られる。多結晶シリコン−ゲルマニウム合金、又は極端
な場合にはゲルマニウムを使用することは、それらの選
択的特性の故に好ましいものである。この選択性は、堆
積及びエッチングの両者に関して示される。従って、こ
れらの材料はマスクとして、並びに都合の良い拡散源と
して役立ち得るものである。多結晶SiGe又はゲルマニウ
ムを置換し得る材料のための規準は、それらがシリコ
ン、多結晶シリコン及びSiO2に関して堆積及びエッチン
グ選択性を示し、またそれらが好都合なドーパント溜と
して役立つことができ、そしてその後、拡散サイクルに
際して活性ドーパント種の源として機能するということ
である。
本発明はその特定の実施例に関して特定的に図示され
説明されてきたが、本発明の思想又は範囲から逸脱する
ことなしに、当業者は、形態及び詳細について上述した
変更及びその他の変更を行いうることを理解するであろ
う。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/49 Ｈ０１Ｌ 29/58 Ｇ (72)発明者 アロノウィッツ，シェルドン アメリカ合衆国カリフォルニア州95127 サン・ノゼ，バーリー・コート・3577 (56)参考文献 特開 平２−87565（ＪＰ，Ａ) 米国特許5242847（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 29/78 H01L 21/336 H01L 21/225 H01L 21/28 H01L 29/40

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】基板を有するCMOSデバイスの製造方法であ
    って、この方法がセルフアラインプロセスを用い、そこ
    において不純物の直接的な注入に起因するデバイスの活
    性領域に対する損傷が抑制されるものにおいて、 デバイス基板にウェルを形成するステップと、 デバイスの活性領域を分離するステップと、 活性領域上に第一のバッファ材料を選択的に形成し、第
    一のバッファ材料がゲルマニウムを含むステップと、 第一の不純物を第一のバッファ材料内に導入するステッ
    プと、 第一の不純物を活性領域内に拡散するステップと、 第一のバッファ材料を選択的に除去するステップと、 デバイス上にゲート誘電体層を形成するステップと、 ゲート誘電体層上に多結晶シリコン層を堆積するステッ
    プと、 多結晶シリコン層上に第一の抑制材料層を堆積するステ
    ップと、 活性領域上にゲートを画定し、ゲートがゲート誘電体
    層、多結晶シリコン層及び第一の抑制材料層の部分から
    なるステップと、 第二の抑制材料層をデバイス上に堆積するステップと、 第二の抑制材料層をエッチングしてゲートの側部に誘電
    体スペーサを形成するステップと、 各々のゲートの多結晶シリコン層から第一の抑制材料層
    を除去するステップと、 各々のゲートの多結晶シリコン層及び活性領域の全ての
    露出領域上に第二のバッファ材料を選択的に堆積し、第
    二のバッファ材料がゲルマニウムを含むステップと、 第二の不純物を第二のバッファ材料中に導入するステッ
    プと、 第二の不純物を活性領域内に拡散してソース及びドレイ
    ン領域を形成し、各々のゲートの多結晶シリコン層内に
    拡散するステップと、及び 第二の材料上にコンタクトを形成するステップとからな
    る方法。
  2. 【請求項２】第一及び第二のバッファ材料がシリコン−
    ゲルマニウム合金からなる、請求項１の方法。
  3. 【請求項３】第一及び第二の不純物を拡散するステップ
    が、加熱炉アニールプロセスを実行することからなる、
    請求項１の方法。
  4. 【請求項４】第一及び第二の不純物を拡散するステップ
    が、短時間熱処理アニールプロセスを実行することから
    なる、請求項１の方法。
  5. 【請求項５】第一及び第二の抑制材料が誘電体材料から
    なる、請求項１の方法。
  6. 【請求項６】第一の抑制材料が酸化物からなる、請求項
    １の方法。
  7. 【請求項７】第二の抑制材料が酸化物からなる、請求項
    １の方法。
  8. 【請求項８】第一の抑制材料が窒化物からなる、請求項
    １の方法。
  9. 【請求項９】第二の抑制材料が窒化物からなる、請求項
    １の方法。
  10. 【請求項１０】拡散ステップが何れも拡散深さまでの不
    純物の拡散をもたらし、この拡散深さが複数のパラメー
    タにより制御され、これらのパラメータがバッファ材料
    の厚み、注入不純物のエネルギー、注入不純物の濃度、
    及びバッファ材料中におけるゲルマニウムの濃度からな
    る、請求項１の方法。
  11. 【請求項１１】基板を有するCMOSデバイスの製造方法で
    あって、この方法がセルフアラインプロセスを用い、そ
    こにおいて不純物の直接的な注入に起因するデバイスの
    活性領域に対する損傷が抑制されるものにおいて、 デバイス基板にｐ型領域及びｎ型ウェルを形成するステ
    ップと、 デバイスの活性領域を分離するステップと、 デバイスの活性領域上に第一のシリコン−ゲルマニウム
    合金を選択的に形成するステップと、 ｐ型領域を備えたデバイス領域上に第一のマスクを形成
    するステップと、 第一のｎ型注入ドーパントをシリコン−ゲルマニウム合
    金内に導入するステップと、 第一のマスクを除去するステップと、 ｎ型ウェルを備えたデバイス領域上に第二のマスクを形
    成するステップと、 第一のｐ型注入ドーパントをシリコン−ゲルマニウム合
    金内に導入するステップと、 第二のマスクを除去するステップと、 第一のｎ型注入ドーパント及び第一のｐ型注入ドーパン
    トをデバイスの活性領域内に拡散するステップと、 シリコン−ゲルマニウム合金を選択的に除去するステッ
    プと、 デバイス上にゲート誘電体層を形成するステップと、 ゲート誘電体層上に多結晶シリコン層を堆積するステッ
    プと、 多結晶シリコン層上に窒化物層を堆積するステップと、 活性領域上にゲートを画定し、ゲートがゲート誘電体
    層、多結晶シリコン層及び窒化物層の部分からなるステ
    ップと、 スペーサ誘電体層をデバイス上に堆積するステップと、 スペーサ誘電体層をエッチングしてゲートの側部に誘電
    体スペーサを形成するステップと、 各々のゲートの多結晶シリコン層上の窒化物層を除去す
    るステップと、 各々のゲートの多結晶シリコン層及び活性領域の全ての
    露出領域上に第二のシリコン−ゲルマニウム合金を選択
    的に堆積するステップと、 ｐ型領域を備えたデバイス領域上に第三のマスクを形成
    するステップと、 第二のｐ型注入ドーパントを第二のシリコン−ゲルマニ
    ウム合金内に導入するステップと、 第三のマスクを除去するステップと、 ｎ型ウェルを備えたデバイス領域上に第四のマスクを形
    成するステップと、 第二のｎ型注入ドーパントを第二のシリコン−ゲルマニ
    ウム合金内に導入するステップと、 第四のマスクを除去するステップと、 第二のｐ型注入ドーパント及び第二のｎ型注入ドーパン
    トを活性領域内に拡散してソース及びドレイン領域を形
    成し、また各々のゲートの多結晶シリコン層内に拡散す
    るステップと、及び 第二のシリコン−ゲルマニウム合金上にシリサイドコン
    タクトを形成するステップとからなる方法。
  12. 【請求項１２】注入ドーパントの拡散が加熱炉アニール
    プロセスを用いて達成される、請求項11の方法。
  13. 【請求項１３】注入ドーパントの拡散が短時間熱処理ア
    ニールプロセスを用いて達成される、請求項11の方法。
  14. 【請求項１４】拡散ステップが何れも拡散深さまでの注
    入ドーパントの拡散をもたらし、この拡散深さが複数の
    パラメータにより制御され、これらのパラメータがシリ
    コン−ゲルマニウム合金の厚み、注入ドーパントのエネ
    ルギー、注入ドーパントの濃度、及びシリコン−ゲルマ
    ニウム合金中におけるゲルマニウムの濃度からなる、請
    求項11の方法。
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