DE19611959C2 - Komplementär-MOS-Feldeffekttransistor und Herstellungsverfahren für denselben - Google Patents

Komplementär-MOS-Feldeffekttransistor und Herstellungsverfahren für denselben

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Description

Die vorliegende Erfindung bezieht sich auf einen Komplemen­ tär-MOS (Metall-Oxid-Halbleiter)-Feldeffekttransistor nach dem Ober­ begriff des Anspruchs 1 und auf ein Verfahren zur Herstellung eines solchen Komplementär- MOS-Feldeffekttransistors.
Bei der Herstellung einer Halbleiterschaltung wird eine Reduzie­ rung des Widerstands einer Gateelektrode und einer Verbindungs­ schicht eines Transistors benötigt, um eine Verzögerung des Be­ triebes auf Grund dieses Widerstands zu verhindern. Zum Erreichen dieser Reduzierung des Widerstandes wird im allgemeinen eine ge­ stapelte Schicht aus einer mit Phosphor dotierten polykristalli­ nen Siliziumschicht und einer Metallsiliziumschicht als eine Ga­ teelektrode und eine Verbindungsschicht verwendet.
Zusätzlich ist es, wenn ein Komplementär-MOS-Feldeffekttransistor (im folgenden einfach als CMOS bezeichnet), der in Fig. 2 ge­ zeigt ist, ausgebildet wird, wirksam, eine polykristalline Sili­ ziumschicht 21 für eine Gateelektrode zu verwenden, in die p-Typ Dotierstoff dotiert worden ist, um einen Kurzkanal-Effekt eines p-Kanals-MOS-Feldeffekttransistors 20 zu unterdrücken. In diesem Fall wird jedoch eine polykristalline Siliziumschicht 23, in die n-Typ Dotierstoff dotiert worden ist, als Gateelektrode eines n- Kanal-MOSFET 22 verwendet. Genauer gesagt wird beim Ausbilden eines CMOS die Anforderung an den CMOS gestellt, daß er eine (sogenannte) Dual-Gate-Struktur mit Gateelektroden zweier Typen aufweist.
Der Begriff "Dual-Gate-Struktur" ist dabei entgegengesetzt dem Begriff "Single-Gate-Struktur". Falls Dotierstoff derselben Art in eine erste Gateelektrode und eine zweite Gateelektrode beim Ausbilden eines CMOS implantiert wird, wird der CMOS ein CMOS mit einer Single-Gate-Struktur genannt, und falls Dotierstoff unter­ schiedlicher Art in eine erste Gateelektrode und eine zweite Gate­ elektrode implantiert wird, wird der CMOS ein CMOS mit einer Dual-Gate-Struktur genannt.
Bei der Dual-Gate-Struktur muß eine Metallsilizid- oder Metall­ schicht 24 auf beiden polykristallinen Siliziumschichten 21 und 23 ausgebildet werden, um die polykristalline Siliziumschicht 21 und 23 verschiedenen Typs miteinander zu verbinden, in die n-Typ bzw. p-Typ Dotierstoff eingebracht bzw. dotiert worden ist. Falls eine mit n-Typ Dotierstoff dotierte polykristalline Silizium­ schicht 23 und eine mit p-Typ Dotierstoff dotierte polykristalline Siliziumschicht 21 miteinander zum Beispiel mittels einer mit n-Typ Dotierstoff dotierten polykristallinen Siliziumverbindungs­ schicht ohne Ausbildung einer Metallsilizidschicht oder einer Metallschicht 23 verbunden werden, wird kein Strom zwischen der p-Typ polykristallinen Siliziumschicht 21 und der n-Typ polykri­ stallinen Siliziumverbindungsschicht fließen, da ein pn-Übergang ausgebildet ist.
Ein Verfahren zum Herstellen eines herkömmlichen CMOS mit einer Dual-Gate-Elektrodenstruktur wird nun beschrieben.
Wie in Fig. 3A gezeigt ist, wird eine Elementtrennoxidschicht 2 an einer Oberfläche eines Halbleitersubstrates, zum Beispiel eines Siliziumsubstrates 1, ausgebildet. Eine n-Wanne 8 wird in einem Bereich ausgebildet, in dem ein p-Kanal-MOSFET (im folgen­ den einfach als pMOS bezeichnet) auszubilden ist, und eine p- Wanne 9 wird in einem Bereich ausgebildet, in dem n-Kanal-MOSFET (im folgenden einfach als nMOS bezeichnet) auszubilden ist. Eine Gateisolierschicht 3, die eine Gateisolierschicht sein wird, und eine polykristalline Siliziumschicht 4 werden auf dem Silizium­ substrat 1 in dieser Reihenfolge ausgebildet.
Wie in Fig. 3B gezeigt ist, wird eine Resistschicht 26, die die polykristalline Siliziumschicht 4, ausgenommen einen Bereich, in dem ein nMOS auszubilden ist, bedeckt, ausgebildet. Dann wird p- Typ Dotierstoff durch Implantation von B-Ionen in die polykri­ stalline Siliziumschicht 4 unter Verwendung der Resistschicht 26 als Maske dotiert. Der Resistschicht 26 wird dann entfernt.
Wie in Fig. 3C gezeigt ist, wird eine Resistschicht 28, die die polykristalline Siliziumschicht 4, ausgenommen einen Bereich, in dem ein pMOS auszubilden ist, bedeckt, ausgebildet.
Dann wird n-Typ Dotierstoff durch Implantation von As-Ionen in die polykristalline Siliziumschicht 4 unter Verwendung der Re­ sistschicht 28 als Maske dotiert. Der Resist 28 wird dann ent­ fernt.
Wie in Fig. 3D gezeigt ist, wird Wolframsilizidschicht 5 auf der polykristallinen Siliziumschicht 4 durch Sputtern ausgebildet.
Wie in Fig. 3E gezeigt ist, wird eine Resistschicht 29 in den beiden Bereichen auf der Wolframsilizidschicht 5, in denen eine erste bzw. eine zweite Gateelektrode ausgebildet werden, ausge­ bildet. Wie in den Fig. 3E und 3F gezeigt ist, werden die Wolf­ ramsilizidschicht 5, die polykristalline Siliziumschicht 4 und die Gateisolierschicht 3 unter Verwendung der Resistschicht 29 als Maske zur Ausbildung einer ersten Gateelektrode 30 und einer zweiten Gateelektrode 31 geätzt. Wie in Fig. 3G gezeigt ist, wird die Resistschicht 29 dann entfernt.
Wie in Fig. 3H gezeigt ist, wird ein p-Typ Source/Drain-Bereich 7a mittels Photolithographie- und Ionenimplantationstechniken ausgebildet.
Vergleichbar wird ein n-Typ Source/Drain-Bereich 7b durch Implan­ tation von As-Ionen in eine Oberfläche des Siliziumsubstrates 1 mittels Photolithographie- und Ionenimplantationstechniken ausge­ bildet.
Derart wird ein CMOS-Feldeffekttransistor mit einem Dual-Gate vervollständigt.
Ein solcher CMOS weist die folgenden Probleme auf.
Unter Bezugnahme auf Fig. 3H, zuerst wird Dotierstoff in der er­ sten und der zweiten polykristallinen Siliziumschicht 36 und 37 der ersten bzw. zweiten Gateelektrode 30 bzw. 31 in die erste bzw. die zweite Wolframsilizidschicht 38 bzw. 39 absorbiert. Falls die Dotierstoffkonzentrationen in den polykristallinen Si­ liziumschichten 36 und 37 der Gateelektroden 30 und 31 reduziert werden, werden Verarmungsschichten an den Grenzflächen zwischen den Gateelektroden 30 und 31 und der Gateisolierschicht 40 ausge­ bildet und die Gatekapazität wird reduziert. Als Folge wird die Schwellspannung erhöht und die Stromtreiberfähigkeit wird redu­ ziert, was in einer Verzögerung des Schaltungsbetriebes bzw. der Schaltungsbetriebsgeschwindigkeit resultiert.
Unter Bezugnahme auf Fig. 3D, als zweites wird Bor in einer mit p-Typ Dotierstoff dotierten polykristallinen Siliziumschicht 4a in eine mit n-Typ Dotierstoff dotierten polykristallinen Silizium­ schicht 4b durch die Wolframsilizidschicht 5 diffundiert. Zur selben Zeit wird Arsen in der mit n-Typ Dotierstoff dotierten polykristallinen Siliziumschicht 4b in die mit p-Typ Dotierstoff dotierte polykristalline Siliziumschicht 4a durch die Wolfram­ silizidschicht 5 diffundiert. Als ein Ergebnis ändern sich eine Austrittsarbeit bzw. eine Arbeitsfunktion einer Gateelektrode und eine Schwellspannung eines Transistors, was in einer Reduzierung der Stromtreiberfähigkeit resultiert.
Aus IBM Technical Disclosure Bulletin, Vol. 27, No. 11, 1985, S. 6652-6655 ist ein Feldeffekttransistor nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zu dessen Herstellung bekannt. Bei dem Verfahren wird, falls je eine Barrierenschicht für die erste und die zweite Gateelektrode ausgebildet wird, ein Dotierstoff des zweiten Leitungstyps in eine bereits dotiert ausgebildete Siliziumschicht implantiert, um die zweite Gateelektrode auszu­ bilden. Die Barrierenschichten sind aus Metallnitrid ausgebil­ det.
Aus IEEE Trans. on Electron Dev., Vol. 40, No. 9, 1993, S. 1675- 1681 und aus der nachveröffentlichten DE 1 95 42 411 A1 sind je­ weils CMOS-Strukturen mit Silizid-Gates bekannt, bei denen eine zweischichtige Metallsilizidstruktur als Siliziumschicht über einer Polysiliziumschicht angeordnet ist.
Die vorliegende Erfindung wurde zur Lösung der oben beschriebe­ nen Probleme gemacht und es ist Aufgabe der vorliegenden Erfin­ dung, einen Komplementär-MOS-Feldeffekttransistor mit einer Dual-Gate-Struktur, der so verbessert ist, daß sich eine Ar­ beitsfunktion einer Gateelektrode nicht ändert, und ein Verfah­ ren zu dessen Herstellung, anzugeben.
Diese Aufgabe wird gelöst durch einen Komplementär-Feldef­ fekttransistor nach Anspruch 1 bzw. ein Verfahren zur Herstel­ lung nach Anspruch 7.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Die Erfindung ermöglicht einen Komplementär-MOS-Feldeffekttran­ sistor mit einer Dual-Gate-Struktur, der so verbessert ist, daß sich eine Schwellspannung eines Transistors nicht ändert.
Die Erfindung ermöglicht weiter einen Komplementär-MOS-Feldef­ fekttransistor mit einer Dual-Gate-Struktur, der so verbessert ist, daß eine Stromtreiberfähigkeit nicht reduziert wird.
Es folgt die Beschreibung von Ausführungsbeispielen an Hand der Figu­ ren. Von den Figuren zeigt
Fig. 1 einen Querschnitt, der einen Komplementär- MOS-Feldeffekttransistor entsprechend einer ersten Ausführungsform der vorliegenden Er­ findung zeigt;
Fig. 2 einen Querschnitt, der einen CMOSFET mit einer Dual-Gateelektrodenstruktur zeigt;
Fig. 3A bis 3H Querschnitte, die entsprechend eine Halblei­ tereinrichtung in ersten bis achten Schritten eines Herstellungsverfahrens eines CMOSFET mit einer Dual-Gateelektrodenstruktur zeigen;
Fig. 4 einen Querschnitt, der eine Hallbleiterein­ richtung in einem Schritt eines Hauptteiles eines Herstellungsverfahrens entsprechend einer dritten Ausführungsform der vorliegen­ den Erfindung zeigt; und
Fig. 5-12 Querschnitte, die entsprechend eine Halblei­ tereinrichtung in den ersten bis achten Schritten eines Herstellungsverfahrens ent­ sprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigen.
Erste Ausführungsform
Fig. 1 ist ein Querschnitt, der einen Komplementär-MOS-Feld­ effektransistor (MOSFET) mit einer Dual-Gate-Struktur entspre­ chend einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
Wie in Fig. 1 gezeigt ist, sind eine n-Wanne 41 und p-Wanne 42 an einer Hauptoberfläche eines Siliziumsubstrates 1 ausgebildet. Ein n-Kanal-MOSFET 22 mit einer ersten Gateelektrode 30 ist in bzw. auf der p-Wanne 42 ausgebildet. Ein p-Kanal-MOSFET 20 mit einer zweiten Gateelektrode 31 ist in bzw. auf der n-Wanne 41 ausgebil­ det.
Die erste Gateelektrode 30 weist eine erste polykristalline Sili­ ziumschicht 36 mit implantiertem n-Typ Dotierstoff, die auf der p-Wanne 42 mit einer Gateisolierschicht 3 dazwischen ausgebildet ist, eine erste Siliziumoxidschicht 13a, die auf der ersten poly­ kristallinen Siliziumschicht 36 ausgebildet ist, und eine Wolfram­ silizidschicht 5a, die auf der ersten Siliziumoxidschicht 13a ausgebildet ist, auf. Die erste Siliziumoxidschicht 13a weist eine ausreichend kleine Dicke auf, so daß ein Potential mittels des Tunneleffektes von der Wolframsilizidschicht 5a zu der poly­ kristallinen Siliziumschicht 36 übertragen werden kann. Eine be­ vorzugte Dicke für die Siliziumoxidschicht 13a ist, höchstens 3 nm (30 Å).
Die zweite Gateelektrode 31 weist eine zweite polykristalline Siliziumschicht 37 mit implantiertem p-Typ Dotierstoff, die auf der n-Wanne 41 mit einer Gateisolierschicht 3 dazwischen ausge­ bildet ist, eine zweite Siliziumoxidschicht 13b, die auf der zweiten polykristallinen Siliziumschicht 37 ausgebildet ist, und eine Wolframsilizidschicht 5b, die auf der zweiten Siliziumoxid­ schicht 13b ausgebildet ist und als eine leitende Schicht dient, auf. Die zweite Siliziumoxidschicht 13b weist eine ausreichend kleine Dicke auf, so daß ein Potential mittels des Tunneleffektes von der Wolframsilizidschicht 5b zu der zweiten polykristallinen Siliziumschicht 37 übertragen werden kann. Eine bevorzugte Dicke für die zweite polykristalline Siliziumschicht 37 ist höchstens 3 nm (30 Å).
An einer Hauptoberfläche der p-Wanne 42 sind n-Typ Source/Drain- Bereiche 7b auf beiden Seiten der ersten Gateelektrode 30 ausge­ bildet. An einer Hauptoberfläche der n-Wanne 41 sind p-Typ Source/ Drain-Bereiche 7a auf beiden Seiten der zweiten Gateelektrode 31 ausgebildet.
Die Diffusion von Dotierstoff wie Phosphor, Arsen und Bor ist in der ersten und der zweiten Siliziumoxidschicht 13a bzw. 13b we­ sentlich niedriger als bei den polykristallinen Siliziumschichten 36 bzw. 37. Darum kann die Diffusion von Dotierstoff in bzw. aus den polykristallinen Siliziumschichten 36 und 37 in die Wolfram­ silizidschichten 5a bzw. 5b unterdrückt werden. Zusätzlich fließen, da die Siliziumoxidschichten 13a und 13b extrem dünn sind, Elektronen als ein Tunnelstrom zur Zeit des Anlegens einer Span­ nung, und es gibt einen kleinen Spannungsabfall, so daß ein Po­ tential von den Wolframsilizidschichten 5a und 5b zu den polykri­ stallinen Siliziumschichten 36 bzw. 37 übertragen werden kann. Als Folge kann ein Anstieg einer Schwellspannung und eine Verar­ mung eine Gateelektrode unterdrückt werden, was in einem CMOS- Feldeffekttransistor mit einer hohen Treiberfähigkeit resultiert. Zusätzlich kann, wie im folgenden beschrieben wird, die Diffusion von Dotierstoff zwischen den polykristallinen Siliziumschichten 36 und 37 unterdrückt werden.
Obwohl eine Siliziumoxidschicht bei der oben beschriebenen ersten Ausführungsform als ein Beispiel für eine Barrierenschicht ge­ zeigt worden ist, kann die Barrierenschicht irgendeine Schicht sein, solange sie eine derart ausreichend kleine Dicke aufweist, das ein Potential entsprechend von den Wolframsilizidschichten 5a und 5b mittels des Tunneleffektes zu den polykristallinen Silizium­ schichten 36 und 37 übertragen werden kann. Zum Beispiel kann eine Siliziumnitridschicht verwendet werden. In diesem Fall ist es für die Siliziumnitridschicht zu bevorzugen, daß sie eine Dicke von höchstens 3 nm (30 Å) aufweist.
Zusätzlich ist bei der oben beschrieben ersten Ausführungsform eine Wolframsilizidschicht als ein Beispiel für eine leitende Schicht gezeigt, wobei die leitende Schicht aus irgendeiner Me­ tall- oder Metallsilizidschicht, die eine andere als die be­ schriebene ist, ausgebildet sein kann.
Des weiteren ist in der oben beschriebenen ersten Ausführungsform eine polykristalline Siliziumschicht als ein Beispiel für eine nicht-monokristalline Siliziumschicht gezeigt, aber die vorlie­ gende Erfindung ist nicht darauf begrenzt.
Zweite Ausführungsform
Die Fig. 5 bis 12 sind Querschnitte, die aufeinanderfolgend eine Halbleitereinrichtung in den Schritten eines Herstellungsverfah­ rens für den in Fig. 1 gezeigten CMOSFET zeigen.
Wie in Fig. 5 gezeigt ist, wird eine Elementtrennoxidschicht 2 an einer Hauptoberfläche eines Siliziumsubstrates 1 durch ein LOCOS- Verfahren (LOCal Oxidation of Silicon = lokale Oxidation von Si­ lizium) ausgebildet. Eine Gateoxidschicht 3 mit einer Dicke von 1-20 nm (10-20 Å) wird an der Hauptoberfläche des Siliziumsubstra­ tes 1 durch Wärmeoxidation ausgebildet, und eine polykristalline Siliziumschicht 4 mit einer Dicke von 10-200 nm (100-2000 Å) wird darauf durch ein CVD-Verfahren (chemische Dampfphasenabscheidung) ausgebildet.
Wie in Fig. 6 gezeigt ist, wird eine Resistschicht 26, die die polykristalline Siliziumschicht 4, ausgenommen einen Bereich, in dem ein p-Kanal-MOSFET auszubilden ist, bedeckt, auf dem Silizium­ substrat 1 ausgebildet. Bor-Ionen werden in die polykristalline Siliziumschicht 4 unter Verwendung der Resistschicht 26 als Maske implantiert. Die Resistschicht 26 wird dann entfernt.
Wie in Fig. 7 gezeigt ist, wird eine Resistschicht 28, die die polykristalline Siliziumschicht 4, ausgenommen einen Bereich, in dem ein n-Kanal-MOSFET auszubilden ist, bedeckt, auf dem Silizium­ substrat 1 ausgebildet. Arsen-Ionen werden in die polykri­ stalline Siliziumschicht 4 unter Verwendung der Resistschicht 28 als Maske implantiert. Die Resistschicht 28 wird dann entfernt.
Wie in Fig. 8 gezeigt ist, wird eine Siliziumoxidschicht 13 mit einer Dicke von höchsten 3 nm (30 Å), die einen Tunneleffekt nutzen kann, auf der polykristallinen Siliziumschicht 4 durch das CVD- Verfahren abgeschieden. Eine Wolframsilizidschicht 5 mit einer Dicke von 10-200 nm (100-2000 Å) wird auf der Siliziumoxidschicht 13 durch das Sputter-Verfahren ausgebildet.
Wie in Fig. 9 gezeigt ist, wird eine Resistschicht 29 jeweils auf den Abschnitten, in denen eine erste Gateelektrode eines n-Kanal- MOSFET bzw. eine zweite Gateelektrode eines p-Kanal-MOSFET auszu­ bilden sind, auf der Wolframsilizidschicht 5 ausgebildet.
Wie in den Fig. 9 und 10 gezeigt ist, werden die Wolframsilizid­ schicht 5, die Siliziumoxidschicht 13, die polykristalline Sili­ ziumschicht 4 und die Gateisolierschicht 3 unter Verwendung der Resistschicht 29 als Maske selektiv geätzt. Wie in den Fig. 10 und 11 gezeigt ist, wird die Resistschicht 29 entfernt, wodurch die erste Gateelektrode 30 und die zweite Gateelektrode 31 ausge­ bildet werden.
Wie in Fig. 12 gezeigt ist, werden Bor-Ionen in einen Bereich, in dem ein p-Kanal-MOSFET auszubilden ist, mittels Photolithogra­ phie- und Ionenimplantationstechniken implantiert, so daß ein p- Typ LDD-Source/Drain-Bereich 7a ausgebildet wird. Vergleichbar werden Ionen von P, Sb und Arsen in einen Bereich, in dem ein n- Kanal-MOSFET auszubilden ist, mittels Photolithographie- und Ionen­ implantationstechniken implantiert, so daß ein n-Typ-LDD- Source/Drain-Bereich 7b ausgebildet wird (Bedingungen für die LDD-Schicht-Ausbildung:
1-50 keV und 1 × 10¹² - 4 × 10¹⁵ Atome/cm²;
Bedingungen für die Source/Drain-Schicht-Ausbildung:
10-100 keV, 1 × 10¹³ - 4 × 10¹⁶ Atome/cm²; und Wärmebehandlung bei 500-1000°C für 10-360 Minuten). Während der LDD-Ausbildung wird ein Seitenwandabstandshalter (Spacer) 6 in einer üblichen Weise ausgebildet. Letztendlich wird durch die Wärmebehandlung ein Dual- Gate-CMOSFET vervollständigt.
Unter Bezugnahme auf Fig. 12, die Diffusion von Dotierstoff wie Phosphor, Arsen und Bor in der Siliziumoxidschicht 13 ist wesent­ lich geringer als die in der polykristallinen Siliziumschicht 4.
Zusätzlich ist eine Siliziumoxidschicht, die durch das CVD- Verfahren ausgebildet, allgemein poröser und weist eine schlech­ tere Isoliereigenschaft als eine Oxidschicht, die durch thermi­ sche Oxidation ausgebildet ist, auf. Basierend auf diesen Eigen­ schaften kann eine Einrichtung erhalten werden, die sicher eine an die Wolframsilizidschicht 5 angelegte Spannung an die polykri­ stalline Siliziumschicht 4 übertragen kann. Des weiteren fließen, da die Siliziumoxidschicht 13 zwischen der Wolframsilizidschicht 5 und der polykristallinen Siliziumschicht 4 extrem dünn ist, Elektronen als ein Tunnelstrom zur Zeit des Anlegens einer Span­ nung, und es gibt einen kleinen Spannungsabfall, so daß ein Po­ tential von der Wolframsilizidschicht 5 zu der polykristallinen Siliziumschicht 4 übertragen werden kann. Als ein Ergebnis kann ein Anstieg einer Schwellspannung und eine Verarmung einer Gate­ elektrode unterdrückt werden, was in der Verwirklichung eines CMOSFET mit einer hohen Treiberfähigkeit resultiert. Des weiteren kann, da die in Fig. 8 gezeigte Siliziumoxidschicht 13 vorgesehen ist, die Diffusion von Dotierstoff zwischen den polykristallinen Siliziumschichten 4a und 4b unterdrückt werden.
Obwohl in der vorliegenden Ausführungsform die Siliziumoxid­ schicht 13 durch das CVD-Verfahren ausgebildet ist, kann die Si­ liziumoxidschicht 13 durch thermische Oxidation einer Oberfläche der polykristallinen Siliziumschicht 4 ausgebildet werden. Des weiteren kann die Siliziumoxidschicht 13 durch Wässern der Ober­ fläche der polykristallinen Siliziumschicht in einer Wasserstoff­ peroxidlösung für 2 bis 100 Minuten ausgebildet werden.
Dritte Ausführungsform
Die vorliegende Ausführungsform bezieht sich auf ein Herstel­ lungsverfahren für einen CMOS mit einer Siliziumnitridschicht als einer Barrierenschicht.
Zuerst werden Bearbeitungsabläufe, wie sie in den Fig. 5 bis 7 gezeigt sind, wie in dem Fall der ersten Ausführungsform ausge­ führt. Dann wird, wie in Fig. 4 gezeigt ist, eine Silizium­ nitridschicht 13a mit einer Dicke von höchsten 3 nm (30 Å), die den Tunneleffekt nutzen kann, auf der polykristallinen Silizium­ schicht 4 durch das CVD-Verfahren abgeschieden. Dann wird eine Wolframsilizidschicht 5 mit einer Dicke von 10-200 nm (100-2000 Å) durch das Sputter-Verfahren ausgebildet. Dann werden Bearbei­ tungsabläufe, wie sie in den Fig. 9 bis 12 gezeigt sind, wie in dem Fall der ersten Ausführungsform ausgeführt. Derart wird ein CMOS vervollständigt.
Die Diffusion von Dotierstoff wie Phosphor, Arsen und Bor ist in der Siliziumnitridschicht 13a wesentlich geringer als in der po­ lykristallinen Siliziumschicht 4. Zusätzlich ist die durch das CVD-Verfahren ausgebildete Siliziumnitridschicht 13a allgemein poröser und weist eine schlechtere Isolierungseigenschaft als eine Nitridschicht, die durch Wärmebehandlung in einer Stick­ stoffatmosphäre ausgebildet ist, auf. Daher kann ein CMOS, der sicher eine an die Wolframsilizidschicht 5 angelegte Spannung zu der polykristallinen Siliziumschicht 4 übertragen kann, selbst falls die Siliziumnitridschicht 13a existiert, erhalten werden. Zusätzlich kann die Diffusion von Dotierstoff aus der polykri­ stallinen Siliziumschicht 4 in die Wolframsilizidschicht 5 unter­ drückt werden. Da die Siliziumnitridschicht 13a extrem dünn ist, fließen zur Zeit des Anlegens einer Spannung Elektroden als ein Tunnelstrom und es gibt einen kleinen Spannungsabfall, so daß ein CMOS, der ein Potential übertragen kann, erhalten wird. Des wei­ teren, unter Bezugnahme auf Fig. 4, kann die Diffusion von Do­ tierstoff zwischen der polykristallinen Siliziumschicht 4a und der polykristallinen Siliziumschicht 4b wie in dem Fall der er­ sten Ausführungsform unterdrückt werden.
Obwohl die Siliziumnitridschicht 13a bei der vorliegenden Ausfüh­ rungsform durch das CVD-Verfahren ausgebildet ist, ist die vor­ liegende Erfindung nicht darauf begrenzt. In anderen Worten, nachdem die polykristalline Siliziumschicht 4 ausgebildet ist, kann die Siliziumnitridschicht 13a mit einer Dicke von höchstens 3 nm (30 Å), die den Tunneleffekt nutzen kann, durch Ausführen einer Wärmebehandlung durch ein RTA-Verfahren (Rapid Thermal Annea­ ling = schnelles thermisches Glühen) bei 850-1200°C für 10-60 Sekunden in einer NH₃-Atmosphäre ausgebildet werden.

Claims (11)

1. Komplementär-MOS-Feldeffekttransistor mit
einem Halbleitersubstrat (1),
einer n-Wanne (41) und einer p-Wanne (42), die an eine Oberfläche des Halbleitersubstrates (1) ausgebildet sind,
einem n-Kanal-MOSFET, der in der p-Wanne (42) ausgebildet ist und eine erste Gateelektrode (30) aufweist, und
einem p-Kanal-MOSFET, der in der n-Wanne (41) ausgebildet ist und eine zweite Gateelektrode (31) aufweist,
wobei die erste Gateelektrode (30) eine erste Siliziumschicht (36), die auf der p-Wanne (42) mit einer Gateisolierschicht (3) dazwischen ausgebildet ist und in die Dotierstoff eines ersten Leitungstyps implantiert worden ist, eine erste Barrierenschicht (13a), die auf der ersten Siliziumschicht (36) ausgebildet ist, und eine erste leitende Schicht (5a) aus Metall oder Metallsili­ zid, die auf der Barrierenschicht (13a) ausgebildet ist, auf­ weist,
wobei die zweite Gateelektrode (31) eine zweite Siliziumschicht (37), die auf der n-Wanne (41) mit einer Gateisolierschicht (3) dazwischen ausgebildet ist und in die Dotierstoff eines zweiten Leitungstyps implantiert worden ist, eine zweite Barrierenschicht (13b), die auf der zweiten Siliziumschicht (37) ausgebildet ist, und eine zweite leitende Schicht (5b) aus Metall oder Metallsili­ zid, die auf der zweiten Barrierenschicht (13b) ausgebildet ist, aufweist, dadurch gekennzeichnet,
daß die erste Barrierenschicht (13a) eine ausreichend kleine Dicke aufweist, so daß ein Potential von der ersten leitenden Schicht (5a) mittels eines Tunneleffektes zu der ersten Silizium­ schicht (36) übertragen werden kann, und
daß die zweite Barrierenschicht (13b) eine ausreichend kleine Dicke aufweist, so daß ein Potential von der zweiten leitenden Schicht (13b) mittels eines Tunneleffektes zu der zweiten Silizium­ schicht (37) übertragen werden kann.
2. Komplementär-MOS-Feldeffekttransistor nach Anspruch 1, da­ durch gekennzeichnet, daß die erste und die zweite Barrierenschicht (13a, 13b) eine Siliziumoxidschicht oder eine Siliziumnitridschicht aufweisen.
3. Komplementär-MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste und die zweite Barrierenschicht (13a, 13b) jeweils eine Dicke von höchstens 3 nm aufweisen.
4. Komplementär-MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste und die zweite Siliziumschicht (36, 37) jeweils aus einer nicht-monokristallinen Siliziumschicht ausgebildet sind.
5. Komplementär-MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß Stickstoff in die erste und die zweite Siliziumschicht (36, 37) implantiert ist.
6. Komplementär-MOS-Feldeffekttransistor nach Anspruch 5, da­ durch gekennzeichnet, daß der Gehalt des Stickstoffes in einem Bereich 10¹⁸ bis 10²⁰ Atomen/cm³ ist.
7. Verfahren zur Herstellung eines Komplementär-MOS- Feldeffekttransistors mit einem n-Kanal-MOSFET, der in einer p- Wanne (42) ausgebildet ist, und einem p-Kanal-MOSFET, der in einer n-Wanne (41) ausgebildet ist, mit den Schritten:
Ausbilden einer n-Wanne (41) und einer p-Wanne (42) an einer Oberfläche eines Halbleitersubstrates (1);
Ausbilden einer Gateisolierschicht (3) auf dem Halbleitersubstrat (1);
Ausbilden einer nicht-monokristallinen Siliziumschicht (4) auf dem Halbleitersubstrat (1) mit der Gateisolierschicht (3) dazwi­ schen;
Implantieren von Dotierstoff eines ersten Leitungstyps in einen Bereich, in dem eine erste Gateelektrode (30) des p-Kanal-MOSFET auszubilden ist, in der nicht-monokristallinen Siliziumschicht (4);
Implantieren von Dotierstoff eines zweiten Leitungstyps in einen Bereich, in dem eine zweite Gateelektrode (31) des n-Kanal-MOSFET auszubilden ist, in der nicht-monokristallinen Siliziumschicht (4);
Ausbilden einer Barrierenschicht (13) auf der nicht- monokristallinen Siliziumschicht (4);
Ausbilden einer Leiterschicht (5), die aus Metallsilizid oder Metall ausgebildet wird, auf der Barrierenschicht (13); und
Mustern der nicht-monokristallinen Siliziumschicht (4), der Bar­ rierenschicht (13) und der Leiterschicht (5), wodurch auf der n- Wanne (41) eine erste Gateelektrode (30), in der eine erste Sili­ ziumschicht (36), in die Dotierstoff eines ersten Leitungstyps implantiert worden ist, eine erste Barrierenschicht (13a) und eine erste leitende Schicht (5a) gestapelt sind, und auf der p- Wanne eine zweite Gateelektrode (31), in der eine zweite Silizium­ schicht (37), in die Dotierstoff eines zweiten Leitungstyps implantiert worden ist, eine zweite Barrierenschicht (13b) und eine zweite leitende Schicht (5b) gestapelt sind, ausgebildet werden,
wobei eine Dicke der Barrierenschicht (13) so ausgewählt ist, daß sie ausreichend klein ist, so daß ein Potential von der ersten leitenden Schicht (5a) mittels eines Tunneleffektes zu der ersten Siliziumschicht (36) übertragen werden kann.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Barrierenschicht (13a, 13b) aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht ausgebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Siliziumoxidschicht durch thermische Oxidation einer Oberfläche der nicht-monokristallinen Siliziumschicht (4) ausge­ bildet wird.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Siliziumoxidschicht durch Behandeln einer Oberfläche der nicht-monokristallinen Siliziumschicht (4) mit Wasserstoffperoxid ausgebildet wird.
11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Siliziumnitridschicht durch Wärmebehandlung der nicht- monokristallinen Siliziumschicht (4) in einem Stickstoffatome enthaltenden Gas ausgebildet wird.
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