DE4126747C2 - - Google Patents

Description

Die Erfindung betrifft ein MOS-Halbleiterbauelement nach dem Gattungsbegriff des Patentanspruchs 1 sowie ein Verfahren zu seiner Herstellung nach dem Gattungsbegriff des Patentanspruchs 3.

Ein derartiges MOS-Halbleiterbauelement sowie ein derarti­ ges Verfahren zu seiner Herstellung sind aus der DE 41 10 645 A1 bekannt.

Ein MOS-Halbleiterbauelement nach dem Gattungsbegriff des Patentanspruchs 1 ist gleichfalls aus der US 50 23 190 bekannt.

Aus der US 49 37 645, der EP 02 44 607 A1, der US 45 77 391, der EP 04 01 113 A2 sowie der US 50 21 354 ist es weiterhin zu entnehmen, bei Feldeffekttransistoranordnungen Transistoren vorzusehen, bei denen die Seitenwandabstandsstücke der Gateelek­ troden unterschiedliche Breiten zeigen.

Die Entwicklung von schnellen MOS-Bauelementen ist gewöhn­ lich mit einer Ausbildung derartiger Bauelemente im Kleinformat verbunden. Zusammen mit der größeren Anordnungsdichte von Tran­ sistoren hat auch die Feldstärke im Inneren derartiger Bauele­ mente zugenommen. Das führt zu einigen Schwierigkeiten wie beispielsweise der Abnahme der Schwellenspannung sowie dem Durchgriffs- und "Hot-Carrier"-Effekt, d. h. dem Auftreten ener­ giereicher Ladungsträger. Diese Schwierigkeiten beeinträchtigen die Charakteristik des Bauelementes.

Von allen oben beschriebenen Problemen ist der Hot-Carrier- Effekt für die Arbeit eines MOS-Bauelementes besonders abträg­ lich. Der Hot-Carrier-Effekt wird durch eine Beschleunigung der Ladungsträger im Inneren eines Kanals aufgrund eines intensiven Feldes verursacht, das quer über die Sperrschicht in der Nähe des Drains vorliegt. Ein Ladungsträger, der eine ausreichende Energiemenge aufgenommen hat, kann die Potentialschwelle zwi­ schen der Silizium- und Gate-Oxidschicht durchbrechen und als energiereicher Ladungstrager in die Gate-Oxidschicht eintreten. Ein energiereicher Ladungsträger im Inneren der Oxidschicht kann dann eingefangen werden und die Form der Potentialschwelle an der Grenzfläche zwischen der Silizium- und der Oxidschicht verändern und folglich die Schwellenspannung und/oder Steilheit des Bauelementes ändern.

Ein beschleunigter Ladungsträger im Inneren des Kanals kann neue Elektronenlochpaare über eine Stoßionisation erzeugen. Die neuerzeugten Ladungsträger können ihrerseits weitere Elektronen­ lochpaare über denselben Vorgang erzeugen. Eine Stoßionisation kann sich daher durch den Kanal fortpflanzen und einen Lawinen­ durchbruch der energiereichen Ladungsträger bewirken, so daß diese in die Gate-Oxidschicht injiziert werden.

Die durch die Ionisation erzeugten Löcher erhöhen weiterhin das Potential des Substrates durch die Bildung von Strömen. Die Zunahme im Substratpotential kann zu einem Durchbruch des para­ sitären Bipilartransistors und zu einer Änderung der Drainsteh­ spannung führen.

Der Hot-Carrier-Effekt ist stärker in NMOS-Transistoren als in PMOS-Transistoren, da ein Kanalelektron in einem NMOS-Transi­ stor eine Stoßionisation schneller als ein Kanalloch in einem PMOS-Transistor hervorrufen kann. Darüberhinaus kann sich ein NMOS-Kanalelektron leichter in die NMOS-Oxidschicht bewegen als sich ein PMOS-Kanalloch in die PMOS-Oxidschicht bewegen kann. Das beruht darauf, daß die Potentialschwelle zwischen der Sili­ ziumschicht und der Gate-Oxidschicht bei einem NMOS-Transistor niedriger als bei einem PMOS-Transistor ist.

Im allgemeinen werden NMOS-Transistoren mit niedrig dotier­ tem Drain dazu verwandt, den Hot-Carrier-Effekt zu vermindern. Bei einem NMOS-Transistor mit niedrig dotiertem Drain führt die geringere Störstellenkonzentration in der Nähe des Drains zu einer geringeren Feldintensität, so daß der Hot-Carrier-Effekt verschwindet. Die niedrige Störstellenkonzentration des Drainbe­ reiches bewirkt jedoch zusätzlich einen parasitären Widerstand zwischen dem Drain und dem Kanal. Der parasitäre Widerstand verringert den Drainstrom.

Wenn die Störstellenkonzentration in der Nähe des Drainbe­ reiches zu groß wird, wird gleichfalls der Substratstrom groß, was den Hot-Carrier-Effekt verstärkt. Wenn andererseits die Störstellenkonzentration zu niedrig wird, dann nimmt der Steuer­ strom aufgrund des parasitären Widerstandes ab. Die Störstellen­ konzentration wird daher gewöhnlich sorgfältig sowohl unter Berücksichtigung des Hot-Carrier-Effektes als auch des parasitä­ ren Widerstandes gewählt.

Bei MOS-Halbleiterbauelementen werden die N⁺ Source- und Drainbereiche der NMOS-Transistoren mit niedrig dotiertem Gate im allgemeinen durch Arsenionenimplantation gebildet, da die Diffusionsgeschwindigkeit von Arsen As niedrig ist und As die Bildung eines schmalen Überganges erlaubt. Die P⁺ Source- und Drainbereiche der PMOS-Transistoren werden andererseits im allgemeinen durch Borionenimplantation gebildet.

Da Bor B schneller als Arsen As diffundiert, sind die Anschlußtiefe und die Seitenstreuung größer als bei N⁺-Berei­ chen. Die effektive Kanallänge eines PMOS-Transistors ist folg­ lich viel kürzer als bei einem NMOS-Transistor. Das bedeutet, daß bei einer Verringerung der Größe der NMOS-Kanäle die Größe der PMOS-Kanäle noch weiter verringert würde. Eine derartige unerwünschte Abnahme in der Größe des PMOS-Kanals führt zu einer Beeinträchtigung des PMOS-Aufbaus. Es ist somit schwierig, mit den herkömmlichen Möglichkeiten MOS-Halbleiterbauelemente mit sehr kleinen NMOS-Transistoren bei niedrig dotiertem Gate zu bilden.

Durch die Erfindung soll daher ein MOS-Halbleiterbauelement nach dem Gattungsbegriff des Patentanspruchs 1 geschaffen wer­ den, bei dem die unterschiedliche Diffusionsgeschwindigkeit von N⁺ und P⁺ Störstellen berücksichtigt ist und somit die Kanallän­ ge der PMOS-Transistoren nicht übermäßig verkürzt ist.

Diese Aufgabe wird gemäß der Erfindung durch die Ausbildung gelöst, die im Kennzeichen des Patentanspruchs 1 angegeben ist.

Eine besonders bevorzugte Weiterbildung des erfindungs­ gemäßen MOS-Halbleiterbauelementes ist Gegenstand des Patent­ anspruchs 2.

Das erfindungsgemäße Verfahren zum Herstellen eines MOS- Halbleiterbauelementes sowie eine besonders bevorzugte Weiter­ bildung dieses Verfahrens sind Gegenstand der Patentansprüche 3 und 4.

Im folgenden werden anhand der zugehörigen Zeichnung beson­ ders bevorzugte Ausführungsbeispiele der Erfindung näher be­ schrieben. Es zeigen:

Fig. 1 in einer schematischen Querschnittsansicht den Aufbau eines Ausführungsbeispiels eines erfindungsgemäßen CMOS- Halbleiterbauelementes mit niedrig dotiertem Drain,

Fig. 2A bis 2G in schematischen Querschnittsansichten ein CMOS-Halbleiterbauelement mit niedrig dotiertem Drain in den verschiedenen Stufen seines Herstellungsprozesses gemäß eines Ausführungsbeispiels der Erfindung, und

Fig. 3A bis 3F in schematischen Querschnittsansichten ein CMOS-Halbleiterbauelement mit niedrig dotiertem Drain in den verschiedenen Stufen seines Herstellungsprozesses bei einem weiteren Ausführungsbeispiel der Erfindung.

Fig. 1 zeigt ein Ausführungsbeispiel eines erfindungs­ gemäßen CMOS-Halbleiterbauelementes mit einem P-Topf 2 und einem N-Topf 3, die in einem Siliziumsubstrat 1 gebildet sind. In Fig. 1 sind gleichfalls ein NMOS-Transistor, der im P-Topf 2 ausge­ bildet ist, und ein PMOS-Transistor dargestellt, der im N-Topf 3 ausgebildet ist.

Der NMOS-Transistor weist eine Gate-Elektrode 6, die eine dünne Gate-Oxidschicht 5 in der Mitte des Substrates 1 eines aktiven Bereiches umfaßt, der durch eine dünne Feldoxidschicht 4 des P-Topfes 2 begrenzt ist, und einen N^--Störstellenbereich 7 auf. Ein Aufbau mit niedrig dotiertem Drain umfaßt den N^-- Störstellenbereich 7 und einen N⁺-Störstellenbereich 9, die beide jeweils zur Gate-Elektrode 6 selbst ausgerichtet sind, sowie Seitenwandabstandsstücke 8a.

Der PMOS-Transistor weist eine Gate-Elektrode 6, die eine dünne Gate-Oxidschicht 5 in der Mitte des Substrates 1 eines aktiven Bereiches umfaßt, der durch eine dünne Feldoxidschicht 4 des N-Topfes 3 begrenzt ist, und einen ⁺-Störstellenbereich 10 auf, der zum Seitenwandabstandsstück 8b oder Gate-Elektrode 6 selbst ausgerichtet ist.

Einer der P⁺-Störstellenbereiche 10 ist in einem Bereich ausgebildet, der von der dünnen Feldoxidschicht 4 des P-Topfes 2 begrenzt ist. Einer der N⁺-Störstellenbereiche 9 ist in der Nähe des Topfkontaktbereiches ausgebildet, der von der dünnen Feldoxidschicht 4 des N-Topfes 3 begrenzt ist.

Fig. 1 zeigt eine Stärke t2 des Gate-Seitenwandabstands­ stückes 8b des PMOS-Transistors, die größer als die Stärke t1 des Gate-Seitenwandabstandsstückes 8a des NMOS-Transistors ist. Das heißt, daß das Gate-Seitenwandabstandsstück 8a des NMOS- Transistors so ausgebildet ist, daß es eine andere Stärke als das Gate-Seitenwandabstandsstück 8b des PMOS-Transistors hat, um die verschiedenen Anschlußtiefen und Seitenstreuungen des N- Störstellenbereiches und des P-Störstellenbereiches zu kompen­ sieren.

Die Fig. 2A bis 2G zeigen in Querschnittsansichten eines Halbleiterbauelementes die verschiedenen Stufen des Verfahrens zum Bilden eines Aufbaus, der in Fig. 1 dargestellt ist.

Wie es in Fig. 2A dargestellt ist, beginnt das Verfahren zum Bilden des in Fig. 1 dargestellten und oben beschriebenen Aufbaus mit der Bildung des P-Topfes 2 und des N-Topfes 3, die jeweils eine Tiefe von 2 bis 7 µm haben. Jeder Topf weist eine maximale Störstellenkonzentration von 1×10¹⁶ bis 1×10¹⁷ Ionen /cm³ auf. Beide Töpfe werden über herkömmliche Verfahren zur Bildung von Doppelköpfen ausgebildet.

Danach wird eine dünne Feldoxidschicht 4 über ein herkömm­ liches örtliches Siliziumoxidationsverfahren LOCOS auf dem Substrat 1 ausgebildet, um die aktiven Bereiche der P- und N- Töpfe 2 und 3 jeweils zu bilden. Anschließend wird eine dünne Oxidschicht 5 mit einer Stärke von 5 nm bis 20 nm auf dem Substrat 1 über ein thermisches Oxidationsverfahren ausgebildet. Danach wird polykristallines Silizium 6, das mit Störstellen dotiert ist, auf der Oberfläche des Aufbaus niedergeschlagen, der sich aus dem vorhergehenden Verfahrensschritt ergibt. Das polykri­ stalline Silizium 6 und die dünne Oxidschicht 5 werden dann mit einem herkömmlichen fotolithografischen Verfahren gemustert, um in den aktiven Bereichen eine dünne Gate-Oxidschicht 5 und eine Gate-Elektrode 6 zu bilden.

Es sei darauf hingewiesen, daß die Gate-Elektrode 6 aus einem Verbund aus einer Metallsilicidschicht eines hitzebestän­ digen Metalls auf einer Polysiliziumschicht bestehen kann. Es kann auch ein Siliziumsubstrat als N-Topf oder P-Topf verwandt werden, das mit N- oder P-Störstellen dotiert ist. Die Konzen­ tration der Störstellen kann entweder vor oder nach dem Auf­ bringen der dünnen Gate-Oxidschicht 6 so gesteuert werden, daß sich die gewünschte Schwellenspannung der Transistoren ergibt.

Fig. 2B zeigt den Aufbau des Halbleiterbauelementes nach einigen folgenden Verfahrensschritten. Zunächst wird ein Foto­ lack 11 auf das Sübstrat 1 aufgebracht. Anschließend wird eine Öffnung 12 im Fotolack 11 gebildet. Die Stelle der Öffnung 12 entspricht dem aktiven Bereich des P-Topfes 2. Ein N^--Störstel­ lenbereich 7, der zur Gate-Elektrode 6 selbst ausgerichtet ist, wird in der Nahe der Oberfläche des Substrates 1 dadurch gebil­ det, daß zunächst N-Störstellen wie beispielsweise P oder As durch die Öffnung 12 in das Substrat 1 des P-Topfes 2 mit einer Dichte von 1×10¹³ bis 1×10¹⁴ Ionen / cm² bei 30 keV bis 60 keV implantiert werden und anschließend die implantierten Ionen aktiviert werden.

Fig. 2C zeigt das Gate-Seitenwandabstandsstück 8a. Das Gate-Seitenwandabstandsstück 8a wird dadurch erzeugt, daß zu­ nächst der Fotolack 11 entfernt wird, daß anschließend eine dünne Isolierschicht, beispielsweise eine chemisch aufgedampfte Oxidschicht oder eine Hochtemperaturoxidschicht gleichmäßig auf dem Substrat ausgebildet wird, und daß diese dünne Schicht anisotrop geätzt wird. Die dünne Schicht kann 50 nm bis 200 nm stark sein.

Danach wird ein Fotolack 11 auf den Aufbau geschichtet, der sich aus dem vorhergehenden Verfahrensschritt ergibt (Fig. 2D). Es werden Öffnungen 14 im Fotolack 13 über den Bereichen ausge­ bildet, die dem aktiven Bereich des P-Topfes 2 und dem Topfkon­ taktbereich des P-Topfes 3 entsprechen. Anschließend wird ein N⁺-Störstellenbereich 9 in der Nähe der freiliegenden Oberfläche des Substrates 1 dadurch gebildet, daß N-Störstellen, wie bei­ spielsweise As oder P durch die Öffnung 14 mit einer Dichte von 1×10¹⁵ bis 1×10¹⁶ Ionen / cm² bei 10 keV bis 50 keV implan­ tiert werden und anschließend die implantierten Störstellenionen aktiviert werden.

Fig. 2E zeigt die dünne Isolierschicht 15, die gleichmäßig auf dem Substrat 1 in einer Stärke von annähernd 50 nm bis 200 nm niedergeschlagen wird.

Wie es teilweise in Fig. 2F dargestellt ist, wird als nächstes ein Fotolack 16 auf die dünne Isolierschicht geschich­ tet und werden Öffnungen 17 im Fotolack 16 über den Bereichen ausgebildet, die dem aktiven Bereich des N-Topfes 3 und dem Topfkontaktbereich des P-Topfes 2 entsprechen. Als nächstes wird ein zweites Gate-Seitenwandabstandsstück 15a am ersten Gate- Seitenwandabstandsstück 8a des N-Topfes 3 dadurch gebildet, daß die dünne Isolierschicht 15 anisotrop geätzt wird. Es wird ein P⁺-Störstellenbereich 10 in der Nähe der freiliegenden Ober­ fläche des Substrates 1 dadurch gebildet, daß P⁺-Störstellen wie beispielsweise B oder BF₂ durch Öffnungen 17 mit einer Dichte von 1×10¹⁵ bis 1×10¹⁶ Ionen / cm² bei 10 bis 50 keV implantiert werden und anschließend die implantierten Störstel­ len aktiviert werden.

Die Abstandsstücke 8a und 15a bilden zusammen das Abstands­ stück 8b, das dicker als das Abstandsstück 8a des NMOS-Transi­ stors ist. Die Abstandsstücke 8b und das Gate 6 zwischen den Abstandsstücken 8b überdecken größere Flächenbereiche als die Abstandsstücke 8a und das Gate 6 zwischen den Abstandsstücken 8a.

Die Aktivierung der P⁺-Störstellen führt dazu, daß sich die beiden P⁺-Bereiche ausbreiten und den Kanal zwischen den Berei­ chen abklemmen. Da die P⁺-Bereiche weiter voneinander entfernt sind, was auf den Abstandsstücken 8b beruht, erzeugt die Aus­ breitung der P⁺-Bereiche einen Kanalbereich, dessen Länge annähernd gleich dem des Kanals zwischen den Abstandsstücken 8a ist, obwohl die P⁺ -Störstellen eine größere Diffusionsgeschwin­ digkeit haben. Mit diesem Verfahren wird daher die Kanallänge des PMOS-Transistors nicht unerwünscht verkürzt, wie es beim herkömmlichen Herstellungsverfahren zum Herstellen von NMOS- Transistoren mit niedrig dotiertem Drain der Fall ist.

Das CMOS-Herstellungsverfahren wird dadurch abgeschlossen, daß der Fotolack 16 entfernt wird, so daß ein NMOS-Transistor mit einem ersten Gate-Seitenwandabstandsstück 8a im P-Topf 2 und ein PMOS-Transistor mit einem ersten und einem zweiten Gate- Seitenwandabstandsstück 8a und 15a als Seitenwandabstandsstück 8b so ausgebildet sind, wie es in Fig. 2G dargestellt ist.

Die Fig. 3A bis 3F zeigen den Aufbau eines CMOS-Bauele­ mentes mit niedrig dotiertem Drain in den verschiedenen Stufen eines weiteren Ausführungsbeispiels des erfindungsgemäßen Ver­ fahrens zum Herstellen eines CMOS-Bauelementes. Die Bauteile, die Bauteilen in den Fig. 2A bis 2G entsprechen, sind mit den gleichen Bezugszeichen versehen.

Die Fig. 3A und 3B sind mit den Fig. 2A und 2B iden­ tisch und die zu den Fig. 3A und 3B gehörenden Verfahrens­ schritte werden nicht nochmals beschrieben.

Wie es in Fig. 3C dargestellt ist, wird nach Bildung des in Fig. 3B dargestellten Aufbaus der Fotolack 11 entfernt. Als nächstes wird eine dünne Isolierschicht 8 niedergeschlagen und wird ein Fotolack 13 auf die Oberfläche der dünnen Schicht 8 geschichtet. Danach wird eine Öffnung 14 ausgebildet. Die ersten Gate-Seitenwandabstandsstücke 8a werden nur an den Seitenwänden der Gate-Elektrode 6 des P-Topfes 2 durch anisotropes Ätzen der Isolierschicht 8 durch die Öffnung 14 ausgebildet. Nachdem die ersten Gate-Seitenwandabstandsstücke 8a ausgebildet sind, wird der N⁺-Störstellenbereich 9 dadurch gebildet, daß N⁺-Störstel­ lenionen durch die Öffnung 14 implantiert und anschließend die implantierten Störstellen aktiviert werden.

Danach wird der Fotolack 13 entfernt und wird eine zweite dünne Isolierschicht 15 niedergeschlagen, wie es in Fig. 3D dargestellt ist.

Fig. 3E zeigt den Aufbau des CMOS-Bauelementes nach der Ausführung weiterer Verfahrensschritte. Zunächst wird ein Foto­ lack 16 auf die zweite dünne Isolierschicht 15 geschichtet und werden Öffnungen 17 im Fotolack 16 ausgebildet. Anschließend wird ein zweites Gate-Seitenwandabstandsstück 8b an den Seiten­ wänden der Gate-Elektrode 6 des N-Topfes 3 durch anisotropes Ätzen der zweiten dünnen Isolierschicht 15 und der ersten dünnen Isolierschicht 8 durch die Öffnung 17 ausgebildet. Es sei darauf hingewiesen, daß das zweite Gate-Seitenwandabstandsstück 8b so ausgebildet wird, daß es dicker als das erste Gate-Seitenwand­ abstandsstück 8a ist. Der P⁺-Störstellenbereich 10 wird dadurch gebildet, daß P⁺-Störstellenionen implantiert und anschließend die implantierten Störstellen aktiviert werden.

Schließlich wird ein CMOS-Halbleiterbauelement mit Gate- Seitenwandabstandsstücken verschiedener Dicke erhalten, wie es in Fig. 3F dargestellt ist, indem der Fotolack 16 entfernt wird, nachdem die zweiten Gate-Seitenwandabstandsstücke 8b gebildet sind.

Die Gate-Seitenwandabstandsstücke 8a und 8b der PMOS- und der NMOS-Transistoren haben verschiedene Stärken. Wie es oben beschrieben wurde, wird dadurch die unterschiedliche Diffusions­ geschwindigkeit der N⁺- und der P⁺-Störstellen berücksichtigt. Die NMOS- und PMOS-Transistoren können daher weiter verkleinert werden, ohne den Aufbau der PMOS-Transistoren zu beeinträchti­ gen. Es sei darauf hingewiesen, daß bei der Bildung der Seiten­ wandabstandsstücke gemäß der Erfindung die Stärke zur Diffu­ sionsgeschwindigkeit von B und As korreliert werden muß. Da sich B schneller als As ausbreitet oder verteilt, müssen die Seiten­ wandabstandsstücke dick genug sein, um die stärkere Ausbreitung oder Verteilung von B zu kompensieren.

Claims (4)

1. MOS-Halbleiterbauelement mit Gruppen von Transistoren, die jeweils einen ersten Transistor auf einem ersten Silizium­ plättchenteil (2) mit einer ersten Gate-Elektrode, mit einer ersten Gruppe von Seitenwandabstandsstücken (8a), die jeweils neben einer Seitenwand der ersten Gate-Elektrode (6) angeordnet sind, und mit einem ersten Störstellenbereich (9), der zu jedem Seitenwandabstandsstück der ersten Gruppe von Seitenwandab­ standsstücken selbstausgerichtet ist, und einen zweiten Transi­ stor auf einem zweiten Siliziumplättchenteil (3) mit einer zweiten Gate-Elektrode, mit einer zweiten Gruppe von Seitenwand­ abstandsstücken (8b), die jeweils neben einer Seitenwand der zweiten Gateelektrode angeordnet sind, wobei die zweite Gruppe von Seitenwandabstandsstücken (8b) eine größere Stärke als die erste Gruppe von Seitenwandabstandsstücken (8a) hat, und mit einem zweiten Störstellenbereich (10) umfaßt, der zu jedem Ab­ standsstück der zweiten Gruppe von Seitenwandabstandsstücken (8b) selbstausgerichtet ist, dadurch gekennzeichnet, daß der Unterschied in der Stärke der zweiten Gruppe von Seitenwand­ abstandsstücken (8b) und der ersten Gruppe von Seitenwandabstands­ stücken (8a) proportional zum Unterschied zwischen der Diffu­ sionsgeschwindigkeit der Störstellen im ersten Störstellenbe­ reich (9) und der Diffusionsgeschwindigkeit der Störstellen im zweiten Störstellenbereich (10) ist.

2. MOS-Halbleiterbauelement nach Anspruch 1, dadurch ge­ kennzeichnet, daß der erste Transistor weiterhin einen dritten Störstellenbereich (7) aufweist, der zur ersten Gate-Elektrode selbstausgerichtet ist, wobei der dritte Störstellenbereich (7) eine Störstellenkonzentration hat, die niedriger als die des ersten Störstellenbereiches (9) ist.

3. Verfahren zum Herstellen eines MOS-Halbleiterbauelemen­ tes nach Anspruch 1, bei dem gleichzeitig die erste Gate-Elek­ trode des ersten Transistors und die zweite Gate-Elektrode des zweiten Transistors auf einem Halbleitersubstrat ausgebildet werden, die erste Gruppe von Seitenwandabstandsstücken dadurch ausgebildet wird, daß eine erste dünne Isolierschicht auf dem Halbleitersubstrat niedergeschlagen und anisotrop im Bereich des ersten Transistors geätzt wird, selektiv der erste Störstellen­ bereich des ersten Transistors in der Nähe der Oberfläche des Halbleitersubstrates ausgebildet wird, wobei der erste Stör­ stellenbereich sich zur ersten Gruppe der Seitenwandabstands­ stücke selbstausrichtet, und selektiv der zweite Störstellenbe­ reich des zweiten Transistors in der Nähe der Oberfläche des Halbleitersubstrates zur zweiten Gruppe der Seitenwandabstands­ stücke selbstausgerichtet ausgebildet wird, dadurch gekennzeich­ net, daß die zweite Gruppe von Seitenwandabstandsstücken (8b) an den Seitenwänden der Gateelektrode des zweiten Transistors dadurch ausgebildet wird, daß eine zweite dünne Isolierschicht (15) auf dem Halbleitersubstrat niedergeschlagen wird und die erste und die zweite dünne Isolierschicht (8, 15) im Bereich des zweiten Transistors anisotrop geätzt werden.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß ein dritter Störstellenbereich (7) gebildet wird, der zur ersten Gate-Elektrode selbstausgerichtet ist, wobei der erste Stör­ stellenbereich (9) eine höhere Störstellenkonzentration als der dritte Störstellenbereich (7) hat.