JPS63169758A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS63169758A JPS63169758A JP62002268A JP226887A JPS63169758A JP S63169758 A JPS63169758 A JP S63169758A JP 62002268 A JP62002268 A JP 62002268A JP 226887 A JP226887 A JP 226887A JP S63169758 A JPS63169758 A JP S63169758A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- capacitor
- oxide film
- semiconductor substrate
- space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 3
- 238000005566 electron beam evaporation Methods 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子に係り、１トランジスター１キ
ヤパシタで構成されるダイナミックメモリＣ以下Ｄ−Ｒ
ＡＭと称する）の構造に関するものである。
ヤパシタで構成されるダイナミックメモリＣ以下Ｄ−Ｒ
ＡＭと称する）の構造に関するものである。
１１２図は半導体素子として例えばｌトランジスター１
キヤパシタで構成されるＤ−ＲＡＭの断面刃である。同
図において、１は半導体基板、２ａお工び２ｂはＮ箋濃
度拡散層、３ａはゲート酸化膜、３ｂは分離酸化膜、４
ａはゲート多結晶硅素層、４ｂは埋め込み多結晶硅素層
である。
キヤパシタで構成されるＤ−ＲＡＭの断面刃である。同
図において、１は半導体基板、２ａお工び２ｂはＮ箋濃
度拡散層、３ａはゲート酸化膜、３ｂは分離酸化膜、４
ａはゲート多結晶硅素層、４ｂは埋め込み多結晶硅素層
である。
この工うな構成において、Ｎ高濃度拡散層２ａがＤ−Ｒ
ＡＭのピットライン、ゲート多結晶硅素層４ａがワード
ライン、埋め込入多結晶硅素層４ｂがスフイツクスをそ
れぞれ形成している。
ＡＭのピットライン、ゲート多結晶硅素層４ａがワード
ライン、埋め込入多結晶硅素層４ｂがスフイツクスをそ
れぞれ形成している。
従来の半導体素子は、以上のように構成されているので
、素子数の増加に伴い、活性領域が増大し、素子の高集
積化が制限されるという問題点があった。
、素子数の増加に伴い、活性領域が増大し、素子の高集
積化が制限されるという問題点があった。
この発明は、上記の工うな問題点を解消するためになさ
れ次もので、素子の高集積化ｆｔｗ能にした半導体素子
を提供すること全目的とする。
れ次もので、素子の高集積化ｆｔｗ能にした半導体素子
を提供すること全目的とする。
この発明に係る半導体素子は、キャパシタ内部にトラン
ジスタを形成したものである。
ジスタを形成したものである。
この発明における半導体素子は、キャパシタ内部にトラ
ンジスタを形成したことにより、半導体基板上のトラン
ジスタ形成領域にスペースが形成される。
ンジスタを形成したことにより、半導体基板上のトラン
ジスタ形成領域にスペースが形成される。
以下、図面を用いてこの発明の詳細な説明する。
＠１図はこの発明による半導体素子の一実施例を示す１
トランジスター１キヤパシタで構成されるＤ−ＲＡＭの
要部断面図であり、前述の図と同一部分には同一符号を
付しである。同図において、キャパシタ内には、埋め込
み酸化［３ｄが形成され、さらにこの酸化膜３ｄ上に単
結晶層５ｔ−ＭＢＥ（電子ビーム蒸Ｍ）法にエフ生成し
た後、この単結晶層Ｓ上にトランジスタが形成されてい
る。
トランジスター１キヤパシタで構成されるＤ−ＲＡＭの
要部断面図であり、前述の図と同一部分には同一符号を
付しである。同図において、キャパシタ内には、埋め込
み酸化［３ｄが形成され、さらにこの酸化膜３ｄ上に単
結晶層５ｔ−ＭＢＥ（電子ビーム蒸Ｍ）法にエフ生成し
た後、この単結晶層Ｓ上にトランジスタが形成されてい
る。
この工つな構成に工れば、キャパシタ内部にトランジス
タが形成されるので、半導体基板１上のトランジスタ形
成領域にスペースが形成され、この部分に同様にトラン
ジスタを内蔵し九キャパシタを形成することができる。
タが形成されるので、半導体基板１上のトランジスタ形
成領域にスペースが形成され、この部分に同様にトラン
ジスタを内蔵し九キャパシタを形成することができる。
なお、上記実施例では、トランジスタとしてＮチャネル
型を用いたが、Ｐチャネル型トランジスタを用いても前
述と同様の効果を奏することは言うまでもない。
型を用いたが、Ｐチャネル型トランジスタを用いても前
述と同様の効果を奏することは言うまでもない。
以上、説明した工うにこの発明に工れば、キャパシタの
内部にトランジスタを形成したので、素子の高集積化が
可能となるという極めて優れた効果が得られる。
内部にトランジスタを形成したので、素子の高集積化が
可能となるという極めて優れた効果が得られる。
第１図は本発明の一実施例にＬる半導体素子を示す断面
図、第２図は従来の１トランジスター１キヤパシタで構
成された半導体素子の断面図である。 １・・・・半導体基板、２ａ、２ｂ、２ｃ・・・・Ｎ高
濃度拡散層、３ａ・・・・ゲート酸化膜、３ｂ・・・・
キャパシタ酸化膜、３ｄ・・・・埋め込み酸化膜、４ａ
・・Φ・ゲート多結晶硅素層、４ｂ・・・−埋め込み多
結晶ｆｉ ’Ｘ ；１４−代 理 人 大
岩 増 雑纂１図 ５：４饋＾・を 第２図 手続補正書（自発） ２２発明の名称 半導体素子 ３、補正をする者 代表者志岐守哉 ４、代理人 クス」と補正する。
図、第２図は従来の１トランジスター１キヤパシタで構
成された半導体素子の断面図である。 １・・・・半導体基板、２ａ、２ｂ、２ｃ・・・・Ｎ高
濃度拡散層、３ａ・・・・ゲート酸化膜、３ｂ・・・・
キャパシタ酸化膜、３ｄ・・・・埋め込み酸化膜、４ａ
・・Φ・ゲート多結晶硅素層、４ｂ・・・−埋め込み多
結晶ｆｉ ’Ｘ ；１４−代 理 人 大
岩 増 雑纂１図 ５：４饋＾・を 第２図 手続補正書（自発） ２２発明の名称 半導体素子 ３、補正をする者 代表者志岐守哉 ４、代理人 クス」と補正する。
Claims (2)
- （１）半導体基板上に１トランジスタ−１キャパシタで
構成されるダイナミックメモリを有する半導体素子にお
いて、前記キャパシタ内部にトランジスタを配設したこ
とを特徴とする半導体素子。 - （２）前記キャパシタ内部のトランジスタをＮチャンネ
ル型またはＰチャンネル型としたことを特徴とする特許
請求の範囲第１項記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002268A JPS63169758A (ja) | 1987-01-08 | 1987-01-08 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002268A JPS63169758A (ja) | 1987-01-08 | 1987-01-08 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169758A true JPS63169758A (ja) | 1988-07-13 |
Family
ID=11524624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002268A Pending JPS63169758A (ja) | 1987-01-08 | 1987-01-08 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004844A (en) * | 1994-11-15 | 1999-12-21 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs |
-
1987
- 1987-01-08 JP JP62002268A patent/JPS63169758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004844A (en) * | 1994-11-15 | 1999-12-21 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4319263A (en) | Double level polysilicon series transistor devices | |
| JPS63169758A (ja) | 半導体素子 | |
| KR970022464A (ko) | Cmos박막반도체장치 및 그 제조방법 | |
| JPS5892254A (ja) | 半導体装置 | |
| KR910010714A (ko) | 메모리 집적회로 및 그 제조공정 | |
| JPH02168673A (ja) | Ｍｉｓトランジスタ | |
| JP4517410B2 (ja) | 半導体装置 | |
| JPH01164062A (ja) | 半導体装置の製造方法 | |
| JPS63237462A (ja) | スタテイツク型半導体記憶装置およびその製造方法 | |
| JPH0341479Y2 (ja) | ||
| JPH0656878B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH0474472A (ja) | 半導体製造方法 | |
| KR960006011A (ko) | 디램(dram) 단위 셀 구조 및 그 제조방법 | |
| JPH02211669A (ja) | 半導体装置の製造方法 | |
| JPS62134964A (ja) | 半導体装置 | |
| JPS62247561A (ja) | 半導体記憶装置の製造方法 | |
| JPH02148761A (ja) | 半導体装置 | |
| JPS63318749A (ja) | 半導体集積回路装置 | |
| KR970003964A (ko) | 모스 (mos) 트랜지스터 제조 방법 | |
| JPS62183537A (ja) | 半導体装置 | |
| JPS61265861A (ja) | 半導体記憶装置 | |
| KR880013165A (ko) | 반도체 메모리장치 및 제조방법 | |
| JPS55108749A (en) | Manufacturing method of semiconductor device | |
| JPS5817675A (ja) | Ｍｏｓ型半導体装置 | |
| KR960019603A (ko) | 박막 트랜지스터의 제조방법 |