JPH07288287A - Ｔｆｔ負荷型ｓｒａｍ - Google Patents
Ｔｆｔ負荷型ｓｒａｍInfo
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- JPH07288287A JPH07288287A JP6103429A JP10342994A JPH07288287A JP H07288287 A JPH07288287 A JP H07288287A JP 6103429 A JP6103429 A JP 6103429A JP 10342994 A JP10342994 A JP 10342994A JP H07288287 A JPH07288287 A JP H07288287A
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Abstract
(57)【要約】
【目的】 本発明は、ＴＦＴのＯＦＦ時のリーク電流
（即ち、スタンバイ電流）を低減できるようなＴＦＴ負
荷型ＳＲＡＭを提供する。 【構成】 本発明に係るＴＦＴ負荷型ＳＲＡＭは、一方
のＴＦＴのゲート層１２及び他方のＴＦＴのチャンネル
層１４のドレイン領域の双方を覆うように形成されたコ
ンタクト電極層１６と、チャンネル層とコンタクト電極
層との間に形成された層間酸化膜２０とを備えている。
コンタクト部２４は、ゲート層とチャンネル層との間に
介在するゲート酸化膜１２を貫通してゲート層と導通す
る第１コンタクト部２６と、層間酸化膜を貫通して第１
コンタクト部及びドレイン領域の双方に接続し、双方を
コンタクト電極層に導通する第２コンタクト部２８とか
らなる単一のコンタクト部で形成されている。パターン
上で、コンタクト部は電源ライン２２に接近して配置さ
れ、かつ第２コンタクト部のドレイン領域接続部が第１
コンタクト部に対し電源ラインとは反対側に形成されて
いる。
（即ち、スタンバイ電流）を低減できるようなＴＦＴ負
荷型ＳＲＡＭを提供する。 【構成】 本発明に係るＴＦＴ負荷型ＳＲＡＭは、一方
のＴＦＴのゲート層１２及び他方のＴＦＴのチャンネル
層１４のドレイン領域の双方を覆うように形成されたコ
ンタクト電極層１６と、チャンネル層とコンタクト電極
層との間に形成された層間酸化膜２０とを備えている。
コンタクト部２４は、ゲート層とチャンネル層との間に
介在するゲート酸化膜１２を貫通してゲート層と導通す
る第１コンタクト部２６と、層間酸化膜を貫通して第１
コンタクト部及びドレイン領域の双方に接続し、双方を
コンタクト電極層に導通する第２コンタクト部２８とか
らなる単一のコンタクト部で形成されている。パターン
上で、コンタクト部は電源ライン２２に接近して配置さ
れ、かつ第２コンタクト部のドレイン領域接続部が第１
コンタクト部に対し電源ラインとは反対側に形成されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ負荷型ＳＲＡＭ
に関し、更に詳細にはＴＦＴのＯＦＦ時のリーク電流、
即ちスタンバイ電流が小さいＴＦＴ負荷型ＳＲＡＭに関
するものである。
に関し、更に詳細にはＴＦＴのＯＦＦ時のリーク電流、
即ちスタンバイ電流が小さいＴＦＴ負荷型ＳＲＡＭに関
するものである。
【０００２】
【従来の技術】従来のＴＦＴ負荷型ＳＲＡＭは、ＴＦＴ
のＯＦＦ時のリーク電流、即ちスタンバイ電流が比較的
大きく、そのためＴＦＴ特性の向上が難しかった。ＴＦ
ＴのＯＦＦ時のリーク電流を低減させるためには、ＴＦ
Ｔ負荷型ＳＲＡＭのメモリーセル・パターンにおいてチ
ャンネル長が長く、またチャンネル層が薄い方が好まし
い。
のＯＦＦ時のリーク電流、即ちスタンバイ電流が比較的
大きく、そのためＴＦＴ特性の向上が難しかった。ＴＦ
ＴのＯＦＦ時のリーク電流を低減させるためには、ＴＦ
Ｔ負荷型ＳＲＡＭのメモリーセル・パターンにおいてチ
ャンネル長が長く、またチャンネル層が薄い方が好まし
い。
【０００３】しかし、従来のＴＦＴ負荷型ＳＲＡＭのパ
ターンでは、図５から図７を参照して次に説明するよう
に、チャンネル長を長くできない。図５は図６に示すＴ
ＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲＡＭ）
のメモリーセル回路図の内の太線部分のみのパターンを
示し、図７は図５の矢視III −III での模式的断面図で
ある。駆動トランジスタ及びトランスファ・トランジス
タを含むセル部分は、基板内に形成されている。先ず、
第１には、従来のＴＦＴ負荷型ＳＲＡＭでは、図５及び
７に示すように、一方のＴＦＴのゲート層（ポリシリコ
ン層）７０と他方のＴＦＴのチャンネル層（ポリシリコ
ン層）７２のドレイン領域とは、ゲート層７０とチャン
ネル層７２との間に介在するゲート酸化層７４を貫通す
るコンタクト部７６によって導通している。一方、一の
メモリーセルと隣接する別のメモリーセルとの間にはチ
ャンネルポリシリコン層７２と同一の成膜工程で一体的
に形成されたＶDDライン７８が存在している。かかる電
源ラインの形成方法では、ディザンルールに従いチャン
ネル層７２の縁部とＶDDライン７８との間には所定の間
隔を設ける必要があることから、コンタクト部７６とＶ
DDライン７８との間のスペースが必然的に広くなり、そ
の結果、パターン・レイアウトが制約され、ＴＦＴのチ
ャンネル長を長く出来ない。尚、図７中、８０は基板、
８２は下層酸化膜を示す。
ターンでは、図５から図７を参照して次に説明するよう
に、チャンネル長を長くできない。図５は図６に示すＴ
ＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲＡＭ）
のメモリーセル回路図の内の太線部分のみのパターンを
示し、図７は図５の矢視III −III での模式的断面図で
ある。駆動トランジスタ及びトランスファ・トランジス
タを含むセル部分は、基板内に形成されている。先ず、
第１には、従来のＴＦＴ負荷型ＳＲＡＭでは、図５及び
７に示すように、一方のＴＦＴのゲート層（ポリシリコ
ン層）７０と他方のＴＦＴのチャンネル層（ポリシリコ
ン層）７２のドレイン領域とは、ゲート層７０とチャン
ネル層７２との間に介在するゲート酸化層７４を貫通す
るコンタクト部７６によって導通している。一方、一の
メモリーセルと隣接する別のメモリーセルとの間にはチ
ャンネルポリシリコン層７２と同一の成膜工程で一体的
に形成されたＶDDライン７８が存在している。かかる電
源ラインの形成方法では、ディザンルールに従いチャン
ネル層７２の縁部とＶDDライン７８との間には所定の間
隔を設ける必要があることから、コンタクト部７６とＶ
DDライン７８との間のスペースが必然的に広くなり、そ
の結果、パターン・レイアウトが制約され、ＴＦＴのチ
ャンネル長を長く出来ない。尚、図７中、８０は基板、
８２は下層酸化膜を示す。
【０００４】第２には、従来のＴＦＴ負荷型ＳＲＡＭの
パターンでは、ＶDDラインとチャンネル層とが同一の成
膜工程で一体的に形成されているので、チャンネル層を
薄くすると、ＶDDラインの電気抵抗が増大するために、
或る程度以上にはチャンネル層を薄くするできない。
パターンでは、ＶDDラインとチャンネル層とが同一の成
膜工程で一体的に形成されているので、チャンネル層を
薄くすると、ＶDDラインの電気抵抗が増大するために、
或る程度以上にはチャンネル層を薄くするできない。
【０００５】
【発明が解決しようとする課題】以上の問題に鑑み、本
発明は、ＴＦＴのＯＦＦ時のリーク電流（即ち、スタン
バイ電流）を低減できるようなＴＦＴ負荷型ＳＲＡＭを
提供することである。
発明は、ＴＦＴのＯＦＦ時のリーク電流（即ち、スタン
バイ電流）を低減できるようなＴＦＴ負荷型ＳＲＡＭを
提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＴＦＴ負荷型ＳＲＡＭは、ｐチャンネ
ル型ＴＦＴを負荷に用い、かつＴＦＴのゲート層とチャ
ンネル層とを導通するコンタクト部に対向して電源ライ
ンを配置したパターンを有するＴＦＴ負荷型ＳＲＡＭに
おいて、一方のＴＦＴのゲート層及び他方のＴＦＴのチ
ャンネル層のドレイン領域の双方を覆うように形成され
たコンタクト電極層と、チャンネル層とコンタクト電極
層との間に形成された層間酸化膜とを備え、コンタクト
部が、ゲート層とチャンネル層との間に介在するゲート
酸化膜を貫通してゲート層と導通する第１コンタクト部
と、層間酸化膜を貫通して第１コンタクト部及びドレイ
ン領域の双方に接続し、双方をコンタクト電極層に導通
する第２コンタクト部とからなる単一のコンタクト部で
形成され、パターン上で、コンタクト部が電源ラインに
接近し、かつ第２コンタクト部のドレイン領域接続部が
第１コンタクト部に対し電源ラインとは反対側に配置さ
れていることを特徴としている。
に、本発明に係るＴＦＴ負荷型ＳＲＡＭは、ｐチャンネ
ル型ＴＦＴを負荷に用い、かつＴＦＴのゲート層とチャ
ンネル層とを導通するコンタクト部に対向して電源ライ
ンを配置したパターンを有するＴＦＴ負荷型ＳＲＡＭに
おいて、一方のＴＦＴのゲート層及び他方のＴＦＴのチ
ャンネル層のドレイン領域の双方を覆うように形成され
たコンタクト電極層と、チャンネル層とコンタクト電極
層との間に形成された層間酸化膜とを備え、コンタクト
部が、ゲート層とチャンネル層との間に介在するゲート
酸化膜を貫通してゲート層と導通する第１コンタクト部
と、層間酸化膜を貫通して第１コンタクト部及びドレイ
ン領域の双方に接続し、双方をコンタクト電極層に導通
する第２コンタクト部とからなる単一のコンタクト部で
形成され、パターン上で、コンタクト部が電源ラインに
接近し、かつ第２コンタクト部のドレイン領域接続部が
第１コンタクト部に対し電源ラインとは反対側に配置さ
れていることを特徴としている。
【０００７】本発明のＴＦＴ負荷型ＳＲＡＭでは、平面
的に見て同一メモリーセル内で２個のＴＦＴがセルの中
心点に関し点対称（回転対称）に配置されている。本発
明のコンタクト部は、いわゆるシェアード・コンタクト
の形式で形成されるものであって、好適には、ゲート層
とチャンネル層との間に介在するゲート酸化膜を貫通し
てゲート層を導通する第１コンタクト部と、層間酸化膜
を貫通して第１コンタクト部及びドレイン領域の双方を
コンタクト電極層に導通する第２コンタクト部とが、上
下２段構造になっている。
的に見て同一メモリーセル内で２個のＴＦＴがセルの中
心点に関し点対称（回転対称）に配置されている。本発
明のコンタクト部は、いわゆるシェアード・コンタクト
の形式で形成されるものであって、好適には、ゲート層
とチャンネル層との間に介在するゲート酸化膜を貫通し
てゲート層を導通する第１コンタクト部と、層間酸化膜
を貫通して第１コンタクト部及びドレイン領域の双方を
コンタクト電極層に導通する第２コンタクト部とが、上
下２段構造になっている。
【０００８】本発明の好適な実施態様では、ゲート層、
チャンネル層及びコンタクト電極層がポリシリコン層で
構成されていることを特徴としている。
チャンネル層及びコンタクト電極層がポリシリコン層で
構成されていることを特徴としている。
【０００９】本発明に係る別のＴＦＴ負荷型ＳＲＡＭ
は、ｐチャンネル型ＴＦＴを負荷に用い、ＴＦＴのゲー
ト層とチャンネル層とのコンタクト部に対向して電源ラ
インを配置したパターンを有するＴＦＴ負荷型ＳＲＡＭ
において、パターン上で、一のメモリーセルのＴＦＴの
チャンネル層のソース領域と一のメモリーセルに隣接す
るメモリーセルのＴＦＴのチャンネル層のソース領域と
は、両ソース領域間に双方を電気的に接続させる接続部
を備えて、接続部に関し対称に配置され電源ラインは、
チャンネル層とは別の成膜工程で形成されて接続部の上
を通るように配置され、かつ層間酸化膜を貫通する電源
コンタクト部により接続部に導通し、コンタクト部が前
記電源ラインに接近して配置されていることを特徴とし
ている。
は、ｐチャンネル型ＴＦＴを負荷に用い、ＴＦＴのゲー
ト層とチャンネル層とのコンタクト部に対向して電源ラ
インを配置したパターンを有するＴＦＴ負荷型ＳＲＡＭ
において、パターン上で、一のメモリーセルのＴＦＴの
チャンネル層のソース領域と一のメモリーセルに隣接す
るメモリーセルのＴＦＴのチャンネル層のソース領域と
は、両ソース領域間に双方を電気的に接続させる接続部
を備えて、接続部に関し対称に配置され電源ラインは、
チャンネル層とは別の成膜工程で形成されて接続部の上
を通るように配置され、かつ層間酸化膜を貫通する電源
コンタクト部により接続部に導通し、コンタクト部が前
記電源ラインに接近して配置されていることを特徴とし
ている。
【００１０】本発明のＴＦＴ負荷型ＳＲＡＭでは、平面
的に見て、一のメモリーセルのＴＦＴは、隣接するメモ
リーセルのＴＦＴに対して電源ラインを対称軸とする線
対称の配置になっており、更に同一メモリーセル内にお
いて２個のＴＦＴはセルの中心に関し点対称（回転対
称）に配置されている。
的に見て、一のメモリーセルのＴＦＴは、隣接するメモ
リーセルのＴＦＴに対して電源ラインを対称軸とする線
対称の配置になっており、更に同一メモリーセル内にお
いて２個のＴＦＴはセルの中心に関し点対称（回転対
称）に配置されている。
【００１１】本発明の好適な実施態様では、ゲート層、
チャンネル層及び電源ラインがポリシリコン層で構成さ
れていることを特徴としている。
チャンネル層及び電源ラインがポリシリコン層で構成さ
れていることを特徴としている。
【００１２】
【作用】請求項１の発明では、第１コンタクト部と第２
コンタクト部とコンタクト電極層とからなるシェアード
・コンタクト形式でコンタクト部を形成し、本発明で規
定した特定のパターンで各要素を配置することにより、
従来のＴＦＴ負荷型ＳＲＡＭに適用したデザインルール
に従いチャンネル層のドレイン領域と電源ラインとの間
隔を維持しつつコンタクト部を電源ラインに接近させる
ことができる。これにより、同じ寸法のメモリーセルを
採用した場合でも、従来のＴＦＴ負荷型ＳＲＡＭに比べ
て、チャンネル長を長くすることができるので、ＴＦＴ
のリーク電流が小さくなる。
コンタクト部とコンタクト電極層とからなるシェアード
・コンタクト形式でコンタクト部を形成し、本発明で規
定した特定のパターンで各要素を配置することにより、
従来のＴＦＴ負荷型ＳＲＡＭに適用したデザインルール
に従いチャンネル層のドレイン領域と電源ラインとの間
隔を維持しつつコンタクト部を電源ラインに接近させる
ことができる。これにより、同じ寸法のメモリーセルを
採用した場合でも、従来のＴＦＴ負荷型ＳＲＡＭに比べ
て、チャンネル長を長くすることができるので、ＴＦＴ
のリーク電流が小さくなる。
【００１３】請求項３の発明では、チャンネル層とは別
個に形成した電源ライン層を備えることにより、従来の
ＴＦＴ負荷型ＳＲＡＭに適用したデザインルールを適用
する必要がなくなるので、チャンネル層と電源ラインと
の間隔を小さくできる。よって、同じ寸法のメモリーセ
ルを採用した場合でも、コンタクト部を電源ラインに接
近させることにより、従来のＴＦＴ負荷型ＳＲＡＭに比
べて、チャンネル長を長くすることができる。また、電
源ラインとは別個にチャンネル層の厚さを設定できるの
で、チャンネル層を薄くすることができる。以上のよう
に、本発明では、チャンネル長を長くし、しかもチャン
ネル層の膜厚を薄く出来るので、従来のＴＦＴ負荷型Ｓ
ＲＡＭに比べて、ＴＦＴのリーク電流が著しく小さくな
る。
個に形成した電源ライン層を備えることにより、従来の
ＴＦＴ負荷型ＳＲＡＭに適用したデザインルールを適用
する必要がなくなるので、チャンネル層と電源ラインと
の間隔を小さくできる。よって、同じ寸法のメモリーセ
ルを採用した場合でも、コンタクト部を電源ラインに接
近させることにより、従来のＴＦＴ負荷型ＳＲＡＭに比
べて、チャンネル長を長くすることができる。また、電
源ラインとは別個にチャンネル層の厚さを設定できるの
で、チャンネル層を薄くすることができる。以上のよう
に、本発明では、チャンネル長を長くし、しかもチャン
ネル層の膜厚を薄く出来るので、従来のＴＦＴ負荷型Ｓ
ＲＡＭに比べて、ＴＦＴのリーク電流が著しく小さくな
る。
【００１４】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。実施例１ 図１は、請求項１の発明に係るＴＦＴ負荷型ＳＲＡＭの
実施例１のメモリーセル・パターンであって、図６に示
したＴＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲ
ＡＭ）のメモリーセル回路図の太線部分のパターンであ
る。図２は図１のメモリーセル・パターンの矢視Ｉ−Ｉ
での断面図である。
本発明をより詳細に説明する。実施例１ 図１は、請求項１の発明に係るＴＦＴ負荷型ＳＲＡＭの
実施例１のメモリーセル・パターンであって、図６に示
したＴＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲ
ＡＭ）のメモリーセル回路図の太線部分のパターンであ
る。図２は図１のメモリーセル・パターンの矢視Ｉ−Ｉ
での断面図である。
【００１５】本実施例のＴＦＴ負荷型ＳＲＡＭは、メモ
リーセル内に図６の太線部分の回路に相当する２個のｐ
チャンネル型ＴＦＴを備え、各ＴＦＴは、第１ポリシリ
コン層からなるゲート層１２と、同じく第２ポリシリコ
ン層からなるチャンネル層１４と、第３ポリシリコン層
からなるコンタクト電極層１６とを備えている。一のメ
モリーセル内において、２個のＴＦＴはセルの中心に関
し点対称（回転対称）に配置されている。ゲート層１２
とチャンネル層１４との間には、第１酸化膜（ゲート酸
化膜）１８が介在し、チャンネル層１４とコンタクト電
極層１６との間には、第２酸化膜（層間酸化膜）２０が
介在している。また、ＶDDライン２２は同一の成膜工程
によりチャンネル層１４と一体的に形成されている。
リーセル内に図６の太線部分の回路に相当する２個のｐ
チャンネル型ＴＦＴを備え、各ＴＦＴは、第１ポリシリ
コン層からなるゲート層１２と、同じく第２ポリシリコ
ン層からなるチャンネル層１４と、第３ポリシリコン層
からなるコンタクト電極層１６とを備えている。一のメ
モリーセル内において、２個のＴＦＴはセルの中心に関
し点対称（回転対称）に配置されている。ゲート層１２
とチャンネル層１４との間には、第１酸化膜（ゲート酸
化膜）１８が介在し、チャンネル層１４とコンタクト電
極層１６との間には、第２酸化膜（層間酸化膜）２０が
介在している。また、ＶDDライン２２は同一の成膜工程
によりチャンネル層１４と一体的に形成されている。
【００１６】ゲート層１２とチャンネル層１４とは、単
一のコンタクト部２４とコンタクト電極層１６とを介し
て導通するいわゆるシェアード・コンタクト形式で接続
されている。コンタクト部２４は、第１酸化膜１８を貫
通する第１コンタクト部２６と、第２酸化膜２０を貫通
する第２コンタクト部２８とから構成されている。第２
コンタクト部２８は、チャンネル層１４のドレイン領域
から第２酸化膜２０を貫通してコンタクト電極層１６に
導通するドレイン領域接続部２９と第１コンタクト部２
６の延長部とからなり、それらが一体的に形成されてい
る。換言すれば、コンタクト部２４は、第１コンタクト
部２６と、第２コンタクト部２８との上下２段構造にな
っている。メモリーセル・パターン上で、コンタクト部
２４がＶDDライン２２に接近して配置され、かつ第２コ
ンタクト部２８のドレイン領域接続部２９が第１コンタ
クト部２６の延長部に対しＶDDライン２２とは反対側に
配置されており、チャンネル層１４のドレイン領域端
は、第２コンタクト部２８のドレイン領域接続部２９の
位置に位置している。第２コンタクト部２８のドレイン
領域接続部２９の構造から言って、第２コンタクト部２
８のドレイン領域接続部２９を越えてチャンネル層１４
をＶDDライン２２に接近させる必要はない。よって、本
実施例では、コンタクト部２４自体をＶDDライン２２に
接近させても、図５に示す従来のＴＦＴ負荷型ＳＲＡＭ
に適用したデザインルールによる間隔をチャンネル層１
４とＶDDライン２６との間に確保でき、図１に示すチャ
ンネル長が確保できる。尚、図２中、３０は駆動トラン
ジスタ及びトランスファ・トランジスタを含むセル部分
が形成された基板、３２は下層酸化膜である。
一のコンタクト部２４とコンタクト電極層１６とを介し
て導通するいわゆるシェアード・コンタクト形式で接続
されている。コンタクト部２４は、第１酸化膜１８を貫
通する第１コンタクト部２６と、第２酸化膜２０を貫通
する第２コンタクト部２８とから構成されている。第２
コンタクト部２８は、チャンネル層１４のドレイン領域
から第２酸化膜２０を貫通してコンタクト電極層１６に
導通するドレイン領域接続部２９と第１コンタクト部２
６の延長部とからなり、それらが一体的に形成されてい
る。換言すれば、コンタクト部２４は、第１コンタクト
部２６と、第２コンタクト部２８との上下２段構造にな
っている。メモリーセル・パターン上で、コンタクト部
２４がＶDDライン２２に接近して配置され、かつ第２コ
ンタクト部２８のドレイン領域接続部２９が第１コンタ
クト部２６の延長部に対しＶDDライン２２とは反対側に
配置されており、チャンネル層１４のドレイン領域端
は、第２コンタクト部２８のドレイン領域接続部２９の
位置に位置している。第２コンタクト部２８のドレイン
領域接続部２９の構造から言って、第２コンタクト部２
８のドレイン領域接続部２９を越えてチャンネル層１４
をＶDDライン２２に接近させる必要はない。よって、本
実施例では、コンタクト部２４自体をＶDDライン２２に
接近させても、図５に示す従来のＴＦＴ負荷型ＳＲＡＭ
に適用したデザインルールによる間隔をチャンネル層１
４とＶDDライン２６との間に確保でき、図１に示すチャ
ンネル長が確保できる。尚、図２中、３０は駆動トラン
ジスタ及びトランスファ・トランジスタを含むセル部分
が形成された基板、３２は下層酸化膜である。
【００１７】図１及び図２を参照して、本実施例のＴＦ
Ｔ部分の製作方法を以下に説明する。 （１）ＣＶＤ法により膜厚５０nmのポリシリコン層を下
層酸化膜３２上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用して、
パターニングし、ゲート層１２を形成する。 （２）ＣＶＤ法により膜厚４０nmの第１酸化層（SiO
2層）１８をゲート層１２上に形成する。 （３）ホトリソグラフィ法と反応性イオンエッチングを
適用して、コンタクトホールを第１酸化層１８に設け、
第１コンタクト部２６を形成する。 （４）ＣＶＤ法により膜厚１０nmのポリシリコン層を第
１酸化層１８上に形成し、しきい値電圧を調整するため
不純物としてボロンを１０12のオーダーのドーズ量でイ
オン注入する。次いで、ホトリソグラフィ法と反応性イ
オンエッチングを適用して、パターニングし、チャンネ
ル層１４を形成する。
Ｔ部分の製作方法を以下に説明する。 （１）ＣＶＤ法により膜厚５０nmのポリシリコン層を下
層酸化膜３２上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用して、
パターニングし、ゲート層１２を形成する。 （２）ＣＶＤ法により膜厚４０nmの第１酸化層（SiO
2層）１８をゲート層１２上に形成する。 （３）ホトリソグラフィ法と反応性イオンエッチングを
適用して、コンタクトホールを第１酸化層１８に設け、
第１コンタクト部２６を形成する。 （４）ＣＶＤ法により膜厚１０nmのポリシリコン層を第
１酸化層１８上に形成し、しきい値電圧を調整するため
不純物としてボロンを１０12のオーダーのドーズ量でイ
オン注入する。次いで、ホトリソグラフィ法と反応性イ
オンエッチングを適用して、パターニングし、チャンネ
ル層１４を形成する。
【００１８】（５）ホトリソグラフィ法とイオン注入法
を適用して、チャンネル層１４に不純物としてボロンを
１０14のオーダーのドーズ量でイオン注入し、ソース領
域及びドレイン領域を形成する。 （６）ＣＶＤ法により膜厚５０nmの第２酸化層（SiO
2層）２０をチャンネル層１４上に形成する。 （７）ホトリソグラフィ法と反応性イオンエッチングを
適用して、コンタクトホールを第２酸化層２０に設け、
シェアード・コンタクトを構成する第２コンタクト部２
８を形成し、第１コンタクト部２６と結合してコンタク
ト部２４とする。 （８）ＣＶＤ法により膜厚５０nmのポリシリコン層を第
２酸化層２０上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用して、
パターニングし、コンタクト電極層１６を形成する。
を適用して、チャンネル層１４に不純物としてボロンを
１０14のオーダーのドーズ量でイオン注入し、ソース領
域及びドレイン領域を形成する。 （６）ＣＶＤ法により膜厚５０nmの第２酸化層（SiO
2層）２０をチャンネル層１４上に形成する。 （７）ホトリソグラフィ法と反応性イオンエッチングを
適用して、コンタクトホールを第２酸化層２０に設け、
シェアード・コンタクトを構成する第２コンタクト部２
８を形成し、第１コンタクト部２６と結合してコンタク
ト部２４とする。 （８）ＣＶＤ法により膜厚５０nmのポリシリコン層を第
２酸化層２０上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用して、
パターニングし、コンタクト電極層１６を形成する。
【００１９】本実施例では、上述のように特定したコン
タクト部２４の構成とメモリーセル・パターンにより、
図５に示す従来のＴＦＴ負荷型ＳＲＡＭの場合と同じデ
ザインルールに従いチャンネル層１４のドレイン領域と
ＶDDライン２０との間隔を維持しつつコンタクト部２４
をＶDDライン２０に接近させることができる。よって、
同一寸法のメモリーセルを採用した場合でも、従来のＴ
ＦＴ負荷型ＳＲＡＭに比べてチャンネル長さを長くでき
る。
タクト部２４の構成とメモリーセル・パターンにより、
図５に示す従来のＴＦＴ負荷型ＳＲＡＭの場合と同じデ
ザインルールに従いチャンネル層１４のドレイン領域と
ＶDDライン２０との間隔を維持しつつコンタクト部２４
をＶDDライン２０に接近させることができる。よって、
同一寸法のメモリーセルを採用した場合でも、従来のＴ
ＦＴ負荷型ＳＲＡＭに比べてチャンネル長さを長くでき
る。
【００２０】実施例２ 図３は、請求項２の発明に係るＴＦＴ負荷型ＳＲＡＭの
一実施例のメモリーセル・パターンであって、図６に示
したＴＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲ
ＡＭ）のメモリーセル回路図の太線部分のパターンであ
る。図４は図３のメモリーセル・パターンの矢視II−II
での断面図である。本実施例のＴＦＴ負荷型ＳＲＡＭ
は、メモリーセル４０内に図６の太線部分の回路に相当
する２個のｐチャンネル型ＴＦＴを備え、一のメモリー
セル４０のＴＦＴは、隣接するメモリーセル４１のＴＦ
Ｔに対してＶDDライン５２の中心を対称軸として線対称
の配置になっている。
一実施例のメモリーセル・パターンであって、図６に示
したＴＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲ
ＡＭ）のメモリーセル回路図の太線部分のパターンであ
る。図４は図３のメモリーセル・パターンの矢視II−II
での断面図である。本実施例のＴＦＴ負荷型ＳＲＡＭ
は、メモリーセル４０内に図６の太線部分の回路に相当
する２個のｐチャンネル型ＴＦＴを備え、一のメモリー
セル４０のＴＦＴは、隣接するメモリーセル４１のＴＦ
Ｔに対してＶDDライン５２の中心を対称軸として線対称
の配置になっている。
【００２１】各ＴＦＴは、第１ポリシリコン層からなる
ゲート層４２と、第２ポリシリコン層からなるチャンネ
ル層４４とを備え、同一メモリーセル内では、２個のＴ
ＦＴはセルの中心に関し点対称（回転対称）に配置され
ている。また、メモリーセル４０のＴＦＴのチャンネル
層４４のソース領域とメモリーセル４０に隣接するメモ
リーセル４１のＴＦＴのチャンネル層４４のソース領域
とは、接続部４６により相互に電気的に接続されてい
る。一方のＴＦＴのゲート層４２と他方のＴＦＴのチャ
ンネル層４４との間には、第１酸化膜（ゲート酸化膜）
４８が介在し、接続部４６上には第２酸化膜（層間酸化
膜）５０を介在させて第３ポリシリコン層からなるＶDD
ライン５２が形成されている。
ゲート層４２と、第２ポリシリコン層からなるチャンネ
ル層４４とを備え、同一メモリーセル内では、２個のＴ
ＦＴはセルの中心に関し点対称（回転対称）に配置され
ている。また、メモリーセル４０のＴＦＴのチャンネル
層４４のソース領域とメモリーセル４０に隣接するメモ
リーセル４１のＴＦＴのチャンネル層４４のソース領域
とは、接続部４６により相互に電気的に接続されてい
る。一方のＴＦＴのゲート層４２と他方のＴＦＴのチャ
ンネル層４４との間には、第１酸化膜（ゲート酸化膜）
４８が介在し、接続部４６上には第２酸化膜（層間酸化
膜）５０を介在させて第３ポリシリコン層からなるＶDD
ライン５２が形成されている。
【００２２】一方のＴＦＴのゲート層４２と他方のＴＦ
Ｔのチャンネル層４４とは、コンタクト部５４を介して
導通し、接続部４６とＶDDライン５２とは、別のコンタ
クト部、電源コンタクト部５６を介して導通している。
メモリーセル４０のチャンネル層４２とメモリーセル４
０に隣接するメモリーセル４１のチャンネル層とは、相
互に接近し、かつ双方ともＶDDライン５２に接近した位
置に配置されている。これにより、本実施例では、図３
に示すチャンネル長が確保されている。尚、図２中、５
８は駆動トランジスタ及びトランスファ・トランジスタ
を含むセル部分が形成された基板、６０は下層酸化膜で
ある。
Ｔのチャンネル層４４とは、コンタクト部５４を介して
導通し、接続部４６とＶDDライン５２とは、別のコンタ
クト部、電源コンタクト部５６を介して導通している。
メモリーセル４０のチャンネル層４２とメモリーセル４
０に隣接するメモリーセル４１のチャンネル層とは、相
互に接近し、かつ双方ともＶDDライン５２に接近した位
置に配置されている。これにより、本実施例では、図３
に示すチャンネル長が確保されている。尚、図２中、５
８は駆動トランジスタ及びトランスファ・トランジスタ
を含むセル部分が形成された基板、６０は下層酸化膜で
ある。
【００２３】図３及び図４を参照して、実施例２のＴＦ
Ｔ部分の製作方法を以下に説明する。 （１）ＣＶＤ法により膜厚５０nmのポリシリコン層を下
層酸化膜６０上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用して、
パターニングし、ゲート層４２を形成する。 （２）ＣＶＤ法により膜厚４０nmの第１酸化層（SiO
2層）４８をゲート層４２上に形成する。 （３）ホトリソグラフィ法と反応性イオンエッチングを
適用して、第１酸化層４８にコンタクトホールを設け、
第１コンタクト部５４を形成する。 （４）ＣＶＤ法により膜厚１０nmのポリシリコン層を第
１酸化層４８上に形成し、しきい値電圧を調整するため
不純物としてボロンを１０12のオーダーのドーズ量でイ
オン注入する。次いで、ホトリソグラフィ法と反応性イ
オンエッチングを適用して、パターニングし、チャンネ
ル層４４を形成する。
Ｔ部分の製作方法を以下に説明する。 （１）ＣＶＤ法により膜厚５０nmのポリシリコン層を下
層酸化膜６０上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用して、
パターニングし、ゲート層４２を形成する。 （２）ＣＶＤ法により膜厚４０nmの第１酸化層（SiO
2層）４８をゲート層４２上に形成する。 （３）ホトリソグラフィ法と反応性イオンエッチングを
適用して、第１酸化層４８にコンタクトホールを設け、
第１コンタクト部５４を形成する。 （４）ＣＶＤ法により膜厚１０nmのポリシリコン層を第
１酸化層４８上に形成し、しきい値電圧を調整するため
不純物としてボロンを１０12のオーダーのドーズ量でイ
オン注入する。次いで、ホトリソグラフィ法と反応性イ
オンエッチングを適用して、パターニングし、チャンネ
ル層４４を形成する。
【００２４】（５）ホトリソグラフィ法とイオン注入法
を適用して、チャンネル層４４に不純物としてボロンを
１０14のオーダーのドーズ量でイオン注入し、ソース領
域及びドレイン領域を形成する。 （６）ＣＶＤ法により膜厚５０nmの第２酸化層（SiO
2層）５０をチャンネル層４４上に形成する。 （７）ホトリソグラフィ法と反応性イオンエッチングを
適用して、コンタクトホールを第２酸化層５０に設け別
のコンタクト部５６を形成する。 （８）ＣＶＤ法により膜厚５０nmのポリシリコン層を第
２酸化層５０上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用してパ
ターニングし、ＶDDライン５２を形成する。
を適用して、チャンネル層４４に不純物としてボロンを
１０14のオーダーのドーズ量でイオン注入し、ソース領
域及びドレイン領域を形成する。 （６）ＣＶＤ法により膜厚５０nmの第２酸化層（SiO
2層）５０をチャンネル層４４上に形成する。 （７）ホトリソグラフィ法と反応性イオンエッチングを
適用して、コンタクトホールを第２酸化層５０に設け別
のコンタクト部５６を形成する。 （８）ＣＶＤ法により膜厚５０nmのポリシリコン層を第
２酸化層５０上に形成し、不純物としてボロンを１０14
のオーダーのドーズ量でイオン注入する。次いで、ホト
リソグラフィ法と反応性イオンエッチングを適用してパ
ターニングし、ＶDDライン５２を形成する。
【００２５】本実施例では、チャンネル層４４とは別個
に形成したＶDDライン５２を備えることにより、メモリ
ーセル４０のチャンネル層４２とメモリーセル４０に隣
接するメモリーセル４１のチャンネル４２の間隔をデザ
インルールに従って確保する限り、図５に示す従来のＴ
ＦＴ負荷型ＳＲＡＭに適用したデザインルールを適用す
る必要がなくなり、チャンネル層４４とＶDDライン５２
との間隔を小さくできる。よって、同じ寸法のメモリー
セルを採用する場合も、コンタクト部５６をＶDDライン
５２に接近させ、従来のＴＦＴ負荷型ＳＲＡＭに比べて
チャンネル長を長くすることができる。また、ＶDDライ
ン５２をチャンネル層４４とは別の第３ポリシリコン層
で形成するので、ＶDDラインの電気抵抗の増大を考慮す
る必要がなくなり、チャンネル層４４を自由に薄くでき
る。以上の二つのことからＴＦＴのＯＦＦ時のリーク電
流が低減する。更には、ＶDDライン５２の膜厚を厚くし
て、ＶDDライン５２の電気抵抗を低減できるので、最低
動作電圧時のプロセス・マージンが増加する。
に形成したＶDDライン５２を備えることにより、メモリ
ーセル４０のチャンネル層４２とメモリーセル４０に隣
接するメモリーセル４１のチャンネル４２の間隔をデザ
インルールに従って確保する限り、図５に示す従来のＴ
ＦＴ負荷型ＳＲＡＭに適用したデザインルールを適用す
る必要がなくなり、チャンネル層４４とＶDDライン５２
との間隔を小さくできる。よって、同じ寸法のメモリー
セルを採用する場合も、コンタクト部５６をＶDDライン
５２に接近させ、従来のＴＦＴ負荷型ＳＲＡＭに比べて
チャンネル長を長くすることができる。また、ＶDDライ
ン５２をチャンネル層４４とは別の第３ポリシリコン層
で形成するので、ＶDDラインの電気抵抗の増大を考慮す
る必要がなくなり、チャンネル層４４を自由に薄くでき
る。以上の二つのことからＴＦＴのＯＦＦ時のリーク電
流が低減する。更には、ＶDDライン５２の膜厚を厚くし
て、ＶDDライン５２の電気抵抗を低減できるので、最低
動作電圧時のプロセス・マージンが増加する。
【００２６】
【発明の効果】請求項１の発明によれば、コンタクト部
をシェアード・コンタクト形式で構成し、本発明で規定
した特定のメモリーセル・パターンに従うことにより、
電源ラインとチャンネル層とを同じ成膜工程で同時に形
成する場合でも、所定のデザインルールに従いチャンネ
ル層のドレイン領域と電源ラインとの間隔を維持しつつ
コンタクト部を電源ラインに接近させることができる。
従って、同一寸法のメモリーセルを採用する場合でも、
従来のＴＦＴ負荷型ＳＲＡＭに比べてチャンネル長さを
長くできる。よって、本発明に係るＴＦＴ負荷型ＳＲＡ
Ｍでは、ＴＦＴのＯＦＦ時のリーク電流（スタンバイ電
流）が小さくなる。
をシェアード・コンタクト形式で構成し、本発明で規定
した特定のメモリーセル・パターンに従うことにより、
電源ラインとチャンネル層とを同じ成膜工程で同時に形
成する場合でも、所定のデザインルールに従いチャンネ
ル層のドレイン領域と電源ラインとの間隔を維持しつつ
コンタクト部を電源ラインに接近させることができる。
従って、同一寸法のメモリーセルを採用する場合でも、
従来のＴＦＴ負荷型ＳＲＡＭに比べてチャンネル長さを
長くできる。よって、本発明に係るＴＦＴ負荷型ＳＲＡ
Ｍでは、ＴＦＴのＯＦＦ時のリーク電流（スタンバイ電
流）が小さくなる。
【００２７】請求項３の発明によれば、チャンネル層と
は別個に形成した電源ラインを備え、本発明で規定した
特定のメモリーセル・パターンに従うことにより、従来
のＴＦＴ負荷型ＳＲＡＭに適用したデザインルールを適
用する必要がなくなり、チャンネル層と電源ラインとの
間隔を小さくできる。よって、同じ寸法のメモリーセル
を採用する場合でも、従来のＴＦＴ負荷型ＳＲＡＭに比
べてコンタクト部を電源ラインにより一層接近させるこ
とにより、チャンネル長を長くすることができる。ま
た、電源ラインをチャンネル層とは別の層で形成するの
で、電源ラインの電気抵抗の増大を考慮する必要なく、
チャンネル層を自由に薄くできる。以上の二つのことか
ら、本発明に係るＴＦＴ負荷型ＳＲＡＭでは、ＴＦＴの
ＯＦＦ時のリーク電流が低減する。更には、電源ライン
の膜厚を厚くして、電源ラインの電気抵抗を低減できる
ので、最低動作電圧時のプロセス・マージンが増加す
る。
は別個に形成した電源ラインを備え、本発明で規定した
特定のメモリーセル・パターンに従うことにより、従来
のＴＦＴ負荷型ＳＲＡＭに適用したデザインルールを適
用する必要がなくなり、チャンネル層と電源ラインとの
間隔を小さくできる。よって、同じ寸法のメモリーセル
を採用する場合でも、従来のＴＦＴ負荷型ＳＲＡＭに比
べてコンタクト部を電源ラインにより一層接近させるこ
とにより、チャンネル長を長くすることができる。ま
た、電源ラインをチャンネル層とは別の層で形成するの
で、電源ラインの電気抵抗の増大を考慮する必要なく、
チャンネル層を自由に薄くできる。以上の二つのことか
ら、本発明に係るＴＦＴ負荷型ＳＲＡＭでは、ＴＦＴの
ＯＦＦ時のリーク電流が低減する。更には、電源ライン
の膜厚を厚くして、電源ラインの電気抵抗を低減できる
ので、最低動作電圧時のプロセス・マージンが増加す
る。
【図１】本発明に係るＴＦＴ負荷型ＳＲＡＭの実施例１
のメモリーセル・パターンであって、図６に示したＴＦ
Ｔ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲＡＭ）の
メモリーセル回路図の太線部分のパターンである。
のメモリーセル・パターンであって、図６に示したＴＦ
Ｔ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲＡＭ）の
メモリーセル回路図の太線部分のパターンである。
【図２】図１のメモリーセル・パターンの矢視Ｉ−Ｉで
の断面図である。
の断面図である。
【図３】本発明に係るＴＦＴ負荷型ＳＲＡＭの実施例２
のメモリーセル・パターンであって、図６に示したＴＦ
Ｔ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲＡＭ）の
メモリーセル回路図の太線部分のパターンである。
のメモリーセル・パターンであって、図６に示したＴＦ
Ｔ負荷型ＳＲＡＭ（Ｆｕｌｌ ＣＭＯＳ型ＳＲＡＭ）の
メモリーセル回路図の太線部分のパターンである。
【図４】図３のメモリーセル・パターンの矢視II−IIで
の断面図である。
の断面図である。
【図５】図６に示すＴＦＴ負荷型ＳＲＡＭ（Ｆｕｌｌ
ＣＭＯＳ型ＳＲＡＭ）のメモリーセル回路図の内の太線
部分のみのパターンを示す。
ＣＭＯＳ型ＳＲＡＭ）のメモリーセル回路図の内の太線
部分のみのパターンを示す。
【図６】ＴＦＴ負荷型ＳＲＡＭのメモリーセル回路図で
ある。
ある。
【図７】図５の矢視III −III での模式的断面図であ
る。
る。
１２ ゲート層 １４ チャンネル層 １６ コンタクト電極層 １８ 第１酸化膜（ゲート酸化膜） ２０ 第２酸化膜（層間酸化膜） ２２ ＶDDライン ２４ コンタクト部 ２６ 第１コンタクト部 ２８ 第２コンタクト部 ２９ 第２コンタクト部のドレイン領域接続部 ３０ 基板 ３２ 下層酸化膜 ４０、４１ メモリーセル ４２ ゲート層 ４４ チャンネル層 ４６ 接続部 ４８ 第１酸化膜（ゲート酸化膜） ５０ 第２酸化膜（層間酸化膜） ５２ ＶDDライン ５４ コンタクト部 ５６ コンタクト部 ５８ 基板 ６０ 下層酸化膜である。
Claims (4)
- 【請求項１】 ｐチャンネル型ＴＦＴを負荷に用い、か
つＴＦＴのゲート層とチャンネル層とを導通するコンタ
クト部に対向して電源ラインを配置したパターンを有す
るＴＦＴ負荷型ＳＲＡＭにおいて、 一方のＴＦＴのゲート層及び他方のＴＦＴのチャンネル
層のドレイン領域の双方を覆うように形成されたコンタ
クト電極層と、 チャンネル層とコンタクト電極層との間に形成された層
間酸化膜とを備え、 コンタクト部が、ゲート層とチャンネル層との間に介在
するゲート酸化膜を貫通してゲート層と導通する第１コ
ンタクト部と、層間酸化膜を貫通して第１コンタクト部
及びドレイン領域の双方に接続し、双方をコンタクト電
極層に導通する第２コンタクト部とからなる単一のコン
タクト部で形成され、 パターン上で、コンタクト部が電源ラインに接近し、か
つ第２コンタクト部のドレイン領域接続部が第１コンタ
クト部に対し電源ラインとは反対側に配置されているこ
とを特徴とするＴＦＴ負荷型ＳＲＡＭ。 - 【請求項２】 前記ゲート層、チャンネル層及びコンタ
クト電極層がポリシリコン層で構成されていることを特
徴とする請求項１に記載のＴＦＴ負荷型ＳＲＡＭ。 - 【請求項３】 ｐチャンネル型ＴＦＴを負荷に用い、Ｔ
ＦＴのゲート層とチャンネル層とのコンタクト部に対向
して電源ラインを配置したパターンを有するＴＦＴ負荷
型ＳＲＡＭにおいて、 パターン上で、一のメモリーセルのＴＦＴのチャンネル
層のソース領域と一のメモリーセルに隣接するメモリー
セルのＴＦＴのチャンネル層のソース領域とは、両ソー
ス領域間に双方を電気的に接続させる接続部を備えて、
接続部に関し対称に配置され、 電源ラインは、チャンネル層とは別の成膜工程で形成さ
れて接続部の上を通るように配置され、かつ層間酸化膜
を貫通する電源コンタクト部により接続部に導通し、 コンタクト部が前記電源ラインに接近して配置されてい
ることを特徴とするＴＦＴ負荷型ＳＲＡＭ。 - 【請求項４】 前記ゲート層、チャンネル層及び電源ラ
インがポリシリコン層で構成されていることを特徴とす
る請求項３に記載のＴＦＴ負荷型ＳＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103429A JPH07288287A (ja) | 1994-04-18 | 1994-04-18 | Ｔｆｔ負荷型ｓｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103429A JPH07288287A (ja) | 1994-04-18 | 1994-04-18 | Ｔｆｔ負荷型ｓｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288287A true JPH07288287A (ja) | 1995-10-31 |
Family
ID=14353800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103429A Pending JPH07288287A (ja) | 1994-04-18 | 1994-04-18 | Ｔｆｔ負荷型ｓｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288287A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599595B1 (ko) * | 2004-05-24 | 2006-07-13 | 삼성에스디아이 주식회사 | 발광표시 장치용 반도체 소자 및 그 제조 방법 |
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
-
1994
- 1994-04-18 JP JP6103429A patent/JPH07288287A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| US7517236B2 (en) | 1996-12-30 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| KR100599595B1 (ko) * | 2004-05-24 | 2006-07-13 | 삼성에스디아이 주식회사 | 발광표시 장치용 반도체 소자 및 그 제조 방법 |
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