JP4118196B2 - 半導体素子、その製造方法および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体装置の静電破壊を防止するためなどに用いられる静電破壊保護用ダイオードなどの半導体素子、その製造方法、およびこの半導体素子を用いた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体装置では、静電気などによる高電圧のサージ電圧が印加されて内部回路が破壊されるのを防ぐために、電圧入力部にダイオードなどの半導体素子からなる静電破壊保護素子が設けられている。半導体装置に高電圧のサージ電圧が入力されるときには、この静電破壊保護素子を介して回路内部に電圧が供給されるため、内部回路には高電圧のサージ電圧が直接印加されず、内部回路が静電破壊から保護される。
【０００３】
図５は、従来の静電破壊保護素子としてのダイオードの基本的構造を示す断面図である。
【０００４】
図５において、このダイオードは、所謂プレーナ技術を用いて製造されたダイオードであり、Ｐ型半導体基板に設けられたＰ型ウェル領域１の表面側に、アノード領域となるＰ型不純物層２と、カソード領域となるＮ型（Ｎ＋）不純物層３とが所定の間隔を開けて設けられており、アノード領域とカソード領域間は、素子分離領域（ロコス酸化膜）７によって分離されている。これらのアノード領域、カソード領域および素子分離領域上は絶縁膜９に覆われており、その上にアノード電極５およびカソード電極６が設けられている。これらのアノード電極５およびカソード電極６はそれぞれ、絶縁膜９に設けられたコンタクトホールを介してアノード領域およびカソード領域と電気的にそれぞれ接続されている。
【０００５】
このダイオードの降伏電流の経路１１は、ＰＮ接合の突端部（湾曲部；カソード領域の端部）１２に集中して流れる。この現象は、ＰＮ接合の湾曲部１２では電界強度が大きくなるため、ＰＮ接合の湾曲部１２の降伏電圧が、ＰＮ接合の底面部１３の降伏電圧よりも低くなることに起因するものである。
【０００６】
一方、静電破壊保護素子としてのダイオードでは、サージ電圧などの高電圧が印加されても、素子が破壊されないことが好ましい。ここで、降伏電流はＰＮ接合の湾曲部１２に流れ、狭い面積の領域に電流が集中して流れることで熱が集中して発生する。このために素子が破壊され易くなる。素子が破壊されると、静電破壊保護素子として機能しなくなる。
【０００７】
また、面積が狭いＰＮ接合の湾曲部１２に降伏電流が集中して流れるため、少しの降伏電流しか流すことができない。降伏電流の量を多くするためには、ＰＮ接合の底面部１３で電圧降伏（ブレークダウン）を生じさせるようにする必要がある。
【０００８】
これを解決するために、面積が大きなＰＮ接合の底面部１３にＰＮ接合の降伏電流を流すようにすることにより、素子の破壊を防ぐようにした従来技術として、ＭＯＳトランジスタのブレークダウンによる素子破壊を防止するための技術が例えば特許文献１に開示されている。以下では、特許文献１に開示されている従来技術を用いて作製されたダイオードについて説明する。
【０００９】
図６は、特許文献１に開示されている従来技術を用いて作製されたダイオードの構造を示す断面図である。なお、図６のダイオードと図５のダイオードとの違いは、カソード領域となるＮ型不純物層３下に、Ｐ型ウェル領域１よりも高濃度のＰ型不純物層４が設けられている点である。
【００１０】
図６において、このＰ型不純物層４は、ＰＮ接合の底面部１３下側のＰ型不純物濃度を高くすることによって、ＰＮ接合の底面部１３でブレークダウンを生じさせ、ここに図５の従来例のものよりも大きな電流を流すことができるようにするためのものである。
【００１１】
このように、カソード領域であるＮ型不純物層３の下側にＰ型不純物層４が設けられたダイオードでは、電圧を更に加えると、それによる電界はＰＮ接合の湾曲部１２に集中する。しかしながら、ＰＮ接合の底面部１３の下側にＰ型高濃度不純物領域１４が形成されているため、ＰＮ接合の底面部１３の耐圧がＰＮ接合の湾曲部１２の耐圧よりも小さくなり、ＰＮ接合の湾曲部１２でブレークダウンが起こる前に、Ｐ型高濃度不純物領域１４が設けられているＰＮ接合の底面部１３でブレークダウンが起こる。
【００１２】
これによって、このダイオードの降伏電流は、図６に示すように、ＰＮ接合の底面部１３を流れるようになる。したがって、降伏電流がＰＮ接合の湾曲部１２のように狭い領域に集中することなく、ＰＮ接合の底面部１３の広い領域を流れるために、より大きな電流を流すことが可能となる。よって、サージ電圧などの高電圧が印加されても、素子破壊が大幅に抑制される。
【００１３】
【特許文献１】
特開昭５９−９４８７３号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来技術（特許文献１）を用いてダイオードを作製する場合には、熱履歴やウェル濃度が異なるために、Ｐ型高濃度不純物領域１４を形成するために追加される不純物濃度の最適値が異なる。したがって、個々に追加される不純物濃度を設定する必要があり、不純物濃度を制御することが容易ではなく、製造工程が煩雑になるという問題がある。
【００１５】
本発明は、上記従来の問題を解決するもので、製造工程が煩雑にならず、面積が広いＰＮ接合の底面部に降伏電流を流すことで静電破壊を大幅に抑制できる半導体素子、その製造方法および半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体素子は、半導体基板に設けられたＰ型ウェル領域上の素子分離領域と、前記素子分離領域に隣接して前記Ｐ型ウェル領域の表面側に設けられたＮ型不純物層と、該Ｎ型不純物層の下側に設けられたＰ型高濃度不純物層とを有するカソード領域と、前記Ｎ型不純物層とは前記素子分離領域にて分離された状態で前記Ｐ型ウェル領域の表面側に設けられたＰ型不純物層を有するアノード領域と、前記カソード領域内の外周部に、該カソード領域の中心部を囲んで設けられたトレンチ領域と、該トレンチ領域内に埋め込まれた絶縁膜とを有し、そのことにより上記目的が達成される。
【００２０】
さらに、好ましくは、本発明の半導体素子におけるトレンチ領域の幅は０．２μｍ以上５μｍ以下に設定されている。
【００２１】
さらに好ましくは、前記トレンチ領域の深さは、前記カソード領域を構成する少なくとも前記Ｐ型高濃度不純物層の深さに設定されている。
【００２２】
さらに、好ましくは、本発明の半導体素子はアノード領域とカソード領域とによって構成されたダイオード素子である。
【００２３】
本発明の半導体素子の製造方法は、半導体基板にＰ型ウェル領域を形成する工程と、該Ｐ型ウェル領域上におけるカソード領域となる領域およびアノード領域となる領域以外の領域に素子分離領域を形成する工程と、前記素子分離領域が形成されていない前記Ｐ型ウェル領域の表面におけるカソード領域となる領域にＰ型不純物を導入してＰ型高濃度不純物層を形成する工程と、前記カソード領域となる領域にＮ型不純物を導入して前記Ｐ型高濃度不純物領域上にＮ型不純物層を設けることによりカソード領域を形成する工程と、
前記アノード領域となる領域にＰ型不純物を導入してＰ型不純物層を形成することによりアノード領域を形成する工程と、前記カソード領域内における外周部に、該カソード領域の中心部を囲むトレンチ領域を形成する工程と、前記素子分離領域、前記カソード領域および前記アノード領域を覆うように絶縁膜を形成すると共に、前記トレンチ領域内を該絶縁膜で埋め込む工程と、該絶縁膜上に、前記カソード領域に接続されているカソード電極および、前記アノード領域に接続されているアノード電極を形成する工程とを包含し、そのことにより上記目的が達成される。
【００２５】
本発明の半導体装置は、請求項１〜７の何れかに記載の半導体素子が静電破壊保護素子として電圧入力部に設けられており、そのことにより上記目的が達成される。
【００２６】
上記構成により、以下に、本発明の作用について説明する。
【００２７】
本発明においては、アノード領域とカソード領域とが素子分離領域で分離されたダイオードにおいて、カソード領域内の素子分離領域近傍位置に、絶縁物で構成された電流経路変更手段（例えば絶縁物で埋め込まれたトレンチ領域）を設けたので、面積が狭いＰＮ接合の湾曲部（突端部）と、ＰＮ接合の面積が広い底面部とがトレンチ領域によって分離されることによって、降伏電流経路は、面積が狭いＰＮ接合の湾曲部（突端部）側よりは、ＰＮ接合の面積が広い底面部側になり、ＰＮ接合の底面部側でブレークダウンを生じさせることが可能となる。
【００２８】
また、カソード領域をその外周に沿って囲むようにそのトレンチ領域（深い溝）領域を設ければ、面積が狭いＰＮ接合の湾曲部（突端部）と、ＰＮ接合の面積が広い底面部とは完全にトレンチ領域によって分断されて、降伏電流経路は、面積が狭いＰＮ接合の湾曲部（突端部）側には流れず、ＰＮ接合の面積が広い底面部側に流れて、より完全にＰＮ接合の底面部側でブレークダウンを生じさせることが可能となる。
【００２９】
ＰＮ接合の面積が広い底面部側に降伏電流経路を向けるために、カソード領域のＮ型不純物層の下にＰ型高濃度不純物領域を設けても、従来のように熱履歴やウェル濃度によって個々に追加される不純物濃度を設定するまでの必要はなく、カソード領域の全域に、第１導電型不純物をイオン注入した後に、さらに第２導電型不純物をイオン注入するだけでよく、製造工程は煩雑にならない。
【００３０】
このように、ＰＮ接合の底面部下のウェル濃度を高くすれば、そのウェル濃度の高い高濃度不純物領域により降伏電流経路がより容易にＰＮ接合の底面部側になって、ＰＮ接合の底面部側でより容易にブレークダウンを生じさせることが可能となる。
【００３１】
これによって、従来のように面積が狭いＰＮ接合の湾曲部（突端部）に電流が集中して流れて発熱していたのを、面積が広いＰＮ接合の底面部側に降伏電流が流れ、流れる降伏電流量をより多く流すことが可能となり、そこからの発熱量は少なくなる。これによって、従来のような素子破壊が大幅に抑制され得る。
【００３２】
この場合のトレンチ領域は、カソード領域を囲む素子分離領域の全域に沿うように形成されるので、狭いＰＮ接合の湾曲部に流れる電流をなくすこともできる。トレンチ領域の幅は、０．２μｍ以上５μｍ以下に設定することが好ましい。また、カソード領域において、トレンチ領域の深さは、カソード領域を構成する第２導電型不純物層（Ｎ＋／Ｐウェルダイオードの場合にはＮ＋層、Ｐ＋／Ｎウェルダイオードの場合にはＰ＋層）の深さ以上（少なくとも第２導電型不純物層の深さ）に設定することが好ましい。また、トレンチ領域の深さは、第２導電型不純物層の下に第１導電型ウェル領域よりも高濃度の第１導電型不純物層を設けた場合であっても、第２導電型不純物層の深さ以上に設定することが好ましい。
【００３３】
さらに、本発明のダイオードを静電破壊保護素子として設けることによって、静電気などによる高電圧が印加されても、内部の回路が破壊されることを防ぐことが可能となる。
【００３４】
【発明の実施の形態】
以下に、本発明の半導体素子の実施形態をＮ＋／Ｐウェルダイオードに適用した場合について図面を参照しながら説明する。
【００３５】
図１は、本発明のダイオードの一実施形態における要部構成を示す平面図であり、図２は図１のダイオードのＤ−Ｄ線断面図である。
【００３６】
図１および図２において、本実施形態のダイオードは所謂プレーナ技術を用いて製造されたダイオードである。このダイオードは、Ｐ型半導体基板に設けられたＰ型ウェル領域１の表面側に、アノード領域ＡとなるＰ型不純物層２とカソード領域ＢとなるＮ型（Ｎ＋）不純物層３とが所定の間隔を開けて設けられている。このＮ型不純物層３の下側に、Ｐ型ウェル領域１よりも高濃度のＰ型不純物層４が設けられている。アノード領域Ａとカソード領域Ｂとの間は、素子分離領域７（ロコス酸化膜）によって分離されている。これらのアノード領域Ａ、カソード領域Ｂおよび素子分離領域７上は絶縁膜９に覆われており、その上にアノード電極５およびカソード電極６がそれぞれ設けられている。これらのアノード電極５およびカソード電極６はそれぞれ、絶縁膜９に設けられたコンタクトホール９ａ，９ｂをそれぞれ介してアノード領域Ａおよびカソード領域Ｂと電気的にそれぞれ接続されている。
【００３７】
カソード領域Ｂ内であってロコス酸化膜７の近傍位置に、絶縁物で構成された電流経路変更手段としてのトレンチ８（深い溝部のトレンチ領域；面積が狭いＰＮ接合の湾曲部（突端部）と、ＰＮ接合の面積が広い底面部とを分断する分断手段として作用する）が設けられている。このトレンチ８は、カソード領域Ｂの外周を囲むロコス酸化膜７の周囲全域に沿って、カソード領域Ｂを囲むように平面視リング状に設けられている。このトレンチ８は、その上に形成された絶縁膜９によって埋め込まれている。トレンチ８の幅は、露光技術の限界から下限は０．２μｍ以上とし、上限は降伏電流を流す底面部の面積の確保から０．５μｍ以下に設定する。また、トレンチ８の深さは、Ｎ＋／ＰウェルダイオードではＮ型不純物層３の深さ以上に形成される。また、Ｐ＋／Ｎウェルダイオードの場合には、Ｐ型不純物層の深さ以上に形成される。また、トレンチ内への絶縁物の埋め込み技術の限界を考慮すると、トレンチ深さの上限は約３μｍとなる。なお、図２の場合にはＮ型不純物層３の下側のＰ型不純物層４よりも若干深く形成されている。
【００３８】
このように構成された本実施形態の半導体素子の製造方法について、図３を用いて説明する。
【００３９】
図３（ａ）〜図３（ｅ）は、図１および図２のダイオードの各製造工程を示す断面図である。
【００４０】
図３（ａ）に示すように、シリコンからなる半導体基板１ａにボロンなどのＰ型不純物を導入することによってＰ型ウェル領域１を形成する。本実施形態では、イオン注入法によりボロンをエネルギー１５０ｋｅＶ、ドーズ量３×１０12／ｃｍ2〜５×１０12／ｃｍ2で注入した。ロコス酸化を行って厚み３００ｎｍ〜１０００ｎｍのロコス酸化膜７を形成する。これによって分離が行われ、素子領域ＡおよびＢがそれぞれ形成される。素子領域Ａ（アノード領域）にはダイオードのアノード領域が形成され、素子領域Ｂ（カソード領域）にはカソード領域が形成されることになる。
【００４１】
次に、図３（ｂ）に示すように、フォトリソグラフィー技術によって素子領域Ｂ以外の部分をレジスト膜２０ａで覆った後、素子領域ＢにＰ型不純物２１ａを導入する。本実施形態では、イオン注入法によりボロンをエネルギー２００ｋｅＶ、ドーズ量５×１０12／ｃｍ2で注入した。このＰ型不純物２１ａの注入は、Ｐ型高濃度不純物領域１４（Ｐ型不純物層４）を形成して降伏電圧を低くするために行われるものである。
【００４２】
その後、同じレジスト膜２０ａを用いて、リンや砒素などのＮ型不純物２１ｂを導入することによって、カソード領域ＢとしてＮ型不純物層（Ｎ＋型拡散層）３を形成する。本実施形態では、イオン注入法により砒素をエネルギー４０ｋｅｖ、ドーズ量２×１０15／ｃｍ2〜５×１０15／ｃｍ2で注入した。
【００４３】
さらに、図３（ｃ）に示すように、レジスト膜２０ａを除去し、フォトリソグラフィー技術によって素子領域（アノード領域Ａ）以外の部分をレジスト膜２０ｂで覆った後、素子領域（アノード領域Ａ）にボロンや二弗化ボロンなどのＰ型不純物２１ｃを導入することによって、アノード領域を形成する。本実施形態では、イオン注入法により二弗化ボロンをエネルギー３０ｋｅＶ、ドーズ量１×１０15／ｃｍ2〜３×１０15／ｃｍ2で注入した。
【００４４】
さらに、図３（ｄ）に示すように、レジスト２０ｂを除去し、８００℃〜８５０℃、３０分〜６０分のアニール処理を行うことによって、注入された不純物２１ａ〜２１ｃを活性化させ、Ｐ型不純物層（Ｐ型拡散層）２および４、Ｎ型不純物層（Ｎ＋型拡散層）３を形成する。
【００４５】
その後、フォトリソグラフィー技術によってトレンチ形成領域以外の部分をレジスト膜２０ｃで覆った後、トレンチ８を形成する。本実施形態では、ＲＩＥ法によって、エッチングガスとしてＨＢｒ、Ｃｌ2、Ｏ2などを使用し、ＨＢｒおよびＣｌ2の流量は１０ｓｃｃｍ〜１００ｓｃｃｍ、Ｏ2の流量は０ｓｃｃｍ〜５０ｓｃｃｍで、ＲＦ Ｐｏｗｅｒは４００ｋＷ〜１０００ｋＷ、圧力は０．５Ｐａ〜１０Ｐａとしてエッチングを行ってトレンチ８を形成した。トレンチ８の深さは約０．５μｍ〜２μｍ、幅は０．２μｍ〜５μｍとした。なお、トレンチ８の形成後にアニール処理を行うと、トレンチ近傍に歪が生じ、その歪部で降伏が生じてしまうため、トレンチ形成工程はアニール処理後に行う必要がある。
【００４６】
次に、図３（ｅ）に示すように、ＳｉＯ2などの絶縁性材料をＣＶＤ法などによって堆積させ、絶縁膜９を形成する。これによって、トレンチ８内が絶縁膜９で埋め込まれる。
【００４７】
その後、フォトリソグラフィー技術とエッチングによって、絶縁膜９にコンタクトホール９ａおよび９ｂを形成する。Ａｌ膜やＡｌ／ＴｉＷ積層膜などの金属膜をスパッタリングし、フォトリソグラフィー技術とエッチングによってアノード電極５およびカソード電極６をそれぞれ形成して、コンタクトホール９ａおよび９ｂをそれぞれ介してアノード領域Ａおよびカソード領域Ｂと電気的にそれぞれ接続させる。
【００４８】
以上によって、本実施形態のダイオードが作製される。なお、図３（ｅ）の点線で囲んだ部分Ｘは、図２に示す部分に相当する。
【００４９】
本実施形態のダイオードにおいては、トレンチ８が設けられていることによって、図２に示すような降伏電流経路１１となって、ＰＮ接合の底面部１３に電流が流れてブレークダウンが生じる。これによって、本実施形態のダイオードの降伏電流は、面積が狭いＰＮ接合の湾曲部１２ではなく、面積が広いＰＮ接合の底面部１３を流れることになり、流れる降伏電流の量をより多くすることができる。これによって、狭い面積の湾曲部に降伏電流が集中することによる素子破壊が防止される。
【００５０】
図３に示すようにして作製した本実施形態のダイオードの電圧―電流特性を、図４に示している。図４には、比較のために、トレンチ８を設けていない従来のダイオードの電圧−電流特性も同時に示している。図４の縦軸には電流、横軸にはカソード電圧を示している。
【００５１】
図４に示すように、カソード領域Ｂにトレンチ８が設けられている本実施形態のダイオードによれば、トレンチ８が設けられていない従来のダイオードの場合と比較して、より大きな電流を流すことが可能である。例えばカソード電圧が１８Ｖ〜２０Ｖ付近において、カソード領域Ｂにトレンチ８が設けられている本実施形態のダイオードでは、トレンチ８が設けられていない従来のダイオードと比較して、１．６倍〜１．７倍の電流を流すことが可能となった。これは、同じ電流を流すために、ダイオードの素子面積を約６０％程度に縮小することができるということを意味するため、素子面積の縮小化を図ることができる。
【００５２】
これは、上述したように、トレンチ８が設けられていない従来のダイオードの降伏電流は面積が狭いＰＮ接合の湾曲部１２に集中して流れるのに対して、カソード領域Ｂにトレンチ８が設けられている本実施形態のダイオードの降伏電流は、面積が広いＰＮ接合の底面部１３を流れるためである。
【００５３】
このように構成された本実施形態のダイオードを、静電破壊保護素子として用いて、半導体装置の電圧入力部に設けることによって、半導体装置の面積を大幅に増大することなく、半導体装置の静電破壊を防ぐことが可能となる。
【００５４】
したがって、本実施形態によれば、図３に示すように、半導体基板１ａ上に素子分離領域７を形成する工程と、カソード領域Ｂに不純物２１ａおよび２１ｂをイオン注入する工程と、アノード領域Ａに不純物２１ｃをイオン注入する工程と、カソード領域Ｂの外周部に沿って、電流経路変更手段としてのトレンチ８を形成する工程と、絶縁膜９を形成してトレンチ内を埋め込む工程と、絶縁膜９にコンタクトホール９ａ，９ｂをそれぞれ形成し、カソード電極５およびアノード電極６を形成してカソード領域とアノード領域とを電気的にそれぞれ接続する工程とを行って本実施形態の半導体素子としてのダイオードを作製する。このように、カソード領域の外周部分にトレンチ８が設けられた本実施形態の静電破壊保護素子において、面積が広いＰＮ接合の底面部に流し得る電流量が多くなるため、ここでの発熱も抑えられて半導体素子の静電破壊を大幅に抑制することができる。
【００５５】
ＰＮ接合の面積が広い底面部側に降伏電流経路を向けるために、カソード領域ＢのＮ型不純物層３の下にＰ型不純物層４を設ける場合、従来のように熱履歴やウェル濃度によって個々に追加される不純物濃度を設定するまでの必要はなく、カソード領域の全域に、Ｐ型不純物をイオン注入した後に、さらにＮ型不純物をイオン注入するだけでよく、トレンチ８を設けない従来のように製造工程が煩雑になることはない。
【００５６】
なお、本発明の電流経路変更手段としてのトレンチ８の他に、ジャンクションの濃度を高くすることにより降伏耐圧を下げる方法があり、これらを併用することができる。
【００５７】
【発明の効果】
以上により、本発明によれば、カソード領域の周囲に電流経路変更手段としてのトレンチ領域が設けられているため、カソード領域の周囲外（トレンチ外）の面積が狭いＰＮ接合の湾曲部を介して電流が集中して流れるのではなく、面積が広いＰＮ接合の底面部を介して電流が流れるため、トレンチ領域が設けられていない従来の半導体素子よりも大きな電流を流すことができる。これによって、発熱による半導体素子の静電破壊を大幅に抑制することができ、かつ素子面積の縮小化をも図ることができる。
【００５８】
また、カソード領域のＮ型不純物層の下にＰ型高濃度不純物領域を設けて、ＰＮ接合底面部のウェル濃度を高くしてその底面でブレークダウンを生じさせる従来の半導体素子のように、不純物濃度を個々に追加される不純物濃度を設定するまでの必要がないため、従来のように製造工程が煩雑化することもない。
【００５９】
さらに、本発明の半導体素子を静電破壊保護素子として電圧入力部に設けることによって、半導体装置の静電破壊を大幅に抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体素子の一実施形態であるダイオードの要部構成を示す平面図である。
【図２】図１のダイオードのＤ−Ｄ線断面図である。
【図３】（ａ）〜（ｅ）は図２のダイオードの各製造工程を示す断面図である。
【図４】本発明および従来のダイオード電圧−電流特性を示すグラフである。
【図５】従来の静電破壊保護ダイオードにおける要部構成例を示す断面図である。
【図６】従来の静電破壊保護ダイオードにおける他の要部構成例を示す断面図である。
【符号の説明】
１ Ｐ型ウェル領域
２ Ｐ型不純物層（アノード領域Ａ）
３ Ｎ型不純物層（カソード領域Ｂ）
４ Ｐ型不純物層
５ アノード電極
６ カソード電極
７ 素子分離領域（ロコス酸化膜）
８ トレンチ（トレンチ領域；溝部または溝手段）
９ 絶縁膜
９ａ、９ｂ コンタクトホール
１１ 降伏電流の経路
１２ ＰＮ接合の湾曲部（突端部）
１３ ＰＮ接合の底面部
１４ Ｐ型高濃度不純物領域
２０ａ、２０ｂ、２０ｃ レジスト膜
２１ａ、２１ｂ、２１ｃ 不純物
【発明の属する技術分野】
本発明は、例えば半導体装置の静電破壊を防止するためなどに用いられる静電破壊保護用ダイオードなどの半導体素子、その製造方法、およびこの半導体素子を用いた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体装置では、静電気などによる高電圧のサージ電圧が印加されて内部回路が破壊されるのを防ぐために、電圧入力部にダイオードなどの半導体素子からなる静電破壊保護素子が設けられている。半導体装置に高電圧のサージ電圧が入力されるときには、この静電破壊保護素子を介して回路内部に電圧が供給されるため、内部回路には高電圧のサージ電圧が直接印加されず、内部回路が静電破壊から保護される。
【０００３】
図５は、従来の静電破壊保護素子としてのダイオードの基本的構造を示す断面図である。
【０００４】
図５において、このダイオードは、所謂プレーナ技術を用いて製造されたダイオードであり、Ｐ型半導体基板に設けられたＰ型ウェル領域１の表面側に、アノード領域となるＰ型不純物層２と、カソード領域となるＮ型（Ｎ＋）不純物層３とが所定の間隔を開けて設けられており、アノード領域とカソード領域間は、素子分離領域（ロコス酸化膜）７によって分離されている。これらのアノード領域、カソード領域および素子分離領域上は絶縁膜９に覆われており、その上にアノード電極５およびカソード電極６が設けられている。これらのアノード電極５およびカソード電極６はそれぞれ、絶縁膜９に設けられたコンタクトホールを介してアノード領域およびカソード領域と電気的にそれぞれ接続されている。
【０００５】
このダイオードの降伏電流の経路１１は、ＰＮ接合の突端部（湾曲部；カソード領域の端部）１２に集中して流れる。この現象は、ＰＮ接合の湾曲部１２では電界強度が大きくなるため、ＰＮ接合の湾曲部１２の降伏電圧が、ＰＮ接合の底面部１３の降伏電圧よりも低くなることに起因するものである。
【０００６】
一方、静電破壊保護素子としてのダイオードでは、サージ電圧などの高電圧が印加されても、素子が破壊されないことが好ましい。ここで、降伏電流はＰＮ接合の湾曲部１２に流れ、狭い面積の領域に電流が集中して流れることで熱が集中して発生する。このために素子が破壊され易くなる。素子が破壊されると、静電破壊保護素子として機能しなくなる。
【０００７】
また、面積が狭いＰＮ接合の湾曲部１２に降伏電流が集中して流れるため、少しの降伏電流しか流すことができない。降伏電流の量を多くするためには、ＰＮ接合の底面部１３で電圧降伏（ブレークダウン）を生じさせるようにする必要がある。
【０００８】
これを解決するために、面積が大きなＰＮ接合の底面部１３にＰＮ接合の降伏電流を流すようにすることにより、素子の破壊を防ぐようにした従来技術として、ＭＯＳトランジスタのブレークダウンによる素子破壊を防止するための技術が例えば特許文献１に開示されている。以下では、特許文献１に開示されている従来技術を用いて作製されたダイオードについて説明する。
【０００９】
図６は、特許文献１に開示されている従来技術を用いて作製されたダイオードの構造を示す断面図である。なお、図６のダイオードと図５のダイオードとの違いは、カソード領域となるＮ型不純物層３下に、Ｐ型ウェル領域１よりも高濃度のＰ型不純物層４が設けられている点である。
【００１０】
図６において、このＰ型不純物層４は、ＰＮ接合の底面部１３下側のＰ型不純物濃度を高くすることによって、ＰＮ接合の底面部１３でブレークダウンを生じさせ、ここに図５の従来例のものよりも大きな電流を流すことができるようにするためのものである。
【００１１】
このように、カソード領域であるＮ型不純物層３の下側にＰ型不純物層４が設けられたダイオードでは、電圧を更に加えると、それによる電界はＰＮ接合の湾曲部１２に集中する。しかしながら、ＰＮ接合の底面部１３の下側にＰ型高濃度不純物領域１４が形成されているため、ＰＮ接合の底面部１３の耐圧がＰＮ接合の湾曲部１２の耐圧よりも小さくなり、ＰＮ接合の湾曲部１２でブレークダウンが起こる前に、Ｐ型高濃度不純物領域１４が設けられているＰＮ接合の底面部１３でブレークダウンが起こる。
【００１２】
これによって、このダイオードの降伏電流は、図６に示すように、ＰＮ接合の底面部１３を流れるようになる。したがって、降伏電流がＰＮ接合の湾曲部１２のように狭い領域に集中することなく、ＰＮ接合の底面部１３の広い領域を流れるために、より大きな電流を流すことが可能となる。よって、サージ電圧などの高電圧が印加されても、素子破壊が大幅に抑制される。
【００１３】
【特許文献１】
特開昭５９−９４８７３号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来技術（特許文献１）を用いてダイオードを作製する場合には、熱履歴やウェル濃度が異なるために、Ｐ型高濃度不純物領域１４を形成するために追加される不純物濃度の最適値が異なる。したがって、個々に追加される不純物濃度を設定する必要があり、不純物濃度を制御することが容易ではなく、製造工程が煩雑になるという問題がある。
【００１５】
本発明は、上記従来の問題を解決するもので、製造工程が煩雑にならず、面積が広いＰＮ接合の底面部に降伏電流を流すことで静電破壊を大幅に抑制できる半導体素子、その製造方法および半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体素子は、半導体基板に設けられたＰ型ウェル領域上の素子分離領域と、前記素子分離領域に隣接して前記Ｐ型ウェル領域の表面側に設けられたＮ型不純物層と、該Ｎ型不純物層の下側に設けられたＰ型高濃度不純物層とを有するカソード領域と、前記Ｎ型不純物層とは前記素子分離領域にて分離された状態で前記Ｐ型ウェル領域の表面側に設けられたＰ型不純物層を有するアノード領域と、前記カソード領域内の外周部に、該カソード領域の中心部を囲んで設けられたトレンチ領域と、該トレンチ領域内に埋め込まれた絶縁膜とを有し、そのことにより上記目的が達成される。
【００２０】
さらに、好ましくは、本発明の半導体素子におけるトレンチ領域の幅は０．２μｍ以上５μｍ以下に設定されている。
【００２１】
さらに好ましくは、前記トレンチ領域の深さは、前記カソード領域を構成する少なくとも前記Ｐ型高濃度不純物層の深さに設定されている。
【００２２】
さらに、好ましくは、本発明の半導体素子はアノード領域とカソード領域とによって構成されたダイオード素子である。
【００２３】
本発明の半導体素子の製造方法は、半導体基板にＰ型ウェル領域を形成する工程と、該Ｐ型ウェル領域上におけるカソード領域となる領域およびアノード領域となる領域以外の領域に素子分離領域を形成する工程と、前記素子分離領域が形成されていない前記Ｐ型ウェル領域の表面におけるカソード領域となる領域にＰ型不純物を導入してＰ型高濃度不純物層を形成する工程と、前記カソード領域となる領域にＮ型不純物を導入して前記Ｐ型高濃度不純物領域上にＮ型不純物層を設けることによりカソード領域を形成する工程と、
前記アノード領域となる領域にＰ型不純物を導入してＰ型不純物層を形成することによりアノード領域を形成する工程と、前記カソード領域内における外周部に、該カソード領域の中心部を囲むトレンチ領域を形成する工程と、前記素子分離領域、前記カソード領域および前記アノード領域を覆うように絶縁膜を形成すると共に、前記トレンチ領域内を該絶縁膜で埋め込む工程と、該絶縁膜上に、前記カソード領域に接続されているカソード電極および、前記アノード領域に接続されているアノード電極を形成する工程とを包含し、そのことにより上記目的が達成される。
【００２５】
本発明の半導体装置は、請求項１〜７の何れかに記載の半導体素子が静電破壊保護素子として電圧入力部に設けられており、そのことにより上記目的が達成される。
【００２６】
上記構成により、以下に、本発明の作用について説明する。
【００２７】
本発明においては、アノード領域とカソード領域とが素子分離領域で分離されたダイオードにおいて、カソード領域内の素子分離領域近傍位置に、絶縁物で構成された電流経路変更手段（例えば絶縁物で埋め込まれたトレンチ領域）を設けたので、面積が狭いＰＮ接合の湾曲部（突端部）と、ＰＮ接合の面積が広い底面部とがトレンチ領域によって分離されることによって、降伏電流経路は、面積が狭いＰＮ接合の湾曲部（突端部）側よりは、ＰＮ接合の面積が広い底面部側になり、ＰＮ接合の底面部側でブレークダウンを生じさせることが可能となる。
【００２８】
また、カソード領域をその外周に沿って囲むようにそのトレンチ領域（深い溝）領域を設ければ、面積が狭いＰＮ接合の湾曲部（突端部）と、ＰＮ接合の面積が広い底面部とは完全にトレンチ領域によって分断されて、降伏電流経路は、面積が狭いＰＮ接合の湾曲部（突端部）側には流れず、ＰＮ接合の面積が広い底面部側に流れて、より完全にＰＮ接合の底面部側でブレークダウンを生じさせることが可能となる。
【００２９】
ＰＮ接合の面積が広い底面部側に降伏電流経路を向けるために、カソード領域のＮ型不純物層の下にＰ型高濃度不純物領域を設けても、従来のように熱履歴やウェル濃度によって個々に追加される不純物濃度を設定するまでの必要はなく、カソード領域の全域に、第１導電型不純物をイオン注入した後に、さらに第２導電型不純物をイオン注入するだけでよく、製造工程は煩雑にならない。
【００３０】
このように、ＰＮ接合の底面部下のウェル濃度を高くすれば、そのウェル濃度の高い高濃度不純物領域により降伏電流経路がより容易にＰＮ接合の底面部側になって、ＰＮ接合の底面部側でより容易にブレークダウンを生じさせることが可能となる。
【００３１】
これによって、従来のように面積が狭いＰＮ接合の湾曲部（突端部）に電流が集中して流れて発熱していたのを、面積が広いＰＮ接合の底面部側に降伏電流が流れ、流れる降伏電流量をより多く流すことが可能となり、そこからの発熱量は少なくなる。これによって、従来のような素子破壊が大幅に抑制され得る。
【００３２】
この場合のトレンチ領域は、カソード領域を囲む素子分離領域の全域に沿うように形成されるので、狭いＰＮ接合の湾曲部に流れる電流をなくすこともできる。トレンチ領域の幅は、０．２μｍ以上５μｍ以下に設定することが好ましい。また、カソード領域において、トレンチ領域の深さは、カソード領域を構成する第２導電型不純物層（Ｎ＋／Ｐウェルダイオードの場合にはＮ＋層、Ｐ＋／Ｎウェルダイオードの場合にはＰ＋層）の深さ以上（少なくとも第２導電型不純物層の深さ）に設定することが好ましい。また、トレンチ領域の深さは、第２導電型不純物層の下に第１導電型ウェル領域よりも高濃度の第１導電型不純物層を設けた場合であっても、第２導電型不純物層の深さ以上に設定することが好ましい。
【００３３】
さらに、本発明のダイオードを静電破壊保護素子として設けることによって、静電気などによる高電圧が印加されても、内部の回路が破壊されることを防ぐことが可能となる。
【００３４】
【発明の実施の形態】
以下に、本発明の半導体素子の実施形態をＮ＋／Ｐウェルダイオードに適用した場合について図面を参照しながら説明する。
【００３５】
図１は、本発明のダイオードの一実施形態における要部構成を示す平面図であり、図２は図１のダイオードのＤ−Ｄ線断面図である。
【００３６】
図１および図２において、本実施形態のダイオードは所謂プレーナ技術を用いて製造されたダイオードである。このダイオードは、Ｐ型半導体基板に設けられたＰ型ウェル領域１の表面側に、アノード領域ＡとなるＰ型不純物層２とカソード領域ＢとなるＮ型（Ｎ＋）不純物層３とが所定の間隔を開けて設けられている。このＮ型不純物層３の下側に、Ｐ型ウェル領域１よりも高濃度のＰ型不純物層４が設けられている。アノード領域Ａとカソード領域Ｂとの間は、素子分離領域７（ロコス酸化膜）によって分離されている。これらのアノード領域Ａ、カソード領域Ｂおよび素子分離領域７上は絶縁膜９に覆われており、その上にアノード電極５およびカソード電極６がそれぞれ設けられている。これらのアノード電極５およびカソード電極６はそれぞれ、絶縁膜９に設けられたコンタクトホール９ａ，９ｂをそれぞれ介してアノード領域Ａおよびカソード領域Ｂと電気的にそれぞれ接続されている。
【００３７】
カソード領域Ｂ内であってロコス酸化膜７の近傍位置に、絶縁物で構成された電流経路変更手段としてのトレンチ８（深い溝部のトレンチ領域；面積が狭いＰＮ接合の湾曲部（突端部）と、ＰＮ接合の面積が広い底面部とを分断する分断手段として作用する）が設けられている。このトレンチ８は、カソード領域Ｂの外周を囲むロコス酸化膜７の周囲全域に沿って、カソード領域Ｂを囲むように平面視リング状に設けられている。このトレンチ８は、その上に形成された絶縁膜９によって埋め込まれている。トレンチ８の幅は、露光技術の限界から下限は０．２μｍ以上とし、上限は降伏電流を流す底面部の面積の確保から０．５μｍ以下に設定する。また、トレンチ８の深さは、Ｎ＋／ＰウェルダイオードではＮ型不純物層３の深さ以上に形成される。また、Ｐ＋／Ｎウェルダイオードの場合には、Ｐ型不純物層の深さ以上に形成される。また、トレンチ内への絶縁物の埋め込み技術の限界を考慮すると、トレンチ深さの上限は約３μｍとなる。なお、図２の場合にはＮ型不純物層３の下側のＰ型不純物層４よりも若干深く形成されている。
【００３８】
このように構成された本実施形態の半導体素子の製造方法について、図３を用いて説明する。
【００３９】
図３（ａ）〜図３（ｅ）は、図１および図２のダイオードの各製造工程を示す断面図である。
【００４０】
図３（ａ）に示すように、シリコンからなる半導体基板１ａにボロンなどのＰ型不純物を導入することによってＰ型ウェル領域１を形成する。本実施形態では、イオン注入法によりボロンをエネルギー１５０ｋｅＶ、ドーズ量３×１０12／ｃｍ2〜５×１０12／ｃｍ2で注入した。ロコス酸化を行って厚み３００ｎｍ〜１０００ｎｍのロコス酸化膜７を形成する。これによって分離が行われ、素子領域ＡおよびＢがそれぞれ形成される。素子領域Ａ（アノード領域）にはダイオードのアノード領域が形成され、素子領域Ｂ（カソード領域）にはカソード領域が形成されることになる。
【００４１】
次に、図３（ｂ）に示すように、フォトリソグラフィー技術によって素子領域Ｂ以外の部分をレジスト膜２０ａで覆った後、素子領域ＢにＰ型不純物２１ａを導入する。本実施形態では、イオン注入法によりボロンをエネルギー２００ｋｅＶ、ドーズ量５×１０12／ｃｍ2で注入した。このＰ型不純物２１ａの注入は、Ｐ型高濃度不純物領域１４（Ｐ型不純物層４）を形成して降伏電圧を低くするために行われるものである。
【００４２】
その後、同じレジスト膜２０ａを用いて、リンや砒素などのＮ型不純物２１ｂを導入することによって、カソード領域ＢとしてＮ型不純物層（Ｎ＋型拡散層）３を形成する。本実施形態では、イオン注入法により砒素をエネルギー４０ｋｅｖ、ドーズ量２×１０15／ｃｍ2〜５×１０15／ｃｍ2で注入した。
【００４３】
さらに、図３（ｃ）に示すように、レジスト膜２０ａを除去し、フォトリソグラフィー技術によって素子領域（アノード領域Ａ）以外の部分をレジスト膜２０ｂで覆った後、素子領域（アノード領域Ａ）にボロンや二弗化ボロンなどのＰ型不純物２１ｃを導入することによって、アノード領域を形成する。本実施形態では、イオン注入法により二弗化ボロンをエネルギー３０ｋｅＶ、ドーズ量１×１０15／ｃｍ2〜３×１０15／ｃｍ2で注入した。
【００４４】
さらに、図３（ｄ）に示すように、レジスト２０ｂを除去し、８００℃〜８５０℃、３０分〜６０分のアニール処理を行うことによって、注入された不純物２１ａ〜２１ｃを活性化させ、Ｐ型不純物層（Ｐ型拡散層）２および４、Ｎ型不純物層（Ｎ＋型拡散層）３を形成する。
【００４５】
その後、フォトリソグラフィー技術によってトレンチ形成領域以外の部分をレジスト膜２０ｃで覆った後、トレンチ８を形成する。本実施形態では、ＲＩＥ法によって、エッチングガスとしてＨＢｒ、Ｃｌ2、Ｏ2などを使用し、ＨＢｒおよびＣｌ2の流量は１０ｓｃｃｍ〜１００ｓｃｃｍ、Ｏ2の流量は０ｓｃｃｍ〜５０ｓｃｃｍで、ＲＦ Ｐｏｗｅｒは４００ｋＷ〜１０００ｋＷ、圧力は０．５Ｐａ〜１０Ｐａとしてエッチングを行ってトレンチ８を形成した。トレンチ８の深さは約０．５μｍ〜２μｍ、幅は０．２μｍ〜５μｍとした。なお、トレンチ８の形成後にアニール処理を行うと、トレンチ近傍に歪が生じ、その歪部で降伏が生じてしまうため、トレンチ形成工程はアニール処理後に行う必要がある。
【００４６】
次に、図３（ｅ）に示すように、ＳｉＯ2などの絶縁性材料をＣＶＤ法などによって堆積させ、絶縁膜９を形成する。これによって、トレンチ８内が絶縁膜９で埋め込まれる。
【００４７】
その後、フォトリソグラフィー技術とエッチングによって、絶縁膜９にコンタクトホール９ａおよび９ｂを形成する。Ａｌ膜やＡｌ／ＴｉＷ積層膜などの金属膜をスパッタリングし、フォトリソグラフィー技術とエッチングによってアノード電極５およびカソード電極６をそれぞれ形成して、コンタクトホール９ａおよび９ｂをそれぞれ介してアノード領域Ａおよびカソード領域Ｂと電気的にそれぞれ接続させる。
【００４８】
以上によって、本実施形態のダイオードが作製される。なお、図３（ｅ）の点線で囲んだ部分Ｘは、図２に示す部分に相当する。
【００４９】
本実施形態のダイオードにおいては、トレンチ８が設けられていることによって、図２に示すような降伏電流経路１１となって、ＰＮ接合の底面部１３に電流が流れてブレークダウンが生じる。これによって、本実施形態のダイオードの降伏電流は、面積が狭いＰＮ接合の湾曲部１２ではなく、面積が広いＰＮ接合の底面部１３を流れることになり、流れる降伏電流の量をより多くすることができる。これによって、狭い面積の湾曲部に降伏電流が集中することによる素子破壊が防止される。
【００５０】
図３に示すようにして作製した本実施形態のダイオードの電圧―電流特性を、図４に示している。図４には、比較のために、トレンチ８を設けていない従来のダイオードの電圧−電流特性も同時に示している。図４の縦軸には電流、横軸にはカソード電圧を示している。
【００５１】
図４に示すように、カソード領域Ｂにトレンチ８が設けられている本実施形態のダイオードによれば、トレンチ８が設けられていない従来のダイオードの場合と比較して、より大きな電流を流すことが可能である。例えばカソード電圧が１８Ｖ〜２０Ｖ付近において、カソード領域Ｂにトレンチ８が設けられている本実施形態のダイオードでは、トレンチ８が設けられていない従来のダイオードと比較して、１．６倍〜１．７倍の電流を流すことが可能となった。これは、同じ電流を流すために、ダイオードの素子面積を約６０％程度に縮小することができるということを意味するため、素子面積の縮小化を図ることができる。
【００５２】
これは、上述したように、トレンチ８が設けられていない従来のダイオードの降伏電流は面積が狭いＰＮ接合の湾曲部１２に集中して流れるのに対して、カソード領域Ｂにトレンチ８が設けられている本実施形態のダイオードの降伏電流は、面積が広いＰＮ接合の底面部１３を流れるためである。
【００５３】
このように構成された本実施形態のダイオードを、静電破壊保護素子として用いて、半導体装置の電圧入力部に設けることによって、半導体装置の面積を大幅に増大することなく、半導体装置の静電破壊を防ぐことが可能となる。
【００５４】
したがって、本実施形態によれば、図３に示すように、半導体基板１ａ上に素子分離領域７を形成する工程と、カソード領域Ｂに不純物２１ａおよび２１ｂをイオン注入する工程と、アノード領域Ａに不純物２１ｃをイオン注入する工程と、カソード領域Ｂの外周部に沿って、電流経路変更手段としてのトレンチ８を形成する工程と、絶縁膜９を形成してトレンチ内を埋め込む工程と、絶縁膜９にコンタクトホール９ａ，９ｂをそれぞれ形成し、カソード電極５およびアノード電極６を形成してカソード領域とアノード領域とを電気的にそれぞれ接続する工程とを行って本実施形態の半導体素子としてのダイオードを作製する。このように、カソード領域の外周部分にトレンチ８が設けられた本実施形態の静電破壊保護素子において、面積が広いＰＮ接合の底面部に流し得る電流量が多くなるため、ここでの発熱も抑えられて半導体素子の静電破壊を大幅に抑制することができる。
【００５５】
ＰＮ接合の面積が広い底面部側に降伏電流経路を向けるために、カソード領域ＢのＮ型不純物層３の下にＰ型不純物層４を設ける場合、従来のように熱履歴やウェル濃度によって個々に追加される不純物濃度を設定するまでの必要はなく、カソード領域の全域に、Ｐ型不純物をイオン注入した後に、さらにＮ型不純物をイオン注入するだけでよく、トレンチ８を設けない従来のように製造工程が煩雑になることはない。
【００５６】
なお、本発明の電流経路変更手段としてのトレンチ８の他に、ジャンクションの濃度を高くすることにより降伏耐圧を下げる方法があり、これらを併用することができる。
【００５７】
【発明の効果】
以上により、本発明によれば、カソード領域の周囲に電流経路変更手段としてのトレンチ領域が設けられているため、カソード領域の周囲外（トレンチ外）の面積が狭いＰＮ接合の湾曲部を介して電流が集中して流れるのではなく、面積が広いＰＮ接合の底面部を介して電流が流れるため、トレンチ領域が設けられていない従来の半導体素子よりも大きな電流を流すことができる。これによって、発熱による半導体素子の静電破壊を大幅に抑制することができ、かつ素子面積の縮小化をも図ることができる。
【００５８】
また、カソード領域のＮ型不純物層の下にＰ型高濃度不純物領域を設けて、ＰＮ接合底面部のウェル濃度を高くしてその底面でブレークダウンを生じさせる従来の半導体素子のように、不純物濃度を個々に追加される不純物濃度を設定するまでの必要がないため、従来のように製造工程が煩雑化することもない。
【００５９】
さらに、本発明の半導体素子を静電破壊保護素子として電圧入力部に設けることによって、半導体装置の静電破壊を大幅に抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体素子の一実施形態であるダイオードの要部構成を示す平面図である。
【図２】図１のダイオードのＤ−Ｄ線断面図である。
【図３】（ａ）〜（ｅ）は図２のダイオードの各製造工程を示す断面図である。
【図４】本発明および従来のダイオード電圧−電流特性を示すグラフである。
【図５】従来の静電破壊保護ダイオードにおける要部構成例を示す断面図である。
【図６】従来の静電破壊保護ダイオードにおける他の要部構成例を示す断面図である。
【符号の説明】
１ Ｐ型ウェル領域
２ Ｐ型不純物層（アノード領域Ａ）
３ Ｎ型不純物層（カソード領域Ｂ）
４ Ｐ型不純物層
５ アノード電極
６ カソード電極
７ 素子分離領域（ロコス酸化膜）
８ トレンチ（トレンチ領域；溝部または溝手段）
９ 絶縁膜
９ａ、９ｂ コンタクトホール
１１ 降伏電流の経路
１２ ＰＮ接合の湾曲部（突端部）
１３ ＰＮ接合の底面部
１４ Ｐ型高濃度不純物領域
２０ａ、２０ｂ、２０ｃ レジスト膜
２１ａ、２１ｂ、２１ｃ 不純物
Claims (6)
- 半導体基板に設けられたＰ型ウェル領域上の素子分離領域と、
前記素子分離領域に隣接して前記Ｐ型ウェル領域の表面側に設けられたＮ型不純物層と、該Ｎ型不純物層の下側に設けられたＰ型高濃度不純物層とを有するカソード領域と、
前記Ｎ型不純物層とは前記素子分離領域にて分離された状態で前記Ｐ型ウェル領域の表面側に設けられたＰ型不純物層を有するアノード領域と、
前記カソード領域内の外周部に、該カソード領域の中心部を囲んで設けられたトレンチ領域と、
該トレンチ領域内に埋め込まれた絶縁膜と
を有する半導体素子。 - 前記トレンチ領域の幅は０．２μｍ以上５μｍ以下に設定されている請求項１に記載の半導体素子。
- 前記トレンチ領域の深さは、前記カソード領域を構成する少なくとも前記Ｐ型高濃度不純物層の深さに設定されている請求項１または２に記載の半導体素子。
- 前記アノード領域とカソード領域とによって構成されたダイオード素子である請求項１〜３の何れかに記載の半導体素子。
- 半導体基板にＰ型ウェル領域を形成する工程と、
該Ｐ型ウェル領域上におけるカソード領域となる領域およびアノード領域となる領域以外の領域に素子分離領域を形成する工程と、
前記素子分離領域が形成されていない前記Ｐ型ウェル領域の表面におけるカソード領域となる領域にＰ型不純物を導入してＰ型高濃度不純物層を形成する工程と、
前記カソード領域となる領域にＮ型不純物を導入して前記Ｐ型高濃度不純物領域上にＮ型不純物層を設けることによりカソード領域を形成する工程と、
前記アノード領域となる領域にＰ型不純物を導入してＰ型不純物層を形成することによりアノード領域を形成する工程と、
前記カソード領域内における外周部に、該カソード領域の中心部を囲むトレンチ領域を形成する工程と、
前記素子分離領域、前記カソード領域および前記アノード領域を覆うように絶縁膜を形成すると共に、前記トレンチ領域内を該絶縁膜で埋め込む工程と、
該絶縁膜上に、前記カソード領域に接続されているカソード電極および、前記アノード領域に接続されているアノード電極を形成する工程とを包含する半導体素子の製造方法。 - 請求項１〜４の何れかに記載の半導体素子が静電破壊保護素子として電圧入力部に設けられている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003168429A JP4118196B2 (ja) | 2003-06-12 | 2003-06-12 | 半導体素子、その製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003168429A JP4118196B2 (ja) | 2003-06-12 | 2003-06-12 | 半導体素子、その製造方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005005541A JP2005005541A (ja) | 2005-01-06 |
| JP4118196B2 true JP4118196B2 (ja) | 2008-07-16 |
Family
ID=34093922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003168429A Expired - Fee Related JP4118196B2 (ja) | 2003-06-12 | 2003-06-12 | 半導体素子、その製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4118196B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101983827B (zh) * | 2010-10-19 | 2013-07-10 | 成都新大洋焊接材料有限责任公司 | 一种合金抗蠕变耐热钢埋弧焊丝 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752484B1 (ko) | 2005-09-27 | 2007-08-27 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP7260153B2 (ja) * | 2019-03-29 | 2023-04-18 | ラピスセミコンダクタ株式会社 | 半導体装置、およびその製造方法 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101983827B (zh) * | 2010-10-19 | 2013-07-10 | 成都新大洋焊接材料有限责任公司 | 一种合金抗蠕变耐热钢埋弧焊丝 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005005541A (ja) | 2005-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080208 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080422 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140502 Year of fee payment: 6 |
|
| RD04 | Notification of resignation of power of attorney |
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|
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