KR100242471B1 - 반도체 메모리장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 보다 간단한 공정을 통하여 좁은 영역에서 보다 큰 정전용량을 얻을 수 있도록 한 커패시터 제조방법에 관한 것으로, 반도체기판상에 제1절연막을 형성하여 기판 표면을 평탄화시키는 단계와, 상기 절연막상에 제1도전층과 제2절연막을 형성하는 단계, 소정의 스토리지전극영역에 해당하는 상기 제2절연막부분을 선택적으로 소정두께만큼 식각하는 단계, 상기 제2절연막과 제1도전층 및 제1절연막을 선택적으로 식각하여 기판 소정부분을 노출시키는 스토리지전극 콘택을 형성하는 단계, 기판 전면에 제2도전층을 형성하는 단계, 상기 제2도전층 상부의 소정영역에 마스크패턴을 형성하는 단계, 및 상기 마스크패턴을 이용하여 상기 제2도전층과 제2절연막 및 제1도전층을 차례로 식각하여 상기 제1도전층 및 제2도전층으로 이루어진 스토리지전극을 형성하는 단계를 포함하여 이루어지는 커패시터 제조방법을 제공한다.

Description

반도체 메모리장치의 캐패시터 제조방법

제1(a)도 및 제1(b)도는 종래 기술에 의한 반도체 메모리장치의 캐패시터 제조방법을 도시한 공정순서도.

제2(a)도 및 제2(d)도는 본 발명의 제1실시예에 의한 반도체 메모리장치의 캐패시터 제조방법을 도시한 공정순서도.

제3(a)도 및 제3(d)도는 본 발명의 제2실시예에 의한 반도체 메모리장치의 캐패시터 제조방법을 도시한 공정순서도.

제4(a)도 및 제4(d)도는 본 발명의 제3실시예에 의한 반도체 메모리장치의 캐패시터 제조방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체기판 11 : 필드산화막

12 : 소오스 및 드레인접합 13,15 : 산화막

14,16 : 폴리실리콘층 17 : 감광막

18 : 유전체막 19 : 플레이트전극

본 발명은 반도체 메모리장치의 캐패시터 제조방법에 관한 것으로 특히 보다 간단한 공정을 통하여 좁은 영역에서 보다 큰 정전용량을 얻을 수 있도록 한 캐패시터 제조방법에 관한 것이다.

반도체 메모리장치가 고집적화되어 그 크기가 작아짐에 따라 각 메모리셀에 필요한 정전용량을 얻기 위해서는 작은 면적에서 보다 큰 정전용량을 얻을 수 있는 기술이 요구된다.

제1(a)도 및 제1(b)도는 종래 기술에 따른 메모리장치의 캐패시터 스토리지전극 형성방법을 도시한 것이다.

제1(a)도를 참조하면, 반도체기판(1)상에 소자간 분리를 위한 필드산화막(2)을 형성한 후, 게이트절연막 및 게이트전극(도시하지 않음) 형성공정을 거친 다음, 이온 주입에 의해 소오스 및 드레인접합(3)을 형성한다. 이어서 산화막(도시하지 않음)을 이용하여 기판 표면을 평탄화시키고, 비트라인 콘택 및 비트라인(도시하지 않음) 형성 공정을 거친 후, 기판 전면에 산화막(4)을 형성하여 평탄화시킨 다음, 상기 산화막(4) 및 층간절연층(도시하지 않음)을 선택적으로 식각하여 스토리전극 콘택을 형성한다.

이어서 상기 스토리지전극 콘택이 형성된 기판 전면에 폴리실리콘층(5)과 산화막(6)을 차례로 형성한 후, 사진식각공정을 통해 이를 소정패턴으로 패터닝한다. 그리고 기판전면에 다시 폴리실리콘을 증착하고 이를 이방성식각하여 상기 산화막(6) 및 폴리실리콘층(5)패턴 측면에 폴리실리콘측벽(7)을 형성함으로써 상기 폴리실리콘패턴(5)과 폴리실리콘측벽(7)으로 이루어진 원통형의 스토리지전극을 형성한다.

이어서 제1(b)도를 참조하면, 상기 산화막(6)을 제거한 후, 상기 스토리지전극 전면에 유전체막(8)을 형성하고, 그 전면에 폴리실리콘을 증착하고 패터닝하여 캐패시터 플레이트전극(9)을 형성함으로써 원통형 캐패시터를 완성환다.

상기한 종래기술은 캐패시터의 스토리지전극을 원통형으로 형성함으로써 그 유효 표면적을 넓히고자 한 것으로, 동일한 평면적에서는 원통의 높이를 증가시킴으로써 스토리지전극의 유효표면적을 넓혀 정전용량을 증대시킬 수 있다. 그러나 원통을 형성하기 위해 폴리실리콘층을 두번 형성해야 하는 등 소자 제조공정이 복합하고, 원통형 전극 형성을 위해 사용되는 산화막(6)을 제거할 때 평탄화를 위해 사용된 산화막(4)이 과도하게 식각될 경우, 스토리지전극 콘택이 형성되지 않고 박리될 수도 있는 문제가 있다.

본 발명은 이와 같은 문제를 해결하기 위한 것으로, 스토리지전극 하부의 층간 절연막이 손상되는 것을 방지할 수 있으며 대용량의 원통형 캐패시터를 형성할 수 있는 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 제1 절연막을 형성하여 평탄화시키는 제1단계; 상기 제1 절연막 상에 제1 도전층을 형성하는 제2단계; 상기 제1도전층 상에 제2 절연막을 형성하는 제3 단계; 상기 제2 절연막의 일부를 선택적으로 식각하여 상기 제2 절연막 내에 트렌치를 형성하는 제4 단계; 상기 트렌치 중심부의 상기 제2 절연막, 상기 제1 도전층 및 상기 제1 절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키며 상기 트렌치와 연결되는 콘택홀을 형성하는 제5 단계; 상기 제5단계가 완료된 전체 구조 상에 제2 도전층을 형성하는 제6 단계; 상기 트렌치를 채우는 마스크 패턴을 형성하는 제7 단계; 상기 마스크 패턴을 식각마스크로 이용하여, 상기 제2 도전층, 상기 제2 절연막 및 상기 제1 도전층을 차례로 식각해서, 상기 제1 도전층 및 상기 제2 도전층으로 이루어지는 스토리지전극을 형성하는 제8 단계; 상기 마스크 패턴 및 상기 제2 저리연막을 제거하여 상기 스토리지 전극을 노출시키는 제9 단계; 상기 스토리지전극 전면에 유전체막을 형성하는 제10 단계; 및 상기 유전체막 전면에 캐패시터 플레이트전극을 형성하는 제11 단계를 포함하는 반도체 메모리장치의 캐패시터 제조방법을 제공한다.

이와 같은 방법에 따라, 제2 도전층은 원통 형상을 갖게 되고 원통의 바닥면과 제1도전층이 마주보게 된다. 그러므로, 제2 도전층의 원통 바닥 부분뿐만 아니라 제1도전층 표면상에도 유전체를 형성할 수 있어 전하저장면적을 보다 증가시킬 수 있다.

또한, 제2 절연막 스토리지전극 하부의 제1 절연막 부분이 제2 절연막 제거 과정에서 제1 도전층으로 덮여있기 때문에 스토리지 전극 하부의 제1 절연막이 손상되는 것을 효과적으로 방지할 수 있어 스토리지 전극이 박리되는 것을 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2(a)도 내지 제2(c)도에 본 발명에 제1실시예에 의한 반도체 메모리장치의 캐패시터 제조방법을 공정순서에 따라 도시하였다.

먼저, 제2(a)도를 참조하면, 반도체기판(10)상에 소자간 분리를 위한 필드산화막(11)을 형성한 후, 게이트절연막 및 게이트전극(도시하지 않음) 형성공정을 거친 다음, 이온주입에 의해 소오스 및 드레인접합(12)을 형성한다. 이어서 산화막(도시하지 않음)을 이용하여 기판 표면을 평탄화시키고, 비트라인 콘택 및 비트라인(도시하지 않음) 형성공정을 거친 후, 기판 전면에 절연막으로서, 예컨대 산화막(13)을 형성하여 평탄화시킨 다음, 이 위에 캐패시터 전극 형성을 위한 제1도전층으로서 폴리실리콘층(14)을 형성한다. 이어서 폴리실리콘층(14)상에 원통형 전극 형성을 위한 절연막으로서, 산화막(15)을 형성하고 사진식각공정을 통해 상기 산화막(15)을 선택적으로 소정 두께만큼 식각하여 소정의 스토리지전극 부분을 정의한다. 즉, 스토리지전극 부분에 해당하는 산화막(15) 부분을 선택적으로 식각해낸다. 상기 산화막(15) 대신에 질화막을 사용할 수도 있다. 또한, 상기 산화막(15)을 다층으로 형성하는 것도 가능하다.

다음에 제2(b)도를 참조하면, 상기 산화막(15)과 폴리실리콘층(14) 및 산화막(13)을 선택적으로 식각하여 상기 소오스 및 드레인접합(12)의 소정부분을 노출시키는 스토리지전극 콘택을 형성한다. 이어서 기판 전면에 캐패시터 전극 형성을 위해 제2도 전층으로서, 예컨대 폴리실리콘(16)을 증착한다.

이어서 제2(c)도를 참조하면, 기판 전면에 감광막(17)을 형성하고 에치백을 행하여 스토리지전극 영역 이외의 부분에 형성된 감광막을 식각한 후, 상기 스토리지 전극 영역상에 남아 있는 감광막(17)을 마스크로 이용하여 상기 폴리실리콘층(16)을 이방성 식각하고 이어서, 산화막(15)을 등방성식각하여 제거한 다음 폴리실리콘층(14)을 이방성식각함으로써 폴리실리콘층(14)과 폴리실리콘층(16)으로 이루어진 스토리지전극을 형성한다. 이때, 상기 에치백공정시 감광막(17)과 폴리실리콘층(16)의 식각선택비는 1 :1이 되게 할 수도 있다. 상기 감광막(17) 대신에 폴리이미드와 같은 고분자 화합물을 사용하거나, 또는 SOG(spin on glass), 산화막을 사용하는 것도 가능하다.

다음에 제2(d)도를 참조하면, 상기 감광막을 제거하고, 상기 스토리지전극 전면에 유전체막(18)을 형성한 후, 그 전면에 도전층으로서, 폴리실리콘을 증착하고 패터닝하여 캐패시터 플레이트전극(19)을 형성함으로써 원통형 캐패시터를 완성한다. 이때, 상기 유전체막(18) 형성전에 캐패시터 유효 표면적을 증가시키기 위해 스토리지전극 표면에 반구형 폴리실리콘(hemispherical grain polysilicon)을 증착할 수도 있다.

상기한 본 발명의 제1실시예에 의하면, 원통형 스토리지전극 형성을 위한 산화막(15)의 제거공정시 그 하부에 폴리실리콘층(14)이 남아 있게 되므로 평탄화를 위해 사용된 산화막(13)이 과도식각되어 스토리지전극 콘택이 형성되지 않는 스토리지전극 박리현상이 나타나지 않게 된다. 또한, 스토리지전극 콘택 형성시 건식식각을 행하는 경우, 기판 전면에 걸쳐서 콘택 상부에 도전층, 즉 폴리실리콘층(14)이 존재하므로 건식식각의 균일성이 증대되는 장점이 있다. 그리고 제1도전층인 폴리실리콘층(14)과 제2도전층인 폴리실리콘층(16)의 아래 면이 이용되는 구조이므로 스토리지전극 용량이 증대된다.

다음에 제3(a)도 내지 제3(d)도를 참조하여 본 발명의 제2실시예에 의한 캐패시터 제조방법을 설명한다.

먼저, 제3(a)도를 참조하면, 반도체기판(10)상에 소자간 분리를 위한 필드산화막(11)을 형성한 후, 게이트절연막 및 게이트전극(도시하지 않음) 형성공정을 거친 다음, 이온주입에 의해 소오스 및 드레인접합(12)을 형성한다. 이어서 산화막(도시하지 않음)을 이용하여 기판 표면을 평탄화시키고, 비트라인 콘택 및 비트라인(도시하지 않음) 형성공정을 거친 후, 기판 전면에 절연막으로서, 예컨대 산화막(13)을 형성하여 평판화시킨 다음, 이 위에 캐패시터 전극 형성을 위한 절연층으로서, 예컨대 산화막(15)을 형성하고 사진식각공정을 통해 이를 선택적으로 식각하여 소정의 스토리지전극 부분을 정의한다. 즉, 스토리지전극 부분에 해당하는 산화막(15) 부분을 선택적으로 식각해낸다. 상기 산화막(15) 대신에 질화막을 사용할 수도 있다. 또한, 상기 산화막(15)을 다층으로 형성하는 것도 가능하다.

다음에 제3(b)도를 참조하면, 상기 산화막(15)을 선택적으로 식각하여 상기 소오스 및 드레인접합(12)의 소정부분을 노출시키는 스토리지전극 콘택을 형성한다. 이어서 기판 전면에 캐패시터 전극 형성을 위해 도전층으로서, 예컨대 폴리실리콘(14)을 증착한다.

이어서 제3(c)도를 참조하면, 기판 전면에 감광막(17)을 형성하고 에치백을 행하여 스토리지전극 영역 이외의 부분에 형성된 감광막을 식각한 후, 상기 스토리지전극 영역상에 남아 있는 감광막(17)을 마스크로 이용하여 상기 산화막(15)과 폴리실리콘층(14)을 식각함으로써 폴리실리콘층(14)으로 이루어진 스토리지전극을 형성한다. 이때, 상기 에치백공정시 감광막(17)과 폴리실리콘층(14)의 식각선택비는 1:1이 되게 할 수도 있다. 상기 감곽막(17) 대신에 폴리이미드와 같은 고분자 화합물을 사용하거나, 또는 SOG(spin on glass), 산화막을 사용하는 것도 가능하다.

다음에 제3(d)도를 참조하면, 상기 감광막을 제거하고, 상기 스토리지전극 전면에 유전체막(18)을 형성한 후, 그 전면에 도전층으로서, 폴리실리콘을 증착하고 패터닝하여 캐패시터 플레이트전극(19)을 형성함으로써 원통형 캐패시터를 완성한다. 이때, 상기 유전체막(18) 형성전에 캐패시터 유효 표면적을 증가시키기 위해 스토리지전극 표면에 반구형 폴리실리콘(hemispherical grain polysilicom)을 증착할 수도 있다.

이상에서 설명한 바와 같이 본 발명의 제2실시예에 의하면, 한번의 폴리실리콘층 형성공정에 의해 원통형 스토리지전극을 형성할 수 있으며, 이에 따라 종래 기술에서 두번째 형성되는 폴리실리콘 측벽이 처음에 형성된 폴리실리콘패턴에 연결되지 않거나 공정중에 박리되는 문제를 해결할 수 있게 된다.

다음에 제4(a)도 내지 제4(c)도를 참조하여 본 발명에 제3실시예에 의한 반도체 메모리장치의 캐패시터 제조방법을 설명한다.

먼저, 제4(a)도를 참조하면, 반도체기판(10)상에 소자간 분리를 위한 필드산화막(11)을 형성한 후, 게이트절연막 및 게이트전극(도시하지 않음) 형성공정을 거친 다음, 이온주입에 의해 소오스 및 드레인접합(12)을 형성한다. 이어서 산화막(도시하지 않음)을 이용하여 기판 표면을 평탄화시키고, 비트라인 콘택 및 비트라인(도시하지 않음) 형성공정을 거친 후, 기판 전면에 절연막으로서, 예컨대 산화막(13)을 형성하여 평탄화시킨 다음, 이 위에 폴리실리콘층(14)을 형성한다. 이어서 폴리실리콘층(14)상에 원통형 전극 형성을 위한 절연막으로서, 산화막(15)을 형성하고 사진식각공정을 통해 상기 상화막(15)을 선택적으로 식각하여 소정의 스토리지전극 부분을 정의한다. 즉, 스토리지전극 부분에 해당하는 산화막(15) 부분을 선택적으로 식각해낸다. 상기 산화막(15) 대신에 질화막을 사용할 수도 있다. 또한, 상기 산화막(15)을 다층으로 형성하는 것도 가능하다.

다음에 제4(b)도에 참조하면, 상기 산화막(15)과 폴리실리콘층(14)을 선택적으로 식각하여 상기 소오스 및 드레인접합(12)의 소정부분을 노출시키는 스토리지전극콘택을 형성한다. 이어서 기판 전면에 캐패시터 전극 형성을 위해 도전층으로서, 예컨대 폴리실리콘(16)을 증착한다.

이어서 제4(c)도를 참조하면, 기판 전면에 감광막(17)을 형성하고 에치백을 행하여 스토리지전극 영역 이외의 부분에 형성된 감광막을 식각한 후, 상기 스토지리전극 영역상에 남아 있는 감광막(17)을 마스크로 이용하여 상기 폴리실리콘층(16)과 산화막(15) 및 폴리실리콘층(14)을 차례로 식각함으로써 폴리실리콘층(14)과 폴리실리콘층(16)으로 이루어진 스토리지전극을 형성한다. 이때, 상기 에치백공정시 감광막(17)과 폴리실리콘층(16)의 식각선택비는 1:1이 되도록 한다. 상기 감광막(17) 대신에 폴리이미드와 같은 고분자 화합물을 사용하거나, 또는 SOG, 산화막을 사용하는 것도 가능하다.

다음에 제4(d)도에 참조하면, 상기 감광막을 제거하고, 상기 스토리지전극 전면에 유전체막(18)을 형성한 후, 그 전면에 도전층으로서, 폴리실리콘을 증착하고 패터닝하여 캐패시터 플레이트전극(19)을 형성함으로써 원통형 캐패시터를 완성한다. 이때, 상기 유전체막(18) 형성전에 캐패시터 유효 표면적을 증가시키기 위해 스토리지전극 표면에 반구형 폴리실리콘(hemispherical grain polysilicom)을 증착할 수도 있다.

한편, 상기 폴리실리콘층(14) 대신에 질화막을 형성할 수도 있다. 이 경우, 상기 산화막(15)을 제거한 후에 질화막을 제거하지 않는다. 또한, 상기 산화막(15)을 제거한 후, 상기 질화막을 완전히 제거하고 유전체막(18)을 형성함으로써 폴리실리콘층(16)의 아래 면까지 스토리지전극 유효면적으로 사용할 수 있도록 하여 스토리지전극의 유효 표면적을 증가시킬 수도 있다.

이상에서 설명한 바와 같이 본 발명의 제3실시예에 의하면, 원통형 스토리지전극 형성을 위한 산화막(15)의 제거공정시 그 하부에 폴리실리콘층(14)이 남아 있게 되므로 평탄화를 위해 사용된 산화막(13)이 과도식각되어 스토리지전극 콘택이 형성되지 않는 스토리지전극 박리현상이 나타나지 않게 된다. 또한, 스토리지전극 콘택 형성시 건식식각을 행하는 경우, 기판 전면에 걸쳐서 콘택 상부에 도전층, 즉 폴리실리콘층(14)이 존재하므로 건식식간의 균일성이 증대되는 장점이 있다.

이상 상술한 바와 같이 본 발명에 의하면, 종래 기술에서 공정중에 발생할 수 있는 문제점들을 개선하면서도 용이한 공정에 의해 큰 정전용량을 얻을 수 있으므로 고집적 반도체 메모리소자에 적용할 경우 공정 개선을 통한 경제적 이득을 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (8)

1. 반도체 기판 상에 제1절연막을 형성하여 평탄화시키는 제1단계; 상기 제1 절연막 상에 제1 도전층을 형성하는 제2 단계; 상기 제1 도전층 상에 제2 절연막을 형성하는 제3 단계; 상기 제2 절연막의 일부를 선택적으로 식각하여 상기 제2 절연막 내에 트렌치를 형성하는 제4단계; 상기 트렌치 중심부의 상기 제2 절연막, 상기 제1 도전층 및 상기 제1 절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키며 상기 트렌치와 연결되는 콘택홀을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 도전층을 형성하는 제6 단계; 상기 트렌치를 채우는 마스크 패턴을 형성하는 제7 단계; 상기 마스크 패턴을 식각마스크로 이용하여, 상기 제2 도전층, 상기 제2 절연막 및 상기 제1 도전층을 차례로 식각해서, 상기 제1 도전층 및 상기 제2 도전층으로 이루어지는 스토리지전극을 형성하는 제8 단계; 상기 마스크 패턴 및 상기 제2 절연막을 제거하여 상기 스토리지 전극을 노출시키는 제9 단계; 상기 스토리지전극 전면에 유전체막을 형성하는 제10 단계; 및 상기 유전체막 전면에 캐패시터 플레이트전극을 형성하는 제11 단계를 포함하는 반도체 메모리 장치의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1 절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제2 절연막을 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제1도전층 및 상기 제2 도전층을 각각 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 마스크패턴을 감광막, 고분자 화합물, SOG 및 산화막 중에서 선택한 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
6. 제1항 또는 제5항에 있어서, 상기 제7 단계는, 상기 제6 단계가 완료된 전체 구조 상에 마스크 물질층을 형성하는 단계; 및 상기 마스크 물질층을 에치백하여 상기 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
7. 제1항에 있어서, 상기 제2절연막을 적어도 두층으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
8. 제1항에 있어서, 상기 제9단계 후, 상기 스토리지전극 표면에 반구형 폴리실리콘층을 형성하는 제11단계를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.