KR0154162B1 - 반도체소자의캐패시터 제조방법 - Google Patents
반도체소자의캐패시터 제조방법Info
- Publication number
- KR0154162B1 KR0154162B1 KR1019940015430A KR19940015430A KR0154162B1 KR 0154162 B1 KR0154162 B1 KR 0154162B1 KR 1019940015430 A KR1019940015430 A KR 1019940015430A KR 19940015430 A KR19940015430 A KR 19940015430A KR 0154162 B1 KR0154162 B1 KR 0154162B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- insulating
- etching
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한것으로, 특히 64메가 디램급 이상의 초고집적 반도체 소자에 이용될 수 있도록 하기 위하여 선택적 산화막성장방법, 절연막의 식각선택비가 다른점을 이용한 식각공정등을 이용하여 저장전극의 표면적을 증대시킬수 있으며, 새로운 마스크의 제작없이 하부층에서 사용하였던 마스크를 이용함으로써 반도체소자의 수율과 신뢰성을 향상시킬 수 있는 기술이다.
Description
제1도 내지 제6도는 본 발명에 의해 반도체소자의 캐패시터를 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리산화막
3 : 게이트 전극 4 : 절연막 스페이서
5 : 제1절연막 6 : 제2절연막
7 : 제1다결정실리콘막 8 : 제3절연막 스페이서
8A : 선택적 산화막 9 : 제4절연막
10 : 제5절연막 11 : 제2다결정실리콘막
25 : 저장전극 30 : 게이트전극 마스크
40 : 저장전극 콘택마스크 50 : 저장전극 마스크
본 발명은 반도체소자의 캐패시터 제조방법에 관한것으로, 특히 64메가 디램급 이상의 초고집적 반도체 소자에 이용될 수 있는 캐패시터 제조방법에 관한 것이다.
메모리소자가 집적화됨에 따라 캐패시터가 차지하는 면적이 감소되어 메모리소자에 필요한 캐패시터 용량이 줄어들게 된다. 그로인하여 고집적화가 될수록 캐패시터 용량을 증대시킬수 있는 여러가지 캐패시터 구조 예를들어 핀구조, 실린더 구조, 캐비티구조등이 대두되었으나 64 메가디램급 이상의 초고집적 반도체소자에서 캐패시터 용량을 증대시키는데는 한계가 있다.
따라서, 본 발명은 상기한 캐패시터의 용량을 증대시키기 위하여 등방성식 각, 절연막의 식각선택비, 선택적산화막 성장방법을 이용하여 캐패시터의 유효 표면적을 증대하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법의 특징은, 반도체소자의 캐패시터 제조방법에 있어서, 평탄화용 제1절연막돠 제2절연막이 형성된 반도체기판에 저장전극 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 제1다결정실리콘막을 형성하는 공정과, 상기 제1다결정실리콘막을 게이트전극 마스크를 이용하여 식각함으로써 제1다결정실리콘막패턴을 형성하고 그 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 제3절연막을 선택산화시켜 선택성장 산화막을 형성하되, 상기 제1다결정실리콘막패턴 상부에 중첩되도록 형성하는 공정과, 전체 표면상부에 제4,5절연막을 형성하되, 상기 제4절연막의 식각선택비가 우수하도록 형성하는 공정과, 상기 제5,4절연막과 선택성장 산화막을 저장전극 콘택마스크를 이용하여 식각하는 공정과, 상기 제4절연막을 측면식각하되, 타층과의 식각선택비 차이를 이용하여 캐비티를 형성하는 공정과, 전체표면상부에 제2다결정실리콘막을 형성하는 공정과, 상기 제1절연막이 노출될때까지 저장전극 마스크를 이용하여 식각하는 공정과, 상기 제 5,3,2절연막과 선택성장 산화막을 다결정실리콘막과의 식각선택비 차이를 이용하여 제거함으로써 저장전극을 형성하는 공정과, 저장전극 표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것이다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1도 내지 제6도는 본 발명에 실시예에 의해 디램에 적용되는 캐패시터를 제조하는 단계를 도시한 단면도이다.
제1도를 참조하면, 실리콘기판(1) 상부에 소자분리산화막(2)을 형성하고, 그 상부에 게이트전극(3)을 형성하고, 게이트전극(3)의 측벽에 절연막 스페이서(4)를 형성한 다음, 전체구조상부에 예를들어 PSG 또는 BPSG 막으로 평탄화용 제1절연막(5)과 예를들어 질화막으로된 제2절연막(6)을 각각 중착하고, 저장전극 콘택마스크(도시안됨)를 이용하여 상기 제2절연막(6)과 제1절연막(5)을 식각하여 콘택홀을 형성하고, 제1다결정실리콘막(7)을 증착시킨 다음, 그 상부에 게이트전극 마스크를 이용하여 제1감광막패턴(30)을 형성한다.
제2도를 참조하면, 상기 제1감광막패턴(30)을 마스크로하여 노출된 상기 제1다결정실리콘막(7)을 제2절연막(6)이 노출되기까지 식각함으로써 제1다결정실리콘막패턴(7',7)을 형성하고, 상기 제1감광막패턴(30)을 제거한 다음, 전체구조 상부에 산화막으로 제3절연막을 형성하고, 전면식각하여 상기 제1다결정실리콘막패턴(7')의 측벽에 제3절연막 스페이스(8)를 형성한다.
제3도를 참조하면, 산화막이 있는 곳에서는 성장하고, 산화막이 없는 곳에서는 성장하지 않는 선택적 산화막(8A)을 상기 제3절연막 스페이서(8)의 표면에 과잉 성장시켜 상기 제1다결정실리콘막패턴(7')의 일정 상부면까지 형성한후, 그 상부에 제4절연막(9)과 제5절연막(10)을 적충하고, 그 상부에 저장전극 콘택마스크를 이용한 식각공정으로 제2감광막패턴(40)을 형성한다.
이때, 상기 제4, 제5절연막(9,10)은 하나의 챔버에서 소오스가스를 달리하여 절연막의 식각특성을 다르게 하는것으로, 상기 제4절연막(9)은 제5절연막(10)보다 습식식각 특성이 우수한 것으로 형성한다.
제4도를 참조하면, 상기 제2감광막패턴(40)을 마스크로하여 상기 제5, 제4 및 제3절연막(10,9,8)을 건식식각하여 제1다결정실리콘막패턴(7)을 노출시킨 다음 상기 제2감광막패턴(40)을 제거하고, 상기 제4절연막(9)을 선택적으로 습식식각하여 캐비티를 형성한 다음, 전체구조 상부에 제2다결정실리콘막(11)을 증착하고, 그 상부에 저장전극 마스크를 이용하여 제3감광막패턴(50)을 형성한다.
제5도를 참조하면, 상기 제3감광막패턴(50)을 마스크로하여 노출된 지역의 제2다결정실리콘막(11), 제5절연막(10), 제4절연막(9), 제2다결정실리콘막(11), 산화막(8A), 제3절연막 스페이서(8), 제2절연막(6)을 순차적으로 건식식각한 다음, 상기 제3감광막패턴(50)을 제거하고, 남아있는 제5, 제2절연막(10,6)과 산화막(8A), 제3절연막 스페이서(8)을 습식식각으로 제거하여 제1다결정실리콘막패턴(7',7)과 제2다결정실리콘막패턴(11')으로 이루어진 저장전극(25)을 형성한다.
제6도를 참조하면, 상기 저장전극(25) 표면에 유전체막(12)과 플레이트전극(13)을 형성한다.
상기한 본 발명에 의하면, 캐패시터의 용량을 증대시키기 위하여 선택적 산화막 성장방법, 절연막의 식각선택비가 다른점을 이용한 식각공정등을 이용하여 저장전극의 표면적을 증대시킬 수 있다.
또한, 새로운 마스크의 제작없이 하부층에서 사용하였던 마스크를 이용하여 저장전극의 표면적을 증대할 수 있으므로 반도체소자의 수율과 신뢰성을 향상시킬 수 있다.
Claims (4)
- 반도체소자의 캐패시터 제조방법에 있어서, 평탄화용 제1절연막돠 제2절연막이 형성된 반도체기판에 저장전극 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 제1다결정실리콘막을 형성하는 공정과, 상기 제1다결정실리콘막을 게이트전극 마스크를 이용하여 식각함으로써 제1다결정실리콘막패턴을 형성하고 그 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 제3절연막을 선택산화시켜 선택성장 산화막을 형성하되, 상기 제1다결정실리콘막패턴 상부에 중첩되도록 형성하는 공정과, 전체 표면상부에 제4,5절연막을 형성하되, 상기 제4절연막의 식각선택비가 우수하도록 형성하는 공정과, 상기 제5,4절연막과 선택성장 산화막을 저장전극 콘택마스크를 이용하여 식각하는 공정과, 상기 제4절연막을 측면식각하되, 타층과의 식각선택비 차이를 이용하여 캐비티를 형성하는 공정과, 전체표면상부에 제2다결정실리콘막을 형성하는 공정과, 상기 제1절연막이 노출될때까지 저장전극 마스크를 이용하여 식각하는 공정과, 상기 제 5,3,2절연막과 선택성장 산화막을 다결정실리콘막과의 식각선택비 차이를 이용하여 제거함으로써 저장전극을 형성하는 공정과, 저장전극 표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제4, 제5절연막은 하나의 챔버에서 소오스가스를 달리하여 증착하되 상기 제4절연막이 제5절연막보다 습식식각시 식각선택비가 우수하도록 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제3절연막 스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015430A KR0154162B1 (ko) | 1994-06-30 | 1994-06-30 | 반도체소자의캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015430A KR0154162B1 (ko) | 1994-06-30 | 1994-06-30 | 반도체소자의캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960002852A KR960002852A (ko) | 1996-01-26 |
| KR0154162B1 true KR0154162B1 (ko) | 1998-10-15 |
Family
ID=19386820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940015430A KR0154162B1 (ko) | 1994-06-30 | 1994-06-30 | 반도체소자의캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154162B1 (ko) |
-
1994
- 1994-06-30 KR KR1019940015430A patent/KR0154162B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002852A (ko) | 1996-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0154161B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0132859B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR100334577B1 (ko) | 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법 | |
| KR100207462B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR0154162B1 (ko) | 반도체소자의캐패시터 제조방법 | |
| JP4031852B2 (ja) | 半導体集積回路の製造方法 | |
| KR0154163B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0135692B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0179839B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0124576B1 (ko) | 반도체 메모리장치의 커패시터 및 이의 제조방법 | |
| KR0166492B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0166033B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR960013644B1 (ko) | 캐패시터 제조방법 | |
| KR0140476B1 (ko) | 반도체 소자의 저장전극 제조방법 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100548594B1 (ko) | 디램의 커패시터 노드 형성방법 | |
| KR0119962B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100218308B1 (ko) | 고집적 반도체장치의 커패시터 제조방법 | |
| KR100215862B1 (ko) | 반도체 소자의 캐패시터 구조 및 제조방법 | |
| KR0132506B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 | |
| KR100419748B1 (ko) | 반도체소자의제조방법 | |
| KR980012526A (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR0168336B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR0168402B1 (ko) | 반도체 장치의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050621 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |