JPH1022469A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1022469A JPH1022469A JP8169761A JP16976196A JPH1022469A JP H1022469 A JPH1022469 A JP H1022469A JP 8169761 A JP8169761 A JP 8169761A JP 16976196 A JP16976196 A JP 16976196A JP H1022469 A JPH1022469 A JP H1022469A
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 306
- 229910052707 ruthenium Inorganic materials 0.000 claims abstract description 122
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 87
- 229910052741 iridium Inorganic materials 0.000 claims abstract description 54
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 24
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 8
- 229910052763 palladium Inorganic materials 0.000 claims abstract description 8
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 claims description 211
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 122
- 239000010409 thin film Substances 0.000 claims description 112
- 239000001301 oxygen Substances 0.000 claims description 86
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 83
- 238000010438 heat treatment Methods 0.000 claims description 68
- 239000011229 interlayer Substances 0.000 claims description 61
- 239000010410 layer Substances 0.000 claims description 60
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- 230000036961 partial effect Effects 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000137 annealing Methods 0.000 claims description 25
- 239000010936 titanium Substances 0.000 claims description 23
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 239000000470 constituent Substances 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- 239000011651 chromium Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- 239000010941 cobalt Substances 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 9
- 238000009413 insulation Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 25
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 22
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 230000003746 surface roughness Effects 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 11
- 238000010301 surface-oxidation reaction Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000002244 precipitate Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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Abstract
(57)【要約】
【課題】 キャパシタ下部電極の加工性が良く、かつ熱
処理においてもキャパシタ特性が劣化しない半導体装置
およびその製造方法を提供する。 【解決手段】 キャパシタ下部電極を、一定濃度の酸
素、チタン等の不純物元素を添加したルテニウムまたは
イリジウムを用いて形成する。
処理においてもキャパシタ特性が劣化しない半導体装置
およびその製造方法を提供する。 【解決手段】 キャパシタ下部電極を、一定濃度の酸
素、チタン等の不純物元素を添加したルテニウムまたは
イリジウムを用いて形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に、耐熱性キャパ
シタセルを用いたＤＲＡＭの構造およびその製造方法に
関するものである。
その製造方法に関するものであり、特に、耐熱性キャパ
シタセルを用いたＤＲＡＭの構造およびその製造方法に
関するものである。
【０００２】
【従来の技術】２５６ＭビットＤＲＡＭ等の高集積化さ
れた半導体装置では、素子の集積密度向上のために、多
層構造であるスタックドキャパシタ構造の使用に加え
て、キャパシタ誘電体膜にＰＺＴ（チタン酸ジルコン酸
鉛）等の高誘電率材料を用いることにより、キャパシタ
の小型化が図られてきた。
れた半導体装置では、素子の集積密度向上のために、多
層構造であるスタックドキャパシタ構造の使用に加え
て、キャパシタ誘電体膜にＰＺＴ（チタン酸ジルコン酸
鉛）等の高誘電率材料を用いることにより、キャパシタ
の小型化が図られてきた。
【０００３】図２１は、従来のＤＲＡＭの部分断面図で
ある。図２１において、Ｐ型半導体基板１０１の主表面
が、フィールド酸化膜１０２により素子分離され、半導
体基板１０１の主表面上の活性領域に、ソース／ドレイ
ン領域となるＮ型不純物領域１０６ａ、１０６ｂ、１０
６ｃが形成され、その間に、チャネル領域１２１上にゲ
ート絶縁膜１０５を介して形成されたゲート電極１０４
ａ、１０４ｂを有するトランスファゲートトランジスタ
１０３ａ、１０３ｂが形成されている。一方、フィール
ド酸化膜１０２上には、他のトランスファゲートトラン
ジスタのゲート電極１０４ｄが延在し、また、ゲート電
極１０４ｂ、１０４ｃ、１０４ｄを覆うように、酸化膜
１０７が形成されている。不純物領域１０６ａ上には、
この不純物領域１０６ａに電気的に接続された埋め込み
ビット線１０８が形成され、更に、埋め込みビット線１
０８を覆うように絶縁層１０９が形成されている。ま
た、絶縁膜１０９および酸化膜１０７を覆うように、第
１の層間絶縁膜１１０が形成され、該第１の層間絶縁膜
１１０の上面は平坦化されている。該第１の層間絶縁膜
１１０には、不純物領域１０６ｂ上に位置する部分にコ
ンタクトホール１１０ａが設けられており、該コンタク
トホール１１０ａ内には、不純物領域１０６ｂと電気的
に接続されたＳｉを主成分とする接続部材（プラグ）１
１１が埋め込まれている。この接続部材１１１の上面
に、拡散防止膜１２９を介して白金からなるキャパシタ
下部電極１３０が電気的に接続して形成され、更に、該
キャパシタ下部電極１１４を覆うように、ＰＺＴやＳｒ
ＴｉＯ3等からなるキャパシタ誘電体膜１１５、および
白金からなるキャパシタ上部電極１１６が、積層形成さ
れている。更に、キャパシタ上部電極１１６上には、該
キャパシタ上部電極１１６を覆うように第２の層間絶縁
膜１１７が形成され、該第２の層間絶縁膜１１７の上面
は平坦化されている。該第２の層間絶縁膜１１７上に
は、間隔をおいて第１のアルミ配線層１１８が形成さ
れ、更に、該第１のアルミ配線層１１８を覆うように保
護膜１１９が形成され、該保護膜１１９上に、アルミニ
ウム配線層１２０が形成されている。
ある。図２１において、Ｐ型半導体基板１０１の主表面
が、フィールド酸化膜１０２により素子分離され、半導
体基板１０１の主表面上の活性領域に、ソース／ドレイ
ン領域となるＮ型不純物領域１０６ａ、１０６ｂ、１０
６ｃが形成され、その間に、チャネル領域１２１上にゲ
ート絶縁膜１０５を介して形成されたゲート電極１０４
ａ、１０４ｂを有するトランスファゲートトランジスタ
１０３ａ、１０３ｂが形成されている。一方、フィール
ド酸化膜１０２上には、他のトランスファゲートトラン
ジスタのゲート電極１０４ｄが延在し、また、ゲート電
極１０４ｂ、１０４ｃ、１０４ｄを覆うように、酸化膜
１０７が形成されている。不純物領域１０６ａ上には、
この不純物領域１０６ａに電気的に接続された埋め込み
ビット線１０８が形成され、更に、埋め込みビット線１
０８を覆うように絶縁層１０９が形成されている。ま
た、絶縁膜１０９および酸化膜１０７を覆うように、第
１の層間絶縁膜１１０が形成され、該第１の層間絶縁膜
１１０の上面は平坦化されている。該第１の層間絶縁膜
１１０には、不純物領域１０６ｂ上に位置する部分にコ
ンタクトホール１１０ａが設けられており、該コンタク
トホール１１０ａ内には、不純物領域１０６ｂと電気的
に接続されたＳｉを主成分とする接続部材（プラグ）１
１１が埋め込まれている。この接続部材１１１の上面
に、拡散防止膜１２９を介して白金からなるキャパシタ
下部電極１３０が電気的に接続して形成され、更に、該
キャパシタ下部電極１１４を覆うように、ＰＺＴやＳｒ
ＴｉＯ3等からなるキャパシタ誘電体膜１１５、および
白金からなるキャパシタ上部電極１１６が、積層形成さ
れている。更に、キャパシタ上部電極１１６上には、該
キャパシタ上部電極１１６を覆うように第２の層間絶縁
膜１１７が形成され、該第２の層間絶縁膜１１７の上面
は平坦化されている。該第２の層間絶縁膜１１７上に
は、間隔をおいて第１のアルミ配線層１１８が形成さ
れ、更に、該第１のアルミ配線層１１８を覆うように保
護膜１１９が形成され、該保護膜１１９上に、アルミニ
ウム配線層１２０が形成されている。
【０００４】
【発明が解決しようとする課題】従来のＤＲＡＭでは、
キャパシタ下部電極１３０に、白金電極が用いられてい
たため、白金電極がキャパシタ誘電体膜１１５と反応し
にくく、電極／誘電体膜界面で反応層を形成しにくいと
いう長所を有していたが、一方で、反応性が乏しく、加
工が困難であるために、特に、微細加工が必要とされる
高集積化ＤＲＡＭへの適用が困難であった。また、接続
部材１１１中のＳｉが白金電極内に拡散するのを防止す
るために、白金電極１３０下部に、拡散防止膜１２９を
形成する必要があった。これに対して、加工性の良いル
テニウムまたはイリジウムをキャパシタ下部電極１３０
に適用することが提案されているが、ルテニウムまたは
イリジウムは、白金に比べて反応性が高い等の理由によ
り、以下のような問題点が発生していた。
キャパシタ下部電極１３０に、白金電極が用いられてい
たため、白金電極がキャパシタ誘電体膜１１５と反応し
にくく、電極／誘電体膜界面で反応層を形成しにくいと
いう長所を有していたが、一方で、反応性が乏しく、加
工が困難であるために、特に、微細加工が必要とされる
高集積化ＤＲＡＭへの適用が困難であった。また、接続
部材１１１中のＳｉが白金電極内に拡散するのを防止す
るために、白金電極１３０下部に、拡散防止膜１２９を
形成する必要があった。これに対して、加工性の良いル
テニウムまたはイリジウムをキャパシタ下部電極１３０
に適用することが提案されているが、ルテニウムまたは
イリジウムは、白金に比べて反応性が高い等の理由によ
り、以下のような問題点が発生していた。
【０００５】即ち、ルテニウム等は、層間絶縁膜の平坦
化アニール等の熱処理工程において高温状態にされた場
合、キャパシタ下部電極１３０の下部に設けられた接続
部材（プラグ）１１１中のＳｉと反応して、シリサイド
を形成し、キャパシタ下部電極１３０の形状が変形し、
キャパシタリーク電流が増加するという第１の問題点を
有していた。また、キャパシタ下部電極１３０および／
またはキャパシタ上部電極１１６にルテニウムまたはイ
リジウムを用いた場合、層間絶縁膜との密着性が悪いた
め、電極／層間絶縁膜間で剥離が発生し、ＤＲＡＭの製
造歩留りが低下する一方、電極／層間絶縁膜間に、単に
密着層を設けるだけでは、密着層と電極間に生じる応力
により、電極形状が変形し、キャパシタ特性が低下する
という第２の問題点を有していた。更に、ＤＲＡＭの製
造工程においては、キャパシタ誘電体膜１１５の結晶性
の改善や、金属配線と接続部材１１１とのコンタクトの
改善を目的として、キャパシタ下部電極１３０の形成後
に熱処理が行われるが、かかる熱処理工程において、キ
ャパシタ下部電極１３０に用いたルテニウム等の表面が
酸化され、表面に凹凸が発生し、キャパシタ下部電極１
３０の形状が変形し、キャパシタリーク電流が増加する
という第３の問題点を有していた。そこで本発明は、キ
ャパシタ下部電極にルテニウムまたはイリジウムを用
い、かつ熱処理工程においてもキャパシタ下部電極の変
形によるキャパシタ特性の劣化の生じない、耐熱性の高
い半導体装置およびその製造方法を提供することを目的
とする。
化アニール等の熱処理工程において高温状態にされた場
合、キャパシタ下部電極１３０の下部に設けられた接続
部材（プラグ）１１１中のＳｉと反応して、シリサイド
を形成し、キャパシタ下部電極１３０の形状が変形し、
キャパシタリーク電流が増加するという第１の問題点を
有していた。また、キャパシタ下部電極１３０および／
またはキャパシタ上部電極１１６にルテニウムまたはイ
リジウムを用いた場合、層間絶縁膜との密着性が悪いた
め、電極／層間絶縁膜間で剥離が発生し、ＤＲＡＭの製
造歩留りが低下する一方、電極／層間絶縁膜間に、単に
密着層を設けるだけでは、密着層と電極間に生じる応力
により、電極形状が変形し、キャパシタ特性が低下する
という第２の問題点を有していた。更に、ＤＲＡＭの製
造工程においては、キャパシタ誘電体膜１１５の結晶性
の改善や、金属配線と接続部材１１１とのコンタクトの
改善を目的として、キャパシタ下部電極１３０の形成後
に熱処理が行われるが、かかる熱処理工程において、キ
ャパシタ下部電極１３０に用いたルテニウム等の表面が
酸化され、表面に凹凸が発生し、キャパシタ下部電極１
３０の形状が変形し、キャパシタリーク電流が増加する
という第３の問題点を有していた。そこで本発明は、キ
ャパシタ下部電極にルテニウムまたはイリジウムを用
い、かつ熱処理工程においてもキャパシタ下部電極の変
形によるキャパシタ特性の劣化の生じない、耐熱性の高
い半導体装置およびその製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】そこで発明者らは鋭意研
究の結果、キャパシタ下部電極を、一定濃度の酸素、チ
タン等の不純物元素を含有するルテニウムまたはイリジ
ウムを用いて形成することにより、熱処理工程におい
て、キャパシタ下部電極材料と接続部材中のＳｉが反応
し、キャパシタ下部電極が変形することにより発生する
キャパシタ特性の劣化を防止でき、耐熱性の高いキャパ
シタセルを形成することができることを見出し、本発明
を完成した。
究の結果、キャパシタ下部電極を、一定濃度の酸素、チ
タン等の不純物元素を含有するルテニウムまたはイリジ
ウムを用いて形成することにより、熱処理工程におい
て、キャパシタ下部電極材料と接続部材中のＳｉが反応
し、キャパシタ下部電極が変形することにより発生する
キャパシタ特性の劣化を防止でき、耐熱性の高いキャパ
シタセルを形成することができることを見出し、本発明
を完成した。
【０００７】即ち、本発明は、半導体基板上に形成さ
れ、該半導体基板の主表面に達する開口部を有する第１
の層間絶縁膜と、該開口部に埋め込まれたＳｉを主成分
とする接続部材と、該接続部材を介して半導体基板の主
表面と電気的に接続されたキャパシタ下部電極と、該キ
ャパシタ下部電極上に形成されたキャパシタ誘電体膜
と、該キャパシタ誘電体膜上に形成されたキャパシタ上
部電極と、該キャパシタ上部電極上に形成された第２の
層間絶縁膜を備えた半導体装置において、上記キャパシ
タ下部電極が、ルテニウムまたはイリジウムを主たる構
成元素とし、酸素を０．００１〜０．１原子％、および
／またはチタン、クロム、タングステン、コバルト、パ
ラジウム、モリブデンから選択される少なくとも１種以
上の不純物元素を０．１〜５原子％含有することを特徴
とする半導体装置である。キャパシタ下部電極に、ルテ
ニウムまたはイリジウムを主たる構成元素とする金属を
用いることにより、電極の加工性が向上するとともに、
上記電極が、０．００１〜０．１原子％の酸素を含むこ
とにより、接続部材中のＳｉの酸化による抵抗の増加を
防止しつつ、接続部材中のＳｉとルテニウムまたはイリ
ジウムのシリサイド反応を抑え、シリサイドの形成に起
因するキャパシタ下部電極の変形によるキャパシタリー
ク電流の増加を有効に防止することができるからであ
る。また、上記構造を用いることにより、従来、接続部
材中のＳｉが白金電極中に拡散することを防止するため
に必要であった拡散防止膜が不要となり、製造工程の簡
略化が可能となる。
れ、該半導体基板の主表面に達する開口部を有する第１
の層間絶縁膜と、該開口部に埋め込まれたＳｉを主成分
とする接続部材と、該接続部材を介して半導体基板の主
表面と電気的に接続されたキャパシタ下部電極と、該キ
ャパシタ下部電極上に形成されたキャパシタ誘電体膜
と、該キャパシタ誘電体膜上に形成されたキャパシタ上
部電極と、該キャパシタ上部電極上に形成された第２の
層間絶縁膜を備えた半導体装置において、上記キャパシ
タ下部電極が、ルテニウムまたはイリジウムを主たる構
成元素とし、酸素を０．００１〜０．１原子％、および
／またはチタン、クロム、タングステン、コバルト、パ
ラジウム、モリブデンから選択される少なくとも１種以
上の不純物元素を０．１〜５原子％含有することを特徴
とする半導体装置である。キャパシタ下部電極に、ルテ
ニウムまたはイリジウムを主たる構成元素とする金属を
用いることにより、電極の加工性が向上するとともに、
上記電極が、０．００１〜０．１原子％の酸素を含むこ
とにより、接続部材中のＳｉの酸化による抵抗の増加を
防止しつつ、接続部材中のＳｉとルテニウムまたはイリ
ジウムのシリサイド反応を抑え、シリサイドの形成に起
因するキャパシタ下部電極の変形によるキャパシタリー
ク電流の増加を有効に防止することができるからであ
る。また、上記構造を用いることにより、従来、接続部
材中のＳｉが白金電極中に拡散することを防止するため
に必要であった拡散防止膜が不要となり、製造工程の簡
略化が可能となる。
【０００８】上記キャパシタ下部電極と第１の層間絶縁
膜との間、および／または上記キャパシタ上部電極と第
２の層間絶縁膜の間には、密着層を設けてもよい。キャ
パシタ電極をルテニウムまたはイリジウムを用いて形成
した場合、層間絶縁膜との密着性が問題となるが、上記
キャパシタ電極と上記層間絶縁膜の間に密着層を配置す
ることにより、両者の密着性を向上させ、製造工程中の
剥離を防止できるからである。
膜との間、および／または上記キャパシタ上部電極と第
２の層間絶縁膜の間には、密着層を設けてもよい。キャ
パシタ電極をルテニウムまたはイリジウムを用いて形成
した場合、層間絶縁膜との密着性が問題となるが、上記
キャパシタ電極と上記層間絶縁膜の間に密着層を配置す
ることにより、両者の密着性を向上させ、製造工程中の
剥離を防止できるからである。
【０００９】上記密着層は、特に、窒化チタン膜、非結
晶シリコン膜、または窒化チタン膜と非結晶シリコンの
積層膜から選ばれる膜が好ましく、その膜厚は、密着層
／キャパシタ電極間に発生する応力によりキャパシタ電
極が変形しないために、５０ｎｍ以下であることが好ま
しい。
晶シリコン膜、または窒化チタン膜と非結晶シリコンの
積層膜から選ばれる膜が好ましく、その膜厚は、密着層
／キャパシタ電極間に発生する応力によりキャパシタ電
極が変形しないために、５０ｎｍ以下であることが好ま
しい。
【００１０】また、本発明は、半導体基板上に、該半導
体基板の主表面に達する開口部を有する第１の層間絶縁
膜を形成する工程と、上記開口部にＳｉを主成分とする
接続部材を埋め込む工程と、上記接続部材および第１の
層間絶縁膜上に、ルテニウムまたはイリジウムを主たる
構成元素とし、酸素を０．００１〜０．１原子％、およ
び／またはチタン、クロム、タングステン、コバルト、
パラジウム、モリブデンから選択される少なくとも１種
以上の不純物元素を０．１〜５原子％含有する金属薄膜
を堆積する工程と、上記金属薄膜を加工して、上記接続
部材を介して半導体基板の主表面と電気的に接続される
キャパシタ下部電極を形成する工程と、上記キャパシタ
下部電極上に、キャパシタ誘電体膜を形成する工程と、
上記キャパシタ誘電体膜上にキャパシタ上部電極、第２
の層間絶縁膜を順次形成する工程とを含む半導体装置の
製造方法でもある。
体基板の主表面に達する開口部を有する第１の層間絶縁
膜を形成する工程と、上記開口部にＳｉを主成分とする
接続部材を埋め込む工程と、上記接続部材および第１の
層間絶縁膜上に、ルテニウムまたはイリジウムを主たる
構成元素とし、酸素を０．００１〜０．１原子％、およ
び／またはチタン、クロム、タングステン、コバルト、
パラジウム、モリブデンから選択される少なくとも１種
以上の不純物元素を０．１〜５原子％含有する金属薄膜
を堆積する工程と、上記金属薄膜を加工して、上記接続
部材を介して半導体基板の主表面と電気的に接続される
キャパシタ下部電極を形成する工程と、上記キャパシタ
下部電極上に、キャパシタ誘電体膜を形成する工程と、
上記キャパシタ誘電体膜上にキャパシタ上部電極、第２
の層間絶縁膜を順次形成する工程とを含む半導体装置の
製造方法でもある。
【００１１】上記接続部材および第１の層間絶縁膜上
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を０．００１〜０．１原子％含有する金属薄膜
を堆積する工程は、上記接続部材および第１の層間絶縁
膜上に、スパッタ法を用いて、半導体基板温度３００〜
５００℃、酸素分圧１×１０-6〜１×１０-4Ｔｏｒｒの
条件で、ルテニウムまたはイリジウムを堆積する工程で
あることが好ましい。かかる酸素分圧を制御したスパッ
タ法を用いることにより、所望の酸素存在比を有するル
テニウムまたはイリジウム薄膜が容易に形成できるから
である。
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を０．００１〜０．１原子％含有する金属薄膜
を堆積する工程は、上記接続部材および第１の層間絶縁
膜上に、スパッタ法を用いて、半導体基板温度３００〜
５００℃、酸素分圧１×１０-6〜１×１０-4Ｔｏｒｒの
条件で、ルテニウムまたはイリジウムを堆積する工程で
あることが好ましい。かかる酸素分圧を制御したスパッ
タ法を用いることにより、所望の酸素存在比を有するル
テニウムまたはイリジウム薄膜が容易に形成できるから
である。
【００１２】上記接続部材および第１の層間絶縁膜上
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を０．００１〜０．１原子％含有する金属薄膜
を堆積する工程は、上記接続部材および第１の層間絶縁
膜上に、ルテニウムまたはイリジウムの金属薄膜を形成
した後に、４００〜６００℃でアニールすることによ
り、上記金属薄膜に含有される酸素の濃度を０．００１
〜０．１原子％に調整する工程であることが好ましい。
かかるアニール工程を用いることにより、ルテニウムま
たはイリジウム薄膜中の酸素存在比を、薄膜形成後に所
望の値に調整できるからである。
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を０．００１〜０．１原子％含有する金属薄膜
を堆積する工程は、上記接続部材および第１の層間絶縁
膜上に、ルテニウムまたはイリジウムの金属薄膜を形成
した後に、４００〜６００℃でアニールすることによ
り、上記金属薄膜に含有される酸素の濃度を０．００１
〜０．１原子％に調整する工程であることが好ましい。
かかるアニール工程を用いることにより、ルテニウムま
たはイリジウム薄膜中の酸素存在比を、薄膜形成後に所
望の値に調整できるからである。
【００１３】本発明は、更に、上記キャパシタ下部電極
上に、キャパシタ誘電体膜を形成する工程が、上記キャ
パシタ誘電体膜を、半導体基板温度６５０〜７５０℃、
酸素分圧０．０１Ｔｏｒｒ以下の条件で熱処理し、上記
キャパシタ下部電極を酸化させずに上記キャパシタ誘電
体膜の結晶性を高くする工程を含むことを特徴とする半
導体装置の製造方法でもある。キャパシタ下部電極の表
面酸化による電極形状の変形を防止しながら、上記キャ
パシタ誘電体膜の結晶性を高めることにより、キャパシ
タ特性の劣化を招くことなく、キャパシタ誘電体の誘電
率を向上させることができ、高容量のキャパシタの形成
が可能となる。
上に、キャパシタ誘電体膜を形成する工程が、上記キャ
パシタ誘電体膜を、半導体基板温度６５０〜７５０℃、
酸素分圧０．０１Ｔｏｒｒ以下の条件で熱処理し、上記
キャパシタ下部電極を酸化させずに上記キャパシタ誘電
体膜の結晶性を高くする工程を含むことを特徴とする半
導体装置の製造方法でもある。キャパシタ下部電極の表
面酸化による電極形状の変形を防止しながら、上記キャ
パシタ誘電体膜の結晶性を高めることにより、キャパシ
タ特性の劣化を招くことなく、キャパシタ誘電体の誘電
率を向上させることができ、高容量のキャパシタの形成
が可能となる。
【００１４】本発明は、更に、接続部材および層間絶縁
膜上に、ルテニウムまたはイリジウムを主たる構成元素
とし、酸素を０．００１〜０．１原子％、および／また
はチタン、クロム、タングステン、コバルト、パラジウ
ム、モリブデンから選択される少なくとも１種以上の不
純物元素を０．１〜５原子％含有する金属薄膜を堆積す
る工程の後に、上記金属薄膜に、予め熱履歴を与える工
程を含むことを特徴とする半導体装置の製造方法でもあ
る。このように、金属薄膜の表面酸化、表面粗れによる
金属薄膜の変形を防止しながら、予め金属薄膜に、熱履
歴を与えることにより、その後の熱処理工程における金
属薄膜の変形を防止し、これに起因するキャパシタリー
ク電流の発生を防止できるからである。
膜上に、ルテニウムまたはイリジウムを主たる構成元素
とし、酸素を０．００１〜０．１原子％、および／また
はチタン、クロム、タングステン、コバルト、パラジウ
ム、モリブデンから選択される少なくとも１種以上の不
純物元素を０．１〜５原子％含有する金属薄膜を堆積す
る工程の後に、上記金属薄膜に、予め熱履歴を与える工
程を含むことを特徴とする半導体装置の製造方法でもあ
る。このように、金属薄膜の表面酸化、表面粗れによる
金属薄膜の変形を防止しながら、予め金属薄膜に、熱履
歴を与えることにより、その後の熱処理工程における金
属薄膜の変形を防止し、これに起因するキャパシタリー
ク電流の発生を防止できるからである。
【００１５】本発明は、更に、接続部材および層間絶縁
膜上に、ルテニウムまたはイリジウムを主たる構成元素
とする金属薄膜を堆積する工程の後に、上記金属薄膜
に、予め熱履歴を与える工程と、上記金属薄膜表面を化
学的機械研磨法により平坦化する工程とを含むことを特
徴とする半導体装置の製造方法でもある。このように、
予め金属薄膜に熱履歴を与えた後に、表面酸化層、表面
粗れ層を除去して、金属薄膜の変形を除去しておくこと
により、その後の熱処理工程における金属薄膜の変形を
防止し、これに起因するキャパシタリーク電流の発生を
防止できるからである。
膜上に、ルテニウムまたはイリジウムを主たる構成元素
とする金属薄膜を堆積する工程の後に、上記金属薄膜
に、予め熱履歴を与える工程と、上記金属薄膜表面を化
学的機械研磨法により平坦化する工程とを含むことを特
徴とする半導体装置の製造方法でもある。このように、
予め金属薄膜に熱履歴を与えた後に、表面酸化層、表面
粗れ層を除去して、金属薄膜の変形を除去しておくこと
により、その後の熱処理工程における金属薄膜の変形を
防止し、これに起因するキャパシタリーク電流の発生を
防止できるからである。
【００１６】本発明は、更に、キャパシタ下部電極上
に、キャパシタ誘電体膜を形成する工程の後に、上記金
属薄膜に、予め熱履歴を与えるとともに、上記キャパシ
タ誘電体膜を加熱することにより、上記キャパシタ誘電
体膜の結晶性を高くする工程を含むことを特徴とする半
導体装置の製造方法でもある。キャパシタ下部電極およ
びキャパシタ誘電体膜を形成した後に、熱処理すること
により、予め上記キャパシタ下部電極に上述の熱履歴を
与えるとともに、同時に、上記キャパシタ誘電体膜の結
晶性の向上が可能となるからである。
に、キャパシタ誘電体膜を形成する工程の後に、上記金
属薄膜に、予め熱履歴を与えるとともに、上記キャパシ
タ誘電体膜を加熱することにより、上記キャパシタ誘電
体膜の結晶性を高くする工程を含むことを特徴とする半
導体装置の製造方法でもある。キャパシタ下部電極およ
びキャパシタ誘電体膜を形成した後に、熱処理すること
により、予め上記キャパシタ下部電極に上述の熱履歴を
与えるとともに、同時に、上記キャパシタ誘電体膜の結
晶性の向上が可能となるからである。
【００１７】また、本発明は、上記金属薄膜に、予め熱
履歴を与える工程が、上記金属薄膜上または上記キャパ
シタ誘電体膜上に、上記金属薄膜表面の平坦性を維持す
るためのカバー層を形成する工程と、上記金属薄膜を、
以降の熱処理工程に用いられる最高温度以上に加熱する
ことにより、予め上記金属薄膜に熱履歴を与える工程
と、上記カバー層を除去する工程とを含むことを特徴と
する半導体装置の製造方法でもある。かかるカバー層を
用いることにより、キャパシタ下部電極の変形を防止し
つつ、金属薄膜に熱履歴を加えることが可能となるから
である。
履歴を与える工程が、上記金属薄膜上または上記キャパ
シタ誘電体膜上に、上記金属薄膜表面の平坦性を維持す
るためのカバー層を形成する工程と、上記金属薄膜を、
以降の熱処理工程に用いられる最高温度以上に加熱する
ことにより、予め上記金属薄膜に熱履歴を与える工程
と、上記カバー層を除去する工程とを含むことを特徴と
する半導体装置の製造方法でもある。かかるカバー層を
用いることにより、キャパシタ下部電極の変形を防止し
つつ、金属薄膜に熱履歴を加えることが可能となるから
である。
【００１８】
実施の形態１．本発明の第１の実施の形態について、図
１〜６に示す。図１は、本発明の第１の実施の形態にお
けるＤＲＡＭの構造を示す部分断面図であり、図中、Ｐ
型半導体基板１０１、フィールド酸化膜１０２、トラン
スファゲートトランジスタ１０３ａ、１０３ｂ、Ｎ型不
純物領域１０６ａ、１０６ｂ、１０６ｃ、チャネル領域
１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１
０４ｂ、トランスファゲートトランジスタ１０３ａ、１
０３ｂ、酸化膜１０７、埋め込みビット線１０８、絶縁
層１０９、第１の層間絶縁膜１１０、コンタクトホール
１１０ａ、プラグ１１１等のキャパシタ下部の構造につ
いては従来構造と同様である。また、キャパシタ上部の
第２の層間絶縁膜１１７、第１のアルミ配線層１１８、
保護膜１１９、アルミニウム配線層１２０等も従来構造
と同様である。更に、従来構造と同様に、キャパシタ下
部電極１３０、キャパシタ誘電体膜１１５およびキャパ
シタ上部電極１１６からキャパシタ１６０が構成されて
いる。ここで、キャパシタ下部電極１３０には、酸素を
含有するルテニウム薄膜が用いられている。
１〜６に示す。図１は、本発明の第１の実施の形態にお
けるＤＲＡＭの構造を示す部分断面図であり、図中、Ｐ
型半導体基板１０１、フィールド酸化膜１０２、トラン
スファゲートトランジスタ１０３ａ、１０３ｂ、Ｎ型不
純物領域１０６ａ、１０６ｂ、１０６ｃ、チャネル領域
１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１
０４ｂ、トランスファゲートトランジスタ１０３ａ、１
０３ｂ、酸化膜１０７、埋め込みビット線１０８、絶縁
層１０９、第１の層間絶縁膜１１０、コンタクトホール
１１０ａ、プラグ１１１等のキャパシタ下部の構造につ
いては従来構造と同様である。また、キャパシタ上部の
第２の層間絶縁膜１１７、第１のアルミ配線層１１８、
保護膜１１９、アルミニウム配線層１２０等も従来構造
と同様である。更に、従来構造と同様に、キャパシタ下
部電極１３０、キャパシタ誘電体膜１１５およびキャパ
シタ上部電極１１６からキャパシタ１６０が構成されて
いる。ここで、キャパシタ下部電極１３０には、酸素を
含有するルテニウム薄膜が用いられている。
【００１９】図１に示すように、キャパシタ下部電極１
３０として、０．００１〜０．５原子％の酸素を含有す
るルテニウム膜からなる金属電極を用い、その膜厚は１
００〜３００ｎｍとしている。キャパシタ下部電極１３
０の上部に、キャパシタ下部電極１３１を覆うように、
キャパシタ誘電体膜１１５およびキャパシタ上部電極１
１６が順次形成される。キャパシタ誘電体１１５には、
ＣＶＤ法により形成した膜厚３０〜１２０ｎｍのＢａＴ
ｉＯ3膜を、またキャパシタ上部電極１１６には膜厚５
０〜２００ｎｍのルテニウム薄膜を夫々用いた。キャパ
シタ上部電極１１６上には、キャパシタ上部電極１１６
を覆うように第２の層間絶縁膜１１７等が形成されてい
る。
３０として、０．００１〜０．５原子％の酸素を含有す
るルテニウム膜からなる金属電極を用い、その膜厚は１
００〜３００ｎｍとしている。キャパシタ下部電極１３
０の上部に、キャパシタ下部電極１３１を覆うように、
キャパシタ誘電体膜１１５およびキャパシタ上部電極１
１６が順次形成される。キャパシタ誘電体１１５には、
ＣＶＤ法により形成した膜厚３０〜１２０ｎｍのＢａＴ
ｉＯ3膜を、またキャパシタ上部電極１１６には膜厚５
０〜２００ｎｍのルテニウム薄膜を夫々用いた。キャパ
シタ上部電極１１６上には、キャパシタ上部電極１１６
を覆うように第２の層間絶縁膜１１７等が形成されてい
る。
【００２０】図２〜４は、本発明の第１の実施の形態に
おけるＤＲＡＭの製造工程を示す部分断面図である。ま
ず、図２に示すように、従来と同様の方法で、トランス
ファゲートトランジスタ１０３ａ、１０３ｂを形成し、
その上に開口部１１０ａにＳｉを主成分とする接続部材
１１１を埋め込んだ第１の層間絶縁膜１１０を形成す
る。続いて、上記接続部材１１１および第１の層間絶縁
膜１１０上に、スパッタ法により酸素を含有するルテニ
ウム膜を形成する。酸素を含有するルテニウム膜の形成
には、アルゴンガスおよび酸素ガスをスパッタガスとし
て用いたスパッタ法を用い、基板温度は３００〜５００
℃、アルゴンガス分圧は５×１０-3〜３×１０-2Ｔｏｒ
ｒ、酸素ガス分圧は１×１０-6〜１×１０-4Ｔｏｒｒの
条件が好ましい。次に、図３に示すように、上記ルテニ
ウム膜上にレジストパターンを形成し、酸素ガスを主成
分とするエッチングガスを用いたＲＩＥ法により、レジ
ストパターンをマスクに用いて、各メモリセル毎にプラ
グ１１１と接続するようにキャパシタ下部電極１３０を
形成する。次に、図４に示すように、キャパシタ下部電
極１３０の上部にキャパシタ下部電極１３０を覆うよう
に、キャパシタ誘電体膜１１５およびキャパシタ上部電
極１１６を順次形成する。キャパシタ誘電体１１５に
は、ＣＶＤ法により形成した膜厚３０〜１００ｎｍのＢ
ａＴｉＯ3膜を用いた。また、キャパシタ上部電極１１
６には、膜厚５０〜１５０ｎｍのルテニウム薄膜を用い
た。次に、ＣＶＤ法等を用いて、キャパシタ上部電極１
１６を覆うようにＳｉＯ２からなる第２の層間絶縁膜１
１７を堆積した後、６５０℃または７００℃で、第２の
層間絶縁膜１１７の平坦化アニールを行う。最後に、従
来の方法と同様に、第１のアルミニウム配線層１１８、
ＳｉＯ２等からなる保護膜１１９、第２のアルミニウム
配線層１２０を形成し、図１に示すＤＲＡＭが完成す
る。
おけるＤＲＡＭの製造工程を示す部分断面図である。ま
ず、図２に示すように、従来と同様の方法で、トランス
ファゲートトランジスタ１０３ａ、１０３ｂを形成し、
その上に開口部１１０ａにＳｉを主成分とする接続部材
１１１を埋め込んだ第１の層間絶縁膜１１０を形成す
る。続いて、上記接続部材１１１および第１の層間絶縁
膜１１０上に、スパッタ法により酸素を含有するルテニ
ウム膜を形成する。酸素を含有するルテニウム膜の形成
には、アルゴンガスおよび酸素ガスをスパッタガスとし
て用いたスパッタ法を用い、基板温度は３００〜５００
℃、アルゴンガス分圧は５×１０-3〜３×１０-2Ｔｏｒ
ｒ、酸素ガス分圧は１×１０-6〜１×１０-4Ｔｏｒｒの
条件が好ましい。次に、図３に示すように、上記ルテニ
ウム膜上にレジストパターンを形成し、酸素ガスを主成
分とするエッチングガスを用いたＲＩＥ法により、レジ
ストパターンをマスクに用いて、各メモリセル毎にプラ
グ１１１と接続するようにキャパシタ下部電極１３０を
形成する。次に、図４に示すように、キャパシタ下部電
極１３０の上部にキャパシタ下部電極１３０を覆うよう
に、キャパシタ誘電体膜１１５およびキャパシタ上部電
極１１６を順次形成する。キャパシタ誘電体１１５に
は、ＣＶＤ法により形成した膜厚３０〜１００ｎｍのＢ
ａＴｉＯ3膜を用いた。また、キャパシタ上部電極１１
６には、膜厚５０〜１５０ｎｍのルテニウム薄膜を用い
た。次に、ＣＶＤ法等を用いて、キャパシタ上部電極１
１６を覆うようにＳｉＯ２からなる第２の層間絶縁膜１
１７を堆積した後、６５０℃または７００℃で、第２の
層間絶縁膜１１７の平坦化アニールを行う。最後に、従
来の方法と同様に、第１のアルミニウム配線層１１８、
ＳｉＯ２等からなる保護膜１１９、第２のアルミニウム
配線層１２０を形成し、図１に示すＤＲＡＭが完成す
る。
【００２１】図５に、キャパシタ下部電極１３０として
ルテニウム膜をスパッタ法により形成した場合の、各基
板温度における酸素分圧とルテニウム膜中の酸素存在比
の関係を示す。酸素存在比は、二次イオン質量分析法に
よって評価した値である。図５より、スパッタ時の酸素
分圧が高いほど、または、基板温度が低いほど、ルテニ
ウム膜中の酸素存在比が増加することが分かる。この結
果より、ルテニウム膜形成時の基板温度を３００〜５０
０℃とした場合、ルテニウム膜中の酸素存在比を０．０
０１〜０．１％の範囲にするためには、酸素分圧をおお
よそ１×１０-6〜１×１０-4Ｔｏｒｒとすればよく、ま
たルテニウム膜中の酸素存在比を０．００３〜０．０３
％の範囲にするためには、酸素分圧をおおよそ３×１０
-6〜３×１０-5Ｔｏｒｒとすればよいことがわかる。
ルテニウム膜をスパッタ法により形成した場合の、各基
板温度における酸素分圧とルテニウム膜中の酸素存在比
の関係を示す。酸素存在比は、二次イオン質量分析法に
よって評価した値である。図５より、スパッタ時の酸素
分圧が高いほど、または、基板温度が低いほど、ルテニ
ウム膜中の酸素存在比が増加することが分かる。この結
果より、ルテニウム膜形成時の基板温度を３００〜５０
０℃とした場合、ルテニウム膜中の酸素存在比を０．０
０１〜０．１％の範囲にするためには、酸素分圧をおお
よそ１×１０-6〜１×１０-4Ｔｏｒｒとすればよく、ま
たルテニウム膜中の酸素存在比を０．００３〜０．０３
％の範囲にするためには、酸素分圧をおおよそ３×１０
-6〜３×１０-5Ｔｏｒｒとすればよいことがわかる。
【００２２】図６は、酸素存在比の異なるルテニウム膜
をキャパシタ下部電極として用いた試料についての、キ
ャパシタ下部電極中の酸素存在比と、キャパシタリーク
電流（誘電体膜を介した下部および上部電極間に流れる
電流）およびコンタクト抵抗（キャパシタ下部電極と接
続部材を介した半導体基板の間の電気的抵抗）との関係
を、第２の層間絶縁膜１１７の平坦化アニール温度（６
５０℃、７００℃）と共に示したものである。図６よ
り、ルテニウム膜中の酸素存在比が０．００１％以下で
ある場合には、６５０℃の平坦化アニールにより、キャ
パシタリーク電流が大幅に増加しているが、酸素存在比
を０．００１％より多くすることにより、かかるキャパ
シタリーク電流の増加が抑えられていることがわかる。
これは、ルテニウム薄膜中の酸素存在比が０．００１％
以下の場合は、キャパシタ下部電極であるルテニウム薄
膜中を、接続部材１１１中のＳｉが拡散し、反応するこ
とにより、ルテニウムシリサイドが生成し、その結果、
キャパシタ下部電極の形状が変形するためであると考え
られる。これに対して、ルテニウム薄膜中の酸素存在比
を０．００１％より多くした場合は、ルテニウムの結晶
粒界に酸素の化合物が析出し、ルテニウム薄膜中のＳｉ
の拡散を抑制するため、上記シリサイドの形成が抑制さ
れ、キャパシタ下部電極の変形が起こらないためと考え
られる。一方、ルテニウム薄膜中の酸素存在比を増加さ
せていき、０．０５％より大きくなった場合は、６５０
℃の平坦化アニールにより、コンタクト抵抗が、２〜３
桁増加することがわかる。これは、ルテニウム薄膜中に
添加した酸素が過剰となり、平坦化アニール中に、接続
部材１１１中のＳｉを酸化し、ＳｉＯ2を主体とする絶
縁層を形成するためと考えられる。
をキャパシタ下部電極として用いた試料についての、キ
ャパシタ下部電極中の酸素存在比と、キャパシタリーク
電流（誘電体膜を介した下部および上部電極間に流れる
電流）およびコンタクト抵抗（キャパシタ下部電極と接
続部材を介した半導体基板の間の電気的抵抗）との関係
を、第２の層間絶縁膜１１７の平坦化アニール温度（６
５０℃、７００℃）と共に示したものである。図６よ
り、ルテニウム膜中の酸素存在比が０．００１％以下で
ある場合には、６５０℃の平坦化アニールにより、キャ
パシタリーク電流が大幅に増加しているが、酸素存在比
を０．００１％より多くすることにより、かかるキャパ
シタリーク電流の増加が抑えられていることがわかる。
これは、ルテニウム薄膜中の酸素存在比が０．００１％
以下の場合は、キャパシタ下部電極であるルテニウム薄
膜中を、接続部材１１１中のＳｉが拡散し、反応するこ
とにより、ルテニウムシリサイドが生成し、その結果、
キャパシタ下部電極の形状が変形するためであると考え
られる。これに対して、ルテニウム薄膜中の酸素存在比
を０．００１％より多くした場合は、ルテニウムの結晶
粒界に酸素の化合物が析出し、ルテニウム薄膜中のＳｉ
の拡散を抑制するため、上記シリサイドの形成が抑制さ
れ、キャパシタ下部電極の変形が起こらないためと考え
られる。一方、ルテニウム薄膜中の酸素存在比を増加さ
せていき、０．０５％より大きくなった場合は、６５０
℃の平坦化アニールにより、コンタクト抵抗が、２〜３
桁増加することがわかる。これは、ルテニウム薄膜中に
添加した酸素が過剰となり、平坦化アニール中に、接続
部材１１１中のＳｉを酸化し、ＳｉＯ2を主体とする絶
縁層を形成するためと考えられる。
【００２３】以上の結果より、ルテニウム膜中の酸素存
在比を０．００１〜０．０５％の範囲に制御することに
より、６５０℃の平坦化アニールを行った場合でも、コ
ンタクト抵抗の増加を抑えつつ、キャパシタ下部電極の
変形に起因するリーク電流の増加を抑制することがで
き、耐熱性の高いキャパシタセルを形成することができ
ることがわかる。特に、図６の結果より、ルテニウム膜
中の酸素存在比が０．００３〜０．０３％の範囲に制御
することにより、７００℃の平坦化アニールを行った場
合でも、コンタクト抵抗の増加を抑えつつ、リーク電流
の増加を抑制したキャパシタを形成することが可能とな
る。尚、本実施の形態、および以下に示す実施の形態
は、ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタ
を有するデバイスにも、適用することが可能である。
在比を０．００１〜０．０５％の範囲に制御することに
より、６５０℃の平坦化アニールを行った場合でも、コ
ンタクト抵抗の増加を抑えつつ、キャパシタ下部電極の
変形に起因するリーク電流の増加を抑制することがで
き、耐熱性の高いキャパシタセルを形成することができ
ることがわかる。特に、図６の結果より、ルテニウム膜
中の酸素存在比が０．００３〜０．０３％の範囲に制御
することにより、７００℃の平坦化アニールを行った場
合でも、コンタクト抵抗の増加を抑えつつ、リーク電流
の増加を抑制したキャパシタを形成することが可能とな
る。尚、本実施の形態、および以下に示す実施の形態
は、ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタ
を有するデバイスにも、適用することが可能である。
【００２４】実施の形態２．本発明の第２の実施の形態
について、図７〜１１に示す。図７は、本発明の実施の
形態にかかるＤＲＡＭの部分断面図である。図７中、図
１と同一符号は同一または相当部分を示す。本実施の形
態では、キャパシタ下部電極１３０には、０．００１〜
０．１％の酸素を含有し、膜厚１００〜３００ｎｍのイ
リジウム電極を用いている。キャパシタ下部電極１３０
の上部には、上記実施の形態１と同様、キャパシタ下部
電極１３０を覆うようにキャパシタ誘電体膜１１５およ
びキャパシタ上部電極１１６が順次形成されている。本
実施の形態ではキャパシタ誘電体１１５として、ＣＶＤ
法により形成した膜厚３０〜１２０ｎｍのＢａＴｉＯ3
膜を用い、またキャパシタ上部電極１１６として膜厚５
０〜２００ｎｍのイリジウム薄膜を用いた。キャパシタ
上部電極１１６の上には、キャパシタ上部電極１１６を
覆うように第２の層間絶縁膜１１７等が形成されてい
る。
について、図７〜１１に示す。図７は、本発明の実施の
形態にかかるＤＲＡＭの部分断面図である。図７中、図
１と同一符号は同一または相当部分を示す。本実施の形
態では、キャパシタ下部電極１３０には、０．００１〜
０．１％の酸素を含有し、膜厚１００〜３００ｎｍのイ
リジウム電極を用いている。キャパシタ下部電極１３０
の上部には、上記実施の形態１と同様、キャパシタ下部
電極１３０を覆うようにキャパシタ誘電体膜１１５およ
びキャパシタ上部電極１１６が順次形成されている。本
実施の形態ではキャパシタ誘電体１１５として、ＣＶＤ
法により形成した膜厚３０〜１２０ｎｍのＢａＴｉＯ3
膜を用い、またキャパシタ上部電極１１６として膜厚５
０〜２００ｎｍのイリジウム薄膜を用いた。キャパシタ
上部電極１１６の上には、キャパシタ上部電極１１６を
覆うように第２の層間絶縁膜１１７等が形成されてい
る。
【００２５】図８では、キャパシタ下部電極として、ス
パッタ法により、例えば酸素存在比が０．０００５％以
下の低酸素含有イリジウム膜を、第１の層間絶縁膜１１
０および接続部材１１１上に形成する。イリジウム薄膜
の形成は、アルゴンガスをスパッタリングガスとするス
パッタ法を用いて行い、上記低酸素含有イリジウム薄膜
の膜厚は１００〜３００ｎｍとする。次に、低酸素含有
イリジウム薄膜を、４００〜６００℃、好ましくは５０
０〜６００℃の酸素雰囲気中で、１２０分の酸素アニー
ルを行い、その後、更に同じ温度で、水素雰囲気中で６
０分の水素アニールを行う。図１１に、膜堆積時、酸素
アニール後、水素アニール後のキャパシタ下部電極イリ
ジウム薄膜中の酸素存在比を示す。酸素存在比は、二次
イオン質量分析法によって評価した値である。イリジウ
ム膜堆積後の膜中の酸素存在比は、０．０００５％以下
と低濃度であるが、４００〜６００℃の酸素雰囲気中で
酸素アニールを１２０分行なうことによりにより、雰囲
気中から、イリジウム薄膜中に、酸素を拡散させ、酸素
存在比は２％程度に増加させている。次に、４００〜６
００℃の水素雰囲気中で水素アニールを６０分行うこと
により、イリジウム薄膜中の酸素を逆に放出（アニール
アウト）させることにより、酸素存在比を減少し、最終
的に、所望の酸素存在比である０．００１〜０．１％の
範囲に制御されている。このように、本実施の形態で
は、キャパシタ下部電極イリジウム膜の形成後のアニー
ルにより、イリジウム膜中の酸素存在比を所望の値にな
るように制御することができる。
パッタ法により、例えば酸素存在比が０．０００５％以
下の低酸素含有イリジウム膜を、第１の層間絶縁膜１１
０および接続部材１１１上に形成する。イリジウム薄膜
の形成は、アルゴンガスをスパッタリングガスとするス
パッタ法を用いて行い、上記低酸素含有イリジウム薄膜
の膜厚は１００〜３００ｎｍとする。次に、低酸素含有
イリジウム薄膜を、４００〜６００℃、好ましくは５０
０〜６００℃の酸素雰囲気中で、１２０分の酸素アニー
ルを行い、その後、更に同じ温度で、水素雰囲気中で６
０分の水素アニールを行う。図１１に、膜堆積時、酸素
アニール後、水素アニール後のキャパシタ下部電極イリ
ジウム薄膜中の酸素存在比を示す。酸素存在比は、二次
イオン質量分析法によって評価した値である。イリジウ
ム膜堆積後の膜中の酸素存在比は、０．０００５％以下
と低濃度であるが、４００〜６００℃の酸素雰囲気中で
酸素アニールを１２０分行なうことによりにより、雰囲
気中から、イリジウム薄膜中に、酸素を拡散させ、酸素
存在比は２％程度に増加させている。次に、４００〜６
００℃の水素雰囲気中で水素アニールを６０分行うこと
により、イリジウム薄膜中の酸素を逆に放出（アニール
アウト）させることにより、酸素存在比を減少し、最終
的に、所望の酸素存在比である０．００１〜０．１％の
範囲に制御されている。このように、本実施の形態で
は、キャパシタ下部電極イリジウム膜の形成後のアニー
ルにより、イリジウム膜中の酸素存在比を所望の値にな
るように制御することができる。
【００２６】次に、図９に示すように、実施の形態１と
同様に、イリジウム膜上にレジストパターンを形成し、
酸素ガスを主成分とするＲＩＥ法によって、各メモリセ
ル毎に接続部材１１１と接続するようにイリジウム膜キ
ャパシタ下部電極１３０を形成する。次に、図１０に示
すように、実施の形態１と同様に、キャパシタ下部電極
１３０の上部にキャパシタ下部電極１３０を覆うように
キャパシタ誘電体膜１１５およびキャパシタ上部電極１
１６が順次形成されている。キャパシタ誘電体１１５に
は、ＣＶＤ法により、形成した膜厚３０〜１００ｎｍの
ＢａＴｉＯ3膜を用い、キャパシタ上部電極１１６に
は、膜厚５０〜１５０ｎｍのイリジウム薄膜を用いた。
最後に、ＣＶＤ法等を用いて、キャパシタ上部電極１１
６を覆うようにＳｉＯ2からなる第２の層間絶縁膜１１
７を堆積し、６５０℃または７００℃で平坦化アニール
を行った後、従来の方法と同様に、第１のアルミニウム
配線層１１８、ＳｉＯ2等からなる保護膜１１９、第２
のアルミニウム配線層１２０を形成し、図７に示すＤＲ
ＡＭが完成する。
同様に、イリジウム膜上にレジストパターンを形成し、
酸素ガスを主成分とするＲＩＥ法によって、各メモリセ
ル毎に接続部材１１１と接続するようにイリジウム膜キ
ャパシタ下部電極１３０を形成する。次に、図１０に示
すように、実施の形態１と同様に、キャパシタ下部電極
１３０の上部にキャパシタ下部電極１３０を覆うように
キャパシタ誘電体膜１１５およびキャパシタ上部電極１
１６が順次形成されている。キャパシタ誘電体１１５に
は、ＣＶＤ法により、形成した膜厚３０〜１００ｎｍの
ＢａＴｉＯ3膜を用い、キャパシタ上部電極１１６に
は、膜厚５０〜１５０ｎｍのイリジウム薄膜を用いた。
最後に、ＣＶＤ法等を用いて、キャパシタ上部電極１１
６を覆うようにＳｉＯ2からなる第２の層間絶縁膜１１
７を堆積し、６５０℃または７００℃で平坦化アニール
を行った後、従来の方法と同様に、第１のアルミニウム
配線層１１８、ＳｉＯ2等からなる保護膜１１９、第２
のアルミニウム配線層１２０を形成し、図７に示すＤＲ
ＡＭが完成する。
【００２７】このように、本実施の形態では、キャパシ
タ下部電極であるイリジウム膜形成後に、酸素アニー
ル、水素アニールを行なうことにより、イリジウム膜中
の酸素存在比を所望の値（０．００１〜０．１原子％）
に制御することができ、実施の形態１と同様に、第２の
層間膜形成後の平坦化アニールによっても、キャパシタ
下部電極の形状の変形に伴うリーク電流の増加やコンタ
クト抵抗の増加のない耐熱性の優れたキャパシタの形成
が可能となる。尚、本実施の形態は、キャパシタ下部電
極１３０に、ルテニウム薄膜を用いた場合も、同様の効
果が得られる。
タ下部電極であるイリジウム膜形成後に、酸素アニー
ル、水素アニールを行なうことにより、イリジウム膜中
の酸素存在比を所望の値（０．００１〜０．１原子％）
に制御することができ、実施の形態１と同様に、第２の
層間膜形成後の平坦化アニールによっても、キャパシタ
下部電極の形状の変形に伴うリーク電流の増加やコンタ
クト抵抗の増加のない耐熱性の優れたキャパシタの形成
が可能となる。尚、本実施の形態は、キャパシタ下部電
極１３０に、ルテニウム薄膜を用いた場合も、同様の効
果が得られる。
【００２８】実施の形態３．図１２、１３に本発明の第
３の実施の形態を示す。図１２は、本実施の形態にかか
るＤＲＡＭの部分断面図であり、図中、図１と同一符号
は、同一または相当箇所を示す。本実施の形態において
は、キャパシタ下部電極１３０に、膜厚１００〜３００
ｎｍで、チタンを０．１〜５原子％含有するルテニウム
膜を用いている。図１３に、６５０℃で第２の層間絶縁
膜１１７の平坦化アニールを行った後の、キャパシタ下
部電極のルテニウム膜中のチタン存在比とキャパシタリ
ーク電流およびコンタクト抵抗との関係を示す。図１３
より、ルテニウム薄膜中のチタン存在比が、０．１％よ
り多い場合は、キャパシタリーク電流は低いが、チタン
存在比が０．１％以下になった場合、リーク電流が急激
に増加する。上記チタン存在比が０．１％以下の、アニ
ール後のルテニウム薄膜中では、ルテニウムのシリサイ
ドが形成されていることが、Ｘ線回析により確認されて
おり、この場合も、実施の形態１の場合と同様に、ルテ
ニウム薄膜中でのシリサイドの形成によるキャパシタ下
部電極の変形が、キャパシタリーク電流が増加する原因
と考えられる。一方、ルテニウム薄膜中のチタン存在比
を０．１％より多くすることにより、キャパシタリーク
電流の増加を抑えることができる。これは、実施の形態
１の場合と同様に、ルテニウム薄膜中に添加したチタン
が、ルテニウムの粒界に析出し、かかる粒界を通ったル
テニウム薄膜中へＳｉの拡散が防止され、ルテニウム薄
膜中でのシリサイドの形成を抑え、キャパシタ下部電極
の変形が起こらないためと考えられる。一方、チタンの
存在比を更に増加して、５％より大きくなった場合は、
コンタクト抵抗が増加する。これは、過剰に添加された
チタンが、接続部材１１１上端とキャパシタ下部電極１
３０との接続部で、酸化物として析出し、キャパシタ下
部電極１３０と接続部材１１１の導電性を低下させるた
めと考えられる。
３の実施の形態を示す。図１２は、本実施の形態にかか
るＤＲＡＭの部分断面図であり、図中、図１と同一符号
は、同一または相当箇所を示す。本実施の形態において
は、キャパシタ下部電極１３０に、膜厚１００〜３００
ｎｍで、チタンを０．１〜５原子％含有するルテニウム
膜を用いている。図１３に、６５０℃で第２の層間絶縁
膜１１７の平坦化アニールを行った後の、キャパシタ下
部電極のルテニウム膜中のチタン存在比とキャパシタリ
ーク電流およびコンタクト抵抗との関係を示す。図１３
より、ルテニウム薄膜中のチタン存在比が、０．１％よ
り多い場合は、キャパシタリーク電流は低いが、チタン
存在比が０．１％以下になった場合、リーク電流が急激
に増加する。上記チタン存在比が０．１％以下の、アニ
ール後のルテニウム薄膜中では、ルテニウムのシリサイ
ドが形成されていることが、Ｘ線回析により確認されて
おり、この場合も、実施の形態１の場合と同様に、ルテ
ニウム薄膜中でのシリサイドの形成によるキャパシタ下
部電極の変形が、キャパシタリーク電流が増加する原因
と考えられる。一方、ルテニウム薄膜中のチタン存在比
を０．１％より多くすることにより、キャパシタリーク
電流の増加を抑えることができる。これは、実施の形態
１の場合と同様に、ルテニウム薄膜中に添加したチタン
が、ルテニウムの粒界に析出し、かかる粒界を通ったル
テニウム薄膜中へＳｉの拡散が防止され、ルテニウム薄
膜中でのシリサイドの形成を抑え、キャパシタ下部電極
の変形が起こらないためと考えられる。一方、チタンの
存在比を更に増加して、５％より大きくなった場合は、
コンタクト抵抗が増加する。これは、過剰に添加された
チタンが、接続部材１１１上端とキャパシタ下部電極１
３０との接続部で、酸化物として析出し、キャパシタ下
部電極１３０と接続部材１１１の導電性を低下させるた
めと考えられる。
【００２９】このように、キャパシタ下部電極１３０で
あるルテニウム薄膜が、０．１〜５原子％のチタンを含
有することにより、チタンの酸化物を析出させることな
く、ルテニウムと接続部材（プラグ）１１１中のＳｉが
反応することによるシリサイドの形成を抑制し、キャパ
シタ下部電極の変形を防止ことができ、層間絶縁膜の平
坦化アニール工程を行っても、キャパシタリーク電流が
増加しない、耐熱性の高いキャパシタセルの形成が可能
となる。上記チタン添加の効果は、キャパシタ下部電極
１３０にイリジウム薄膜を用いた場合にも同様に認めら
る。また、添加元素には、チタン以外に、クロム、タン
グステン、コバルト、パラジウム、モリブデンまたはこ
れらの２以上の元素を用いることによっても、同様の効
果が得られる。尚、本実施の形態は、接続部材（プラ
グ）１１１、または実施の形態４で後述する密着層１３
６に、ルテニウムシリサイド、イリジウムシリサイド、
チタンシリサイド等のシリサイド材料を用いた場合に
も、接続部材１１１または密着層１３６中のシリサイド
とルテニウム薄膜との反応を抑制するのにも有効であ
る。
あるルテニウム薄膜が、０．１〜５原子％のチタンを含
有することにより、チタンの酸化物を析出させることな
く、ルテニウムと接続部材（プラグ）１１１中のＳｉが
反応することによるシリサイドの形成を抑制し、キャパ
シタ下部電極の変形を防止ことができ、層間絶縁膜の平
坦化アニール工程を行っても、キャパシタリーク電流が
増加しない、耐熱性の高いキャパシタセルの形成が可能
となる。上記チタン添加の効果は、キャパシタ下部電極
１３０にイリジウム薄膜を用いた場合にも同様に認めら
る。また、添加元素には、チタン以外に、クロム、タン
グステン、コバルト、パラジウム、モリブデンまたはこ
れらの２以上の元素を用いることによっても、同様の効
果が得られる。尚、本実施の形態は、接続部材（プラ
グ）１１１、または実施の形態４で後述する密着層１３
６に、ルテニウムシリサイド、イリジウムシリサイド、
チタンシリサイド等のシリサイド材料を用いた場合に
も、接続部材１１１または密着層１３６中のシリサイド
とルテニウム薄膜との反応を抑制するのにも有効であ
る。
【００３０】実施の形態４．図１４、１５に、本発明の
第４の実施の形態にかかるＤＲＡＭの部分断面図を示
す。図中、図１と同一符号は、同一または相当箇所を示
す。本実施の形態では、キャパシタ下部電極１３０の材
料として、膜厚が１００〜３００ｎｍのルテニウム薄膜
を用いている。キャパシタ下部電極１３０の上部には、
キャパシタ誘電体１１５として、ＣＶＤ法により膜厚が
３０〜１２０ｎｍのＢａＴｉＯ3膜を形成した。図１４
では、キャパシタ上部電極１１６は、膜厚５０〜２００
ｎｍのルテニウム薄膜により形成し、その上にスパッタ
法により、窒化チタン薄膜からなる密着層１３６を形成
した。密着層１３６の膜厚は、膜の応力がキャパシタ特
性に悪影響を与えることが無いように、５０ｎｍ以下で
あることが好ましく、本実施の形態では、１０〜５０ｎ
ｍとした。密着層１３６上には、従来構造と同様に、第
２の層間絶縁膜１１７等が形成されている。
第４の実施の形態にかかるＤＲＡＭの部分断面図を示
す。図中、図１と同一符号は、同一または相当箇所を示
す。本実施の形態では、キャパシタ下部電極１３０の材
料として、膜厚が１００〜３００ｎｍのルテニウム薄膜
を用いている。キャパシタ下部電極１３０の上部には、
キャパシタ誘電体１１５として、ＣＶＤ法により膜厚が
３０〜１２０ｎｍのＢａＴｉＯ3膜を形成した。図１４
では、キャパシタ上部電極１１６は、膜厚５０〜２００
ｎｍのルテニウム薄膜により形成し、その上にスパッタ
法により、窒化チタン薄膜からなる密着層１３６を形成
した。密着層１３６の膜厚は、膜の応力がキャパシタ特
性に悪影響を与えることが無いように、５０ｎｍ以下で
あることが好ましく、本実施の形態では、１０〜５０ｎ
ｍとした。密着層１３６上には、従来構造と同様に、第
２の層間絶縁膜１１７等が形成されている。
【００３１】また、図１５では、図１４の実施の形態と
同様に、キャパシタ下部電極１３０の材料として、膜厚
が１００〜３００ｎｍのルテニウム薄膜を用い、キャパ
シタ誘電体１１５として、ＣＶＤ法により形成した膜厚
が３０〜１２０ｎｍのＢａＴｉＯ3膜を用いている。更
に、キャパシタ上部電極１１６は、膜厚が５０〜２００
ｎｍの酸化ルテニウム薄膜により形成し、その上にスパ
ッタ法により、膜厚が１０〜２０ｎｍの窒化チタン薄膜
１３８と膜厚が１０〜３０ｎｍの非晶質シリコン薄膜１
４０の積層構造からなる密着層１３６を形成した。密着
層１３６上には、従来構造と同様に、第２の層間絶縁膜
１１７等が形成されている。
同様に、キャパシタ下部電極１３０の材料として、膜厚
が１００〜３００ｎｍのルテニウム薄膜を用い、キャパ
シタ誘電体１１５として、ＣＶＤ法により形成した膜厚
が３０〜１２０ｎｍのＢａＴｉＯ3膜を用いている。更
に、キャパシタ上部電極１１６は、膜厚が５０〜２００
ｎｍの酸化ルテニウム薄膜により形成し、その上にスパ
ッタ法により、膜厚が１０〜２０ｎｍの窒化チタン薄膜
１３８と膜厚が１０〜３０ｎｍの非晶質シリコン薄膜１
４０の積層構造からなる密着層１３６を形成した。密着
層１３６上には、従来構造と同様に、第２の層間絶縁膜
１１７等が形成されている。
【００３２】表１に、密着層１３６に窒化チタンまたは
窒化チタンと非結晶シリコンを用いた場合の剥離の発生
の有無、およびキャパシタリーク電流値を示す。
窒化チタンと非結晶シリコンを用いた場合の剥離の発生
の有無、およびキャパシタリーク電流値を示す。
【表１】 表１より、窒化チタンまたは窒化チタンおよび非結晶シ
リコンからなる密着層１３６を形成することにより、製
造工程における剥離を有効に防止できることがわかる。
また、密着層１３６の膜厚が厚いほど、キャパシタリー
ク電流が大きくなる傾向にある。これは、密着層／キャ
パシタ電極間の応力により、キャパシタ電極が変形する
ためであり、上記結果より、密着層１３６は、かかる応
力発生の小さい６０ｎｍ（試料番号４）以下であること
が好ましい。
リコンからなる密着層１３６を形成することにより、製
造工程における剥離を有効に防止できることがわかる。
また、密着層１３６の膜厚が厚いほど、キャパシタリー
ク電流が大きくなる傾向にある。これは、密着層／キャ
パシタ電極間の応力により、キャパシタ電極が変形する
ためであり、上記結果より、密着層１３６は、かかる応
力発生の小さい６０ｎｍ（試料番号４）以下であること
が好ましい。
【００３３】以上に示したように、キャパシタ上部電極
１１６上に密着層１３６を形成することにより、従来、
キャパシタ上部電極１１６にルテニウムを用いた場合に
問題となっていた、キャパシタ上部電極１１６と第２の
層間絶縁膜１１７の間の剥離を防止することが可能とな
り、製造工程における層間絶縁膜１１７の剥離等を防止
し、ＤＲＡＭの製造歩留りの向上を図ることができる。
特に、上記密着層１３６には、窒化チタンまたは非結晶
シリコン薄膜あるいはこれらの積層構造を用いることが
できるが、かかる密着層１３６の膜厚を６０ｎｍ以下と
することにより、密着層１３６の膜応力の影響により、
キャパシタ電極が変形することによるキャパシタ特性の
低下を防止することが可能となる。尚、本実施の形態で
は、キャパシタ上部電極１１６としてルテニウムまたは
酸化ルテニウムを用いたが、イリジウムまたは酸化イリ
ジウム、更には、白金を用いた場合であっても、密着層
１３６を形成することにより同様の効果が期待できる。
また、本実施の形態においては、キャパシタ下部電極１
３０としてルテニウム膜を用いたが、白金、イリジウム
等の他の電極材料を用いてもよく、また、第１の層間絶
縁膜１１０とキャパシタ下部電極１３０の密着性を増す
ために、キャパシタ下部電極１３０と第１の層間絶縁膜
１１０の間に、密着層１３６を形成しても良い。
１１６上に密着層１３６を形成することにより、従来、
キャパシタ上部電極１１６にルテニウムを用いた場合に
問題となっていた、キャパシタ上部電極１１６と第２の
層間絶縁膜１１７の間の剥離を防止することが可能とな
り、製造工程における層間絶縁膜１１７の剥離等を防止
し、ＤＲＡＭの製造歩留りの向上を図ることができる。
特に、上記密着層１３６には、窒化チタンまたは非結晶
シリコン薄膜あるいはこれらの積層構造を用いることが
できるが、かかる密着層１３６の膜厚を６０ｎｍ以下と
することにより、密着層１３６の膜応力の影響により、
キャパシタ電極が変形することによるキャパシタ特性の
低下を防止することが可能となる。尚、本実施の形態で
は、キャパシタ上部電極１１６としてルテニウムまたは
酸化ルテニウムを用いたが、イリジウムまたは酸化イリ
ジウム、更には、白金を用いた場合であっても、密着層
１３６を形成することにより同様の効果が期待できる。
また、本実施の形態においては、キャパシタ下部電極１
３０としてルテニウム膜を用いたが、白金、イリジウム
等の他の電極材料を用いてもよく、また、第１の層間絶
縁膜１１０とキャパシタ下部電極１３０の密着性を増す
ために、キャパシタ下部電極１３０と第１の層間絶縁膜
１１０の間に、密着層１３６を形成しても良い。
【００３４】実施の形態５．図１７（ａ）は、本発明の
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、まず、第１の絶縁膜１１０および接続部材１１１の
上部に膜厚３００ｎｍのルテニウム膜を形成した後、加
工してキャパシタ下部電極１３０を形成した後、ペロブ
スカイト構造を有する誘電体の１つであるＢａＴｉＯ3
膜を用いてキャパシタ誘電体膜１１５を形成する。キャ
パシタ誘電体膜１１５の形成には、キャパシタ下部電極
１３０側面への被覆性の観点からＣＶＤ法を選択し、Ｃ
ＶＤ成膜時にルテニウム表面が酸化されないように、基
板温度が５００℃、酸素分圧が１Ｔｏｒｒの条件でキャ
パシタ誘電体膜１１５の形成を用いた。図１８に、基板
温度５５０℃で、ルテニウムの熱処理を行った時の、酸
素分圧と原子間力顕微鏡により測定したルテニウム電極
の平均表面粗さとの関係を示す。図１８より、基板温度
が５５０℃以下であり、かつ酸素分圧が１５Ｔｏｒｒ以
下であれば、ルテニウム金属電極１３０の表面が酸化に
より粗れないことが分かり、かかる条件下で上記キャパ
シタ誘電体膜１１５のＣＶＤを行えば、キャパシタ下部
電極１３０表面を酸化せずに、キャパシタ誘電体膜１１
５の形成ができることが分かる。次に、上記キャパシタ
誘電体膜１１５の形成後に、キャパシタ誘電体膜１１５
を熱処理することにより、ＢａＴｉＯ3の結晶性を向上
させ、キャパシタ誘電体膜１１５の誘電率を高める。か
かる熱処理は、例えば、基板温度７００℃、酸素分圧３
ｍＴｏｒｒの条件下で３０秒間行なう。このように、低
酸素雰囲気中で熱処理を行なうことにより、熱処理中の
キャパシタ下部電極１３０の表面酸化を防止しながら、
ＢａＴｉＯ3膜の結晶性の向上を図ることができる。
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、まず、第１の絶縁膜１１０および接続部材１１１の
上部に膜厚３００ｎｍのルテニウム膜を形成した後、加
工してキャパシタ下部電極１３０を形成した後、ペロブ
スカイト構造を有する誘電体の１つであるＢａＴｉＯ3
膜を用いてキャパシタ誘電体膜１１５を形成する。キャ
パシタ誘電体膜１１５の形成には、キャパシタ下部電極
１３０側面への被覆性の観点からＣＶＤ法を選択し、Ｃ
ＶＤ成膜時にルテニウム表面が酸化されないように、基
板温度が５００℃、酸素分圧が１Ｔｏｒｒの条件でキャ
パシタ誘電体膜１１５の形成を用いた。図１８に、基板
温度５５０℃で、ルテニウムの熱処理を行った時の、酸
素分圧と原子間力顕微鏡により測定したルテニウム電極
の平均表面粗さとの関係を示す。図１８より、基板温度
が５５０℃以下であり、かつ酸素分圧が１５Ｔｏｒｒ以
下であれば、ルテニウム金属電極１３０の表面が酸化に
より粗れないことが分かり、かかる条件下で上記キャパ
シタ誘電体膜１１５のＣＶＤを行えば、キャパシタ下部
電極１３０表面を酸化せずに、キャパシタ誘電体膜１１
５の形成ができることが分かる。次に、上記キャパシタ
誘電体膜１１５の形成後に、キャパシタ誘電体膜１１５
を熱処理することにより、ＢａＴｉＯ3の結晶性を向上
させ、キャパシタ誘電体膜１１５の誘電率を高める。か
かる熱処理は、例えば、基板温度７００℃、酸素分圧３
ｍＴｏｒｒの条件下で３０秒間行なう。このように、低
酸素雰囲気中で熱処理を行なうことにより、熱処理中の
キャパシタ下部電極１３０の表面酸化を防止しながら、
ＢａＴｉＯ3膜の結晶性の向上を図ることができる。
【００３５】図１９に、酸素分圧５ｍＴｏｒｒの条件下
で、ルテニウムを５分間熱処理した場合の、熱処理温度
とルテニウムの平均表面粗さとの関係を、また、図２０
に、酸素分圧５ｍＴｏｒｒ、基板温度６００℃、７００
℃の条件下で、ルテニウムを熱処理した場合の、熱処理
時間とルテニウムの平均表面粗さとの関係を示す。この
結果より、この熱処理を、温度６５０〜７５０℃、酸素
分圧１０ｍＴｏｒｒ以下で行えば、ルテニウム表面の平
均表面粗さが、増加せず、ルテニウム金属表面が酸化さ
れないことが分かる。この熱処理を行なわない場合、キ
ャパシタ誘電体膜１１５のＢａＴｉＯ3は結晶性が低
く、比誘電率が２０程度であるが、この熱処理を行なう
ことにより、ＢａＴｉＯ3の結晶性が向上し、比誘電率
は、熱処理を行わない場合に比べ、約５倍の値となる。
尚、キャパシタ誘電体膜１１５の成膜および熱処理の工
程は、成膜→熱処理→成膜→熱処理のように繰り返し行
ってもよく、これによりキャパシタ誘電体膜１１５の結
晶性および比誘電率を更に向上させることが可能とな
る。次に、キャパシタ誘電体膜１１５上にルテニウム膜
を形成し、キャパシタ上部電極１１６を形成する。キャ
パシタ上部電極１１６の膜厚は、好ましくは３０〜６０
０ｎｍであり、本実施述の形態では１００ｎｍとした。
続いて、従来方法と同様の工程を用いてＤＲＡＭを完成
する。
で、ルテニウムを５分間熱処理した場合の、熱処理温度
とルテニウムの平均表面粗さとの関係を、また、図２０
に、酸素分圧５ｍＴｏｒｒ、基板温度６００℃、７００
℃の条件下で、ルテニウムを熱処理した場合の、熱処理
時間とルテニウムの平均表面粗さとの関係を示す。この
結果より、この熱処理を、温度６５０〜７５０℃、酸素
分圧１０ｍＴｏｒｒ以下で行えば、ルテニウム表面の平
均表面粗さが、増加せず、ルテニウム金属表面が酸化さ
れないことが分かる。この熱処理を行なわない場合、キ
ャパシタ誘電体膜１１５のＢａＴｉＯ3は結晶性が低
く、比誘電率が２０程度であるが、この熱処理を行なう
ことにより、ＢａＴｉＯ3の結晶性が向上し、比誘電率
は、熱処理を行わない場合に比べ、約５倍の値となる。
尚、キャパシタ誘電体膜１１５の成膜および熱処理の工
程は、成膜→熱処理→成膜→熱処理のように繰り返し行
ってもよく、これによりキャパシタ誘電体膜１１５の結
晶性および比誘電率を更に向上させることが可能とな
る。次に、キャパシタ誘電体膜１１５上にルテニウム膜
を形成し、キャパシタ上部電極１１６を形成する。キャ
パシタ上部電極１１６の膜厚は、好ましくは３０〜６０
０ｎｍであり、本実施述の形態では１００ｎｍとした。
続いて、従来方法と同様の工程を用いてＤＲＡＭを完成
する。
【００３６】以上のように形成したキャパシタの電気的
特性を評価したところ、ルテニウムを用いたキャパシタ
下部電極１３０上に形成されたキャパシタ誘電体膜１１
５の結晶性向上のための熱処理を、酸素分圧を制御しな
い条件下で行った場合は、基板温度が５００〜５５０℃
で、キャパシタ下部電極１３０の表面酸化による電極形
状の変形により、キャパシタリーク電流が１μＡ／ｃｍ
2以上と増加するのに対し、本実施の形態により、基板
温度を６５０〜７５０℃、酸素分圧を１０ｍＴｏｒｒ以
下に制御して熱処理を行なった場合は、上記キャパシタ
下部電極１３０の変形によるキャパシタリーク電流は
０．１μＡ／ｃｍ2以下となり、キャパシタリーク電流
の大幅な改善が見られ、信頼性の高い安定したキャパシ
タの形成が可能となった。
特性を評価したところ、ルテニウムを用いたキャパシタ
下部電極１３０上に形成されたキャパシタ誘電体膜１１
５の結晶性向上のための熱処理を、酸素分圧を制御しな
い条件下で行った場合は、基板温度が５００〜５５０℃
で、キャパシタ下部電極１３０の表面酸化による電極形
状の変形により、キャパシタリーク電流が１μＡ／ｃｍ
2以上と増加するのに対し、本実施の形態により、基板
温度を６５０〜７５０℃、酸素分圧を１０ｍＴｏｒｒ以
下に制御して熱処理を行なった場合は、上記キャパシタ
下部電極１３０の変形によるキャパシタリーク電流は
０．１μＡ／ｃｍ2以下となり、キャパシタリーク電流
の大幅な改善が見られ、信頼性の高い安定したキャパシ
タの形成が可能となった。
【００３７】以上のように、本実施の形態によれば、キ
ャパシタ下部電極にルテニウムを用いた場合であって
も、該キャパシタ電極表面を酸化させないでキャパシタ
誘電体膜の熱処理を行い結晶性の向上を図ることができ
る。これにより、キャパシタリーク電流が増加すること
なく、キャパシタ誘電体膜の誘電率を向上させることが
でき、高容量のキャパシタセルを得ることが可能とな
る。尚、本実施の形態５〜８についてもは、キャパシタ
下部電極１３０として、ルテニウム薄膜を用いた場合に
ついて述べるが、イリジウム薄膜を用いた場合も同様の
効果を得ることができる。また、キャパシタ誘電体膜１
１５についても、ペロブスカイト構造を有するＢａＴｉ
Ｏ3以外の誘電体材料、例えばＳｒＴｉＯ3、（Ｂａ，Ｓ
ｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）等を用いることも可
能である。
ャパシタ下部電極にルテニウムを用いた場合であって
も、該キャパシタ電極表面を酸化させないでキャパシタ
誘電体膜の熱処理を行い結晶性の向上を図ることができ
る。これにより、キャパシタリーク電流が増加すること
なく、キャパシタ誘電体膜の誘電率を向上させることが
でき、高容量のキャパシタセルを得ることが可能とな
る。尚、本実施の形態５〜８についてもは、キャパシタ
下部電極１３０として、ルテニウム薄膜を用いた場合に
ついて述べるが、イリジウム薄膜を用いた場合も同様の
効果を得ることができる。また、キャパシタ誘電体膜１
１５についても、ペロブスカイト構造を有するＢａＴｉ
Ｏ3以外の誘電体材料、例えばＳｒＴｉＯ3、（Ｂａ，Ｓ
ｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）等を用いることも可
能である。
【００３８】実施の形態６．図１７（ｂ）は、本発明の
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、キャパシタ下部電極１３０として、膜厚３００ｎｍ
のルテニウム薄膜を用い、該ルテニウム薄膜形成後に、
以降の熱処理工程においてもキャパシ下部電極１３０の
表面の平坦性を維持するためのカバー層１３１として、
例えば、熱ＣＶＤ法により、テトラエトキシオルトシリ
ケート（ＴＥＯＳ）を原料としたＳｉＯ2膜を１００ｎ
ｍ形成する。次に、基板温度８００℃で、３０分間、熱
処理を行う。この熱処理温度は、以降の工程で到達しう
る最高温度以上の基板温度であり、本実施の形態では、
キャパシタセル形成後に配線層と接続部材１１１のプラ
グコンタクトを改善するために行われる高温熱処理（セ
ルフアラインコンタクト工程）の処理温度を考慮して、
８００℃とした。この場合、ルテニウム薄膜は、上記カ
バー層１３１で覆われた状態で熱処理されるため、熱処
理中においても表面の平坦性が維持され、表面酸化や表
面粗れによる表面の凹凸が発生しない。次に、上記熱処
理後、カバー層１３１をドライエッチング法により除去
し、ルテニウム薄膜をエッチング加工し、キャパシタ下
部電極１３０を形成した。キャパシタ下部電極１３０形
成後、被覆性の良好なＣＶＤ法を用いて、キャパシタ下
部電極１３０の表面が酸化しない条件（基板温度５００
℃、酸素分圧１Ｔｏｒｒ）で、キャパシタ下部電極１３
０上に、ＢａＴｉＯ3膜を形成し、キャパシタ誘電体膜
１１５を形成する。次に、上記キャパシタ誘電体膜１１
５上に、膜厚３０〜６００ｎｍが好ましく、本実施の形
態では１００ｎｍのルテニウム薄膜からなるキャパシタ
上部電極１１６を形成した。以降は、従来の方法と同様
の工程を用い、ＤＲＡＭが完成する。
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、キャパシタ下部電極１３０として、膜厚３００ｎｍ
のルテニウム薄膜を用い、該ルテニウム薄膜形成後に、
以降の熱処理工程においてもキャパシ下部電極１３０の
表面の平坦性を維持するためのカバー層１３１として、
例えば、熱ＣＶＤ法により、テトラエトキシオルトシリ
ケート（ＴＥＯＳ）を原料としたＳｉＯ2膜を１００ｎ
ｍ形成する。次に、基板温度８００℃で、３０分間、熱
処理を行う。この熱処理温度は、以降の工程で到達しう
る最高温度以上の基板温度であり、本実施の形態では、
キャパシタセル形成後に配線層と接続部材１１１のプラ
グコンタクトを改善するために行われる高温熱処理（セ
ルフアラインコンタクト工程）の処理温度を考慮して、
８００℃とした。この場合、ルテニウム薄膜は、上記カ
バー層１３１で覆われた状態で熱処理されるため、熱処
理中においても表面の平坦性が維持され、表面酸化や表
面粗れによる表面の凹凸が発生しない。次に、上記熱処
理後、カバー層１３１をドライエッチング法により除去
し、ルテニウム薄膜をエッチング加工し、キャパシタ下
部電極１３０を形成した。キャパシタ下部電極１３０形
成後、被覆性の良好なＣＶＤ法を用いて、キャパシタ下
部電極１３０の表面が酸化しない条件（基板温度５００
℃、酸素分圧１Ｔｏｒｒ）で、キャパシタ下部電極１３
０上に、ＢａＴｉＯ3膜を形成し、キャパシタ誘電体膜
１１５を形成する。次に、上記キャパシタ誘電体膜１１
５上に、膜厚３０〜６００ｎｍが好ましく、本実施の形
態では１００ｎｍのルテニウム薄膜からなるキャパシタ
上部電極１１６を形成した。以降は、従来の方法と同様
の工程を用い、ＤＲＡＭが完成する。
【００３９】このようにして形成したキャパシタセルを
有するＤＲＡＭは、通常、上述のセルフアラインコンタ
クト工程により、配線層間を結ぶプラグコンタクトを向
上させるために高温熱処理が行なわれる。かかる高温熱
処理を行った場合、従来の方法で製作したキャパシタセ
ルでは、キャパシタリーク電流が５〜１０倍に増加する
のに対し、本実施の形態により形成したキャパシタセル
では、このリーク電流増加を最大２倍程度に抑えること
が可能となる。即ち、本実施の形態によれば、キャパシ
タ下部電極１３０材料であるルテニウム薄膜に、熱処理
工程での表面酸化や表面粗れによる表面の凹凸の発生を
防ぐカバー層１３１を形成した上で、予め以降の熱処理
工程で用いられる最高温度以上に昇温して熱履歴を与え
ておくことにより、以降の工程における熱処理工程にお
いても、キャパシタ下部電極１３０の表面酸化等による
キャパシタ下部電極の形状（主に表面形状）変化に起因
するキャパシタリーク電流の増加を抑制することがで
き、キャパシタ特性の良好なキャパシタセルを形成する
ことができる。
有するＤＲＡＭは、通常、上述のセルフアラインコンタ
クト工程により、配線層間を結ぶプラグコンタクトを向
上させるために高温熱処理が行なわれる。かかる高温熱
処理を行った場合、従来の方法で製作したキャパシタセ
ルでは、キャパシタリーク電流が５〜１０倍に増加する
のに対し、本実施の形態により形成したキャパシタセル
では、このリーク電流増加を最大２倍程度に抑えること
が可能となる。即ち、本実施の形態によれば、キャパシ
タ下部電極１３０材料であるルテニウム薄膜に、熱処理
工程での表面酸化や表面粗れによる表面の凹凸の発生を
防ぐカバー層１３１を形成した上で、予め以降の熱処理
工程で用いられる最高温度以上に昇温して熱履歴を与え
ておくことにより、以降の工程における熱処理工程にお
いても、キャパシタ下部電極１３０の表面酸化等による
キャパシタ下部電極の形状（主に表面形状）変化に起因
するキャパシタリーク電流の増加を抑制することがで
き、キャパシタ特性の良好なキャパシタセルを形成する
ことができる。
【００４０】実施の形態７．図１７（ｃ）は、本発明の
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、キャパシタ下部電極１３０として膜厚３００ｎｍの
ルテニウム薄膜を用い、該ルテニウム薄膜形成後に、セ
ルフアラインコンタクト工程を考慮して、予め、８００
℃で３０分間の熱処理を行った。この熱処理条件は、以
降の工程で使用される熱処理温度の最高温度以上であれ
ばよい。
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、キャパシタ下部電極１３０として膜厚３００ｎｍの
ルテニウム薄膜を用い、該ルテニウム薄膜形成後に、セ
ルフアラインコンタクト工程を考慮して、予め、８００
℃で３０分間の熱処理を行った。この熱処理条件は、以
降の工程で使用される熱処理温度の最高温度以上であれ
ばよい。
【００４１】次に、上記熱処理後のルテニウム薄膜表面
には、熱処理に伴う突起が発生するため、ルテニウム薄
膜表面を、例えば、ＳＵＢＡ４００パッド、弱酸性Ａｌ
2Ｏ３（０．１μｍ）分散スラリーを使用した、面圧８
０ｋｇ／ｃｍ２、処理時間２分の化学的機械研磨により
平坦化し、上記突起を除去する。続いて、ルテニウム薄
膜をエッチング加工し、キャパシタ下部電極１３０を形
成した後、ＢａＴｉＯ3膜からなるキャパシタ誘電体膜
１１５を、ＣＶＤ法（基板温度５００℃、酸素分圧１Ｔ
ｏｒｒ）を用いて形成し、更に、好ましくは３０〜６０
ｎｍであり、本実施の形態では１００ｎｍのルテニウム
薄膜からなるキャパシタ上部電極１１６を形成し、更
に、従来と同様の工程により、ＤＲＡＭを完成した。
には、熱処理に伴う突起が発生するため、ルテニウム薄
膜表面を、例えば、ＳＵＢＡ４００パッド、弱酸性Ａｌ
2Ｏ３（０．１μｍ）分散スラリーを使用した、面圧８
０ｋｇ／ｃｍ２、処理時間２分の化学的機械研磨により
平坦化し、上記突起を除去する。続いて、ルテニウム薄
膜をエッチング加工し、キャパシタ下部電極１３０を形
成した後、ＢａＴｉＯ3膜からなるキャパシタ誘電体膜
１１５を、ＣＶＤ法（基板温度５００℃、酸素分圧１Ｔ
ｏｒｒ）を用いて形成し、更に、好ましくは３０〜６０
ｎｍであり、本実施の形態では１００ｎｍのルテニウム
薄膜からなるキャパシタ上部電極１１６を形成し、更
に、従来と同様の工程により、ＤＲＡＭを完成した。
【００４２】本実施の形態にかかるＤＲＡＭについて
も、通常、上述のセルフアラインコンタクト工程が行わ
れるが、従来方法で製作したキャパシタセルでは、セル
フアラインコンタクト工程での高温熱処理によりキャパ
シタリーク電流が５〜１０倍に増加するのに対し、本実
施の形態にかかるＤＲＡＭのキャパシタセルでは、キャ
パシタリーク電流の増加を最大２倍程度に押さえること
可能となる。即ち、本実施の形態によれば、キャパシタ
下部電極１３０材料であるルテニウム薄膜に、予め以降
の熱処理工程で用いられる最高温度以上に昇温して熱履
歴を与えた後、ルテニウム薄膜表面を化学的機械研磨法
で平坦化し、表面粗れや表面酸化層を除去してキャパシ
タ下部電極１３０を形成することにより、以降の工程に
おける熱処理工程においても、キャパシタ下部電極１３
０の表面酸化等によるキャパシタ電極の形状変化に起因
するキャパシタリーク電流の増加を抑制することがで
き、キャパシタ特性の良好なキャパシタセルを形成する
ことができる。
も、通常、上述のセルフアラインコンタクト工程が行わ
れるが、従来方法で製作したキャパシタセルでは、セル
フアラインコンタクト工程での高温熱処理によりキャパ
シタリーク電流が５〜１０倍に増加するのに対し、本実
施の形態にかかるＤＲＡＭのキャパシタセルでは、キャ
パシタリーク電流の増加を最大２倍程度に押さえること
可能となる。即ち、本実施の形態によれば、キャパシタ
下部電極１３０材料であるルテニウム薄膜に、予め以降
の熱処理工程で用いられる最高温度以上に昇温して熱履
歴を与えた後、ルテニウム薄膜表面を化学的機械研磨法
で平坦化し、表面粗れや表面酸化層を除去してキャパシ
タ下部電極１３０を形成することにより、以降の工程に
おける熱処理工程においても、キャパシタ下部電極１３
０の表面酸化等によるキャパシタ電極の形状変化に起因
するキャパシタリーク電流の増加を抑制することがで
き、キャパシタ特性の良好なキャパシタセルを形成する
ことができる。
【００４３】実施の形態８．図１７（ｄ）は、本発明の
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、実施の形態６（図１７（ｂ））の熱処理工程を、キ
ャパシタ誘電体膜１１５の形成後に行なうことにより、
同様の効果を得るものである。即ち、本実施の形態で
は、キャパシタ下部電極１３０として膜厚３００ｎｍの
ルテニウム薄膜を用い、該ルテニウム薄膜をエッチング
加工し、キャパシタ下部電極１３０を形成した後、Ｂａ
ＴｉＯ3膜を形成し、キャパシタ誘電体膜１１５を形成
した。ＢａＴｉＯ3膜の形成は、被覆性の良好なＣＶＤ
法を用いて、ルテニウム薄膜の表面酸化が発生しない条
件（基板温度５００℃、酸素分圧１Ｔｏｒｒ）で行っ
た。次に、キャパシタ誘電体膜１１５形成後、カバー層
１３１として、実施の形態６と同様に、例えばテトラエ
トキシオルトシリケート（ＴＥＯＳ）を原料に用いた熱
ＣＶＤ法により、膜厚１００ｎｍのＳｉＯ2膜を形成し
た。次に、セルフアラインコンタクト工程を考慮して、
予め、８００℃で３０分間の熱処理を行った。この熱処
理条件は、以降の工程で使用される熱処理温度の最高温
度以上であればよく、キャパシタ誘電体膜１１５の結晶
化が十分に進行する条件であることが望ましい。かかる
熱処理工程においては、カバー層１３１の存在により、
キャパシタ下部電極１３０の表面酸化や表面粗れは発生
しない。熱処理後、上記カバー層１３１をドライエッチ
ング法により除去し、更に、好ましくは３０〜６００ｎ
ｍ、本実施の形態では１００ｎｍのルテニウム薄膜によ
りキャパシタ上部電極１１６を形成し、従来と同様の方
法によりＤＲＡＭを完成した。
実施の形態にかかるＤＲＡＭの製造工程のプロセスフロ
ーであり、図１６に、上記プロセスフローに従って形成
したＤＲＡＭの部分断面図を示す。図１６中、図１と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、実施の形態６（図１７（ｂ））の熱処理工程を、キ
ャパシタ誘電体膜１１５の形成後に行なうことにより、
同様の効果を得るものである。即ち、本実施の形態で
は、キャパシタ下部電極１３０として膜厚３００ｎｍの
ルテニウム薄膜を用い、該ルテニウム薄膜をエッチング
加工し、キャパシタ下部電極１３０を形成した後、Ｂａ
ＴｉＯ3膜を形成し、キャパシタ誘電体膜１１５を形成
した。ＢａＴｉＯ3膜の形成は、被覆性の良好なＣＶＤ
法を用いて、ルテニウム薄膜の表面酸化が発生しない条
件（基板温度５００℃、酸素分圧１Ｔｏｒｒ）で行っ
た。次に、キャパシタ誘電体膜１１５形成後、カバー層
１３１として、実施の形態６と同様に、例えばテトラエ
トキシオルトシリケート（ＴＥＯＳ）を原料に用いた熱
ＣＶＤ法により、膜厚１００ｎｍのＳｉＯ2膜を形成し
た。次に、セルフアラインコンタクト工程を考慮して、
予め、８００℃で３０分間の熱処理を行った。この熱処
理条件は、以降の工程で使用される熱処理温度の最高温
度以上であればよく、キャパシタ誘電体膜１１５の結晶
化が十分に進行する条件であることが望ましい。かかる
熱処理工程においては、カバー層１３１の存在により、
キャパシタ下部電極１３０の表面酸化や表面粗れは発生
しない。熱処理後、上記カバー層１３１をドライエッチ
ング法により除去し、更に、好ましくは３０〜６００ｎ
ｍ、本実施の形態では１００ｎｍのルテニウム薄膜によ
りキャパシタ上部電極１１６を形成し、従来と同様の方
法によりＤＲＡＭを完成した。
【００４４】本実施の形態にかかるＤＲＡＭについて
も、通常、上述のセルフアラインコンタクト工程が行わ
れるが、従来方法で製作したキャパシタセルでは、セル
フアラインコンタクト工程での高温熱処理によりキャパ
シタリーク電流が５〜１０倍に増加するのに対し、本実
施の形態にかかるＤＲＡＭのキャパシタセルでは、キャ
パシタリーク電流の増加を最大２倍程度に押さえること
が可能となる。更に、本実施の形態では、上記熱処理
が、キャパシタ誘電体膜１１５の結晶化熱処理を兼ねる
ため、キャパシタ誘電体膜１１５の結晶性が向上し、熱
処理を行わない場合と比較して、比誘電率を約１０倍向
上させることが可能である。
も、通常、上述のセルフアラインコンタクト工程が行わ
れるが、従来方法で製作したキャパシタセルでは、セル
フアラインコンタクト工程での高温熱処理によりキャパ
シタリーク電流が５〜１０倍に増加するのに対し、本実
施の形態にかかるＤＲＡＭのキャパシタセルでは、キャ
パシタリーク電流の増加を最大２倍程度に押さえること
が可能となる。更に、本実施の形態では、上記熱処理
が、キャパシタ誘電体膜１１５の結晶化熱処理を兼ねる
ため、キャパシタ誘電体膜１１５の結晶性が向上し、熱
処理を行わない場合と比較して、比誘電率を約１０倍向
上させることが可能である。
【００４５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、キャパシタ下部電極をルテニウムまたはイリ
ジウムを主たる構成元素とし、酸素を０．００１〜０．
１原子％、および／またはチタン等を０．１〜５原子％
含有する材料より形成することにより、電極材料に白金
を用いた場合に比べて電極の加工が容易になるととも
に、熱処理工程における接続部材（プラグ）上端部にお
ける酸化物の形成を防止しつつ、ルテニウム等を電極に
用いた場合に問題となる、ルテニウム等と接続部材中の
Ｓｉの反応によるシリサイドの形成に起因するキャパシ
タ電極形状の変形を防ぎ、キャパシタリーク電流の増加
を防止することができる。
によれば、キャパシタ下部電極をルテニウムまたはイリ
ジウムを主たる構成元素とし、酸素を０．００１〜０．
１原子％、および／またはチタン等を０．１〜５原子％
含有する材料より形成することにより、電極材料に白金
を用いた場合に比べて電極の加工が容易になるととも
に、熱処理工程における接続部材（プラグ）上端部にお
ける酸化物の形成を防止しつつ、ルテニウム等を電極に
用いた場合に問題となる、ルテニウム等と接続部材中の
Ｓｉの反応によるシリサイドの形成に起因するキャパシ
タ電極形状の変形を防ぎ、キャパシタリーク電流の増加
を防止することができる。
【００４６】また、本発明によれば、キャパシタ電極と
層間絶縁膜の間に密着層を設けることにより、キャパシ
タ電極と層間絶縁膜との間の剥離を防止し、製造歩留り
の向上を図ることが可能となる。特に、上記密着層の膜
厚を５０ｎｍ以下にすることにより、密着層／キャパシ
タ電極間の応力によるキャパシタ電極の変形を防ぎ、キ
ャパシタ特性の劣化を防止することができる。
層間絶縁膜の間に密着層を設けることにより、キャパシ
タ電極と層間絶縁膜との間の剥離を防止し、製造歩留り
の向上を図ることが可能となる。特に、上記密着層の膜
厚を５０ｎｍ以下にすることにより、密着層／キャパシ
タ電極間の応力によるキャパシタ電極の変形を防ぎ、キ
ャパシタ特性の劣化を防止することができる。
【００４７】また、本発明によれば、上記ルテニウム等
に含まれる酸素の濃度は、ルテニウム薄膜等の形成を適
当な酸素分圧下で行なうことにより制御できるほか、ル
テニウム薄膜等の形成後のアニール工程において、アニ
ール雰囲気中の酸素分圧を調整することによっても制御
でき、ルテニウム薄膜等の形成後に、薄膜中の含有酸素
濃度の調整が可能となる。
に含まれる酸素の濃度は、ルテニウム薄膜等の形成を適
当な酸素分圧下で行なうことにより制御できるほか、ル
テニウム薄膜等の形成後のアニール工程において、アニ
ール雰囲気中の酸素分圧を調整することによっても制御
でき、ルテニウム薄膜等の形成後に、薄膜中の含有酸素
濃度の調整が可能となる。
【００４８】また、本発明によれば、キャパシタ下部電
極にルテニウムまたはイリジウム薄膜を用いた場合であ
っても、該キャパシタ下部電極の表面を酸化させない
で、かつキャパシタ誘電体膜の結晶性を高くする熱処理
を行なうことができ、これにより、キャパシタ下部電極
の表面酸化等による電極形状の変形を防ぎ、キャパシタ
リーク電流の増加を防止しつつ、キャパシタ誘電体膜の
誘電率を向上させることができ、高容量のキャパシタセ
ルを得ることが可能となる。
極にルテニウムまたはイリジウム薄膜を用いた場合であ
っても、該キャパシタ下部電極の表面を酸化させない
で、かつキャパシタ誘電体膜の結晶性を高くする熱処理
を行なうことができ、これにより、キャパシタ下部電極
の表面酸化等による電極形状の変形を防ぎ、キャパシタ
リーク電流の増加を防止しつつ、キャパシタ誘電体膜の
誘電率を向上させることができ、高容量のキャパシタセ
ルを得ることが可能となる。
【００４９】また、本発明によれば、キャパシタ下部電
極にルテニウムまたはイリジウム薄膜を用いた場合に、
該キャパシタ下部電極の表面酸化や表面粗れを防ぐため
のカバー層を形成して、キャパシタ下部電極に熱履歴を
与えておくことにより、以降の熱処理工程における、キ
ャパシタ下部電極の表面酸化等によるキャパシタ電極の
変形を防止し、キャパシタリーク電流の増加を抑制する
ことができ、キャパシタ特性の良好なキャパシタセルを
形成することができる。特に、上記熱処理工程が、キャ
パシタ誘電体膜の結晶性向上のための熱処理工程を兼ね
ることにより、上記熱処理において、同時にキャパシタ
誘電体膜の誘電率の向上を図ることができ、高容量なキ
ャパシタセルを得ることが可能となる。
極にルテニウムまたはイリジウム薄膜を用いた場合に、
該キャパシタ下部電極の表面酸化や表面粗れを防ぐため
のカバー層を形成して、キャパシタ下部電極に熱履歴を
与えておくことにより、以降の熱処理工程における、キ
ャパシタ下部電極の表面酸化等によるキャパシタ電極の
変形を防止し、キャパシタリーク電流の増加を抑制する
ことができ、キャパシタ特性の良好なキャパシタセルを
形成することができる。特に、上記熱処理工程が、キャ
パシタ誘電体膜の結晶性向上のための熱処理工程を兼ね
ることにより、上記熱処理において、同時にキャパシタ
誘電体膜の誘電率の向上を図ることができ、高容量なキ
ャパシタセルを得ることが可能となる。
【図１】 本発明の第１の実施の形態にかかるＤＲＡＭ
の部分断面図である。
の部分断面図である。
【図２】 本発明の第１の実施の形態にかかるＤＲＡＭ
の製造工程を示す部分断面図である。
の製造工程を示す部分断面図である。
【図３】 本発明の第１の実施の形態にかかるＤＲＡＭ
の製造工程を示す部分断面図である。
の製造工程を示す部分断面図である。
【図４】 本発明の第１の実施の形態にかかるＤＲＡＭ
の製造工程を示す部分断面図である。
の製造工程を示す部分断面図である。
【図５】 本発明の第１の実施の形態にかかるルテニウ
ム薄膜堆積時の酸素分圧と膜中酸素存在比の関係であ
る。
ム薄膜堆積時の酸素分圧と膜中酸素存在比の関係であ
る。
【図６】 本発明の第１の実施の形態にかかるルテニウ
ム薄膜中の酸素存在比と熱処理後のリーク電流およびコ
ンタクト抵抗との関係である。
ム薄膜中の酸素存在比と熱処理後のリーク電流およびコ
ンタクト抵抗との関係である。
【図７】 本発明の第２の実施の形態にかかるＤＲＡＭ
の部分断面図である。
の部分断面図である。
【図８】 本発明の第２の実施の形態にかかるＤＲＡＭ
の製造工程を示す部分断面図である。
の製造工程を示す部分断面図である。
【図９】 本発明の第２の実施の形態にかかるＤＲＡＭ
の製造工程を示す部分断面図である。
の製造工程を示す部分断面図である。
【図１０】 本発明の第２の実施の形態にかかるＤＲＡ
Ｍの製造工程を示す部分断面図である。
Ｍの製造工程を示す部分断面図である。
【図１１】 本発明の第２の実施の形態にかかるキャパ
シタ下部電極にイリジウム薄膜を用いた場合の、膜堆積
時、酸素アニール後、水素アニール後における膜中酸素
存在比である。
シタ下部電極にイリジウム薄膜を用いた場合の、膜堆積
時、酸素アニール後、水素アニール後における膜中酸素
存在比である。
【図１２】 本発明の第３の実施の形態にかかるＤＲＡ
Ｍの部分断面図である。
Ｍの部分断面図である。
【図１３】 本発明の第３の実施の形態にかかるルテニ
ウム薄膜中のＴｉ存在比とリーク電流およびコンタクト
抵抗の関係である。
ウム薄膜中のＴｉ存在比とリーク電流およびコンタクト
抵抗の関係である。
【図１４】 本発明の第４の実施の形態にかかるＤＲＡ
Ｍの部分断面図である。
Ｍの部分断面図である。
【図１５】 本発明の第４の実施の形態にかかるＤＲＡ
Ｍの部分断面図である。
Ｍの部分断面図である。
【図１６】 本発明の第５〜８の実施の形態にかかるＤ
ＲＡＭの部分断面図である。
ＲＡＭの部分断面図である。
【図１７】 （ａ） 本発明の第５の実施の形態にかか
るプロセスフロー図である。 （ｂ） 本発明の第６の実施の形態にかかるプロセスフ
ロー図である。 （ｃ） 本発明の第７の実施の形態にかかるプロセスフ
ロー図である。 （ｄ） 本発明の第８の実施の形態にかかるプロセスフ
ロー図である。
るプロセスフロー図である。 （ｂ） 本発明の第６の実施の形態にかかるプロセスフ
ロー図である。 （ｃ） 本発明の第７の実施の形態にかかるプロセスフ
ロー図である。 （ｄ） 本発明の第８の実施の形態にかかるプロセスフ
ロー図である。
【図１８】 本発明の第５の実施の形態にかかるルテニ
ウム薄膜電極の熱処理酸素分圧と平均表面粗さの関係で
ある。
ウム薄膜電極の熱処理酸素分圧と平均表面粗さの関係で
ある。
【図１９】 本発明の第５の実施の形態にかかるルテニ
ウム薄膜電極の熱処理温度と平均表面粗さの関係であ
る。
ウム薄膜電極の熱処理温度と平均表面粗さの関係であ
る。
【図２０】 本発明の第５の実施の形態にかかるルテニ
ウム薄膜電極の熱処理時間と平均表面粗さの関係であ
る。
ウム薄膜電極の熱処理時間と平均表面粗さの関係であ
る。
【図２１】 従来のＤＲＡＭの部分断面図である。
【符号の説明】 １０１ 半導体基板、１０２ フィールド酸化膜、１０
３ａ，１０３ｂ トランスファーゲートトランジスタ、
１０４ａ、１０４ｂ、１０４ｄ ゲート電極、１０５
ゲート絶縁膜、１０６ａ、１０６ｂ 不純物領域、１０
８ 埋め込みビット線、１０９ 絶縁層、１１０ 第１
の層間絶縁膜、１１０ａ コンタクトホール、１１１
接続部材（プラグ）、１１５ キャパシタ誘電体膜、１
１６ キャパシタ上部電極、１１７ 第２の層間絶縁
膜、１１８ 第１のアルミ配線層、１１９ 保護膜、１
２０ アルミニウム配線層、１２１ チャネル領域、１
３０キャパシタ下部電極、１３６ 密着層、１３８ 窒
化チタン膜、１４０ 非晶質シリコン膜。
３ａ，１０３ｂ トランスファーゲートトランジスタ、
１０４ａ、１０４ｂ、１０４ｄ ゲート電極、１０５
ゲート絶縁膜、１０６ａ、１０６ｂ 不純物領域、１０
８ 埋め込みビット線、１０９ 絶縁層、１１０ 第１
の層間絶縁膜、１１０ａ コンタクトホール、１１１
接続部材（プラグ）、１１５ キャパシタ誘電体膜、１
１６ キャパシタ上部電極、１１７ 第２の層間絶縁
膜、１１８ 第１のアルミ配線層、１１９ 保護膜、１
２０ アルミニウム配線層、１２１ チャネル領域、１
３０キャパシタ下部電極、１３６ 密着層、１３８ 窒
化チタン膜、１４０ 非晶質シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三上 登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 芝野 照夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (11)
- 【請求項１】 半導体基板上に形成され、該半導体基板
の主表面に達する開口部を有する第１の層間絶縁膜と、
該開口部に埋め込まれたＳｉを主成分とする接続部材
と、該接続部材を介して半導体基板の主表面と電気的に
接続されたキャパシタ下部電極と、該キャパシタ下部電
極上に形成されたキャパシタ誘電体膜と、該キャパシタ
誘電体膜上に形成されたキャパシタ上部電極と、該キャ
パシタ上部電極上に形成された第２の層間絶縁膜を備え
た半導体装置において、 上記キャパシタ下部電極が、ルテニウムまたはイリジウ
ムを主たる構成元素とし、酸素を０．００１〜０．１原
子％、および／またはチタン、クロム、タングステン、
コバルト、パラジウム、モリブデンから選択される少な
くとも１種以上の不純物元素を０．１〜５原子％含有す
ることを特徴とする半導体装置。 - 【請求項２】 上記キャパシタ下部電極と第１の層間絶
縁膜との間、および／または上記キャパシタ上部電極と
第２の層間絶縁膜の間に、密着層を設けることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 上記密着層が、窒化チタン膜、非結晶シ
リコン膜、または窒化チタン膜と非結晶シリコンの積層
膜から選ばれ、その膜厚が５０ｎｍ以下であることを特
徴とする請求項２に記載の半導体装置。 - 【請求項４】 半導体基板上に、該半導体基板の主表面
に達する開口部を有する第１の層間絶縁膜を形成する工
程と、 上記開口部にＳｉを主成分とする接続部材を埋め込む工
程と、 上記接続部材および第１の層間絶縁膜上に、ルテニウム
またはイリジウムを主たる構成元素とし、酸素を０．０
０１〜０．１原子％、および／またはチタン、クロム、
タングステン、コバルト、パラジウム、モリブデンから
選択される少なくとも１種以上の不純物元素を０．１〜
５原子％含有する金属薄膜を堆積する工程と、 上記金属薄膜を加工して、上記接続部材を介して半導体
基板の主表面と電気的に接続されるキャパシタ下部電極
を形成する工程と、 上記キャパシタ下部電極上に、キャパシタ誘電体膜を形
成する工程と、 上記キャパシタ誘電体膜上にキャパシタ上部電極、第２
の層間絶縁膜を順次形成する工程とを含む半導体装置の
製造方法。 - 【請求項５】 上記接続部材および第１の層間絶縁膜上
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を０．００１〜０．１原子％含有する金属薄膜
を堆積する工程が、 上記接続部材および第１の層間絶縁膜上に、スパッタ法
を用いて、半導体基板温度３００〜５００℃、酸素分圧
１×１０-6〜１×１０-4Ｔｏｒｒの条件で、ルテニウム
またはイリジウムを堆積する工程であることを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項６】 上記接続部材および第１の層間絶縁膜上
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を０．００１〜０．１原子％含有する金属薄膜
を堆積する工程が、 上記接続部材および第１の層間絶縁膜上に、ルテニウム
またはイリジウムの金属薄膜を形成した後に、４００〜
６００℃でアニールすることにより、上記金属薄膜に含
有される酸素の濃度を０．００１〜０．１原子％に調整
する工程であることを特徴とする請求項４に記載の半導
体装置の製造方法。 - 【請求項７】 更に、上記キャパシタ下部電極上に、キ
ャパシタ誘電体膜を形成する工程が、 上記キャパシタ誘電体膜を、半導体基板温度６５０〜７
５０℃、酸素分圧０．０１Ｔｏｒｒ以下の条件で熱処理
し、上記キャパシタ下部電極を酸化させずに上記キャパ
シタ誘電体膜の結晶性を高くする工程を含むことを特徴
とする請求項４に記載の半導体装置の製造方法。 - 【請求項８】 更に、接続部材および層間絶縁膜上に、
ルテニウムまたはイリジウムを主たる構成元素とし、酸
素を０．００１〜０．１原子％、および／またはチタ
ン、クロム、タングステン、コバルト、パラジウム、モ
リブデンから選択される少なくとも１種以上の不純物元
素を０．１〜５原子％含有する金属薄膜を堆積する工程
の後に、 上記金属薄膜に、予め熱履歴を与える工程を含むことを
特徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項９】 更に、接続部材および層間絶縁膜上に、
ルテニウムまたはイリジウムを主たる構成元素とする金
属薄膜を堆積する工程の後に、 上記金属薄膜に、予め熱履歴を与える工程と、 上記金属薄膜表面を、化学的機械研磨法により平坦化す
る工程とを含むことを特徴とする請求項４に記載の半導
体装置の製造方法。 - 【請求項１０】 更に、キャパシタ下部電極上に、キャ
パシタ誘電体膜を形成する工程の後に、 上記金属薄膜に、予め熱履歴を与えると同時に、上記キ
ャパシタ誘電体膜を加熱することにより、上記キャパシ
タ誘電体膜の結晶性を高くする工程を含むことを特徴と
する請求項４に記載の半導体装置の製造方法。 - 【請求項１１】 上記金属薄膜に、予め熱履歴を与える
工程が、 上記金属薄膜上または上記キャパシタ誘電体膜上に、上
記金属薄膜表面の平坦性を維持するためのカバー層を形
成する工程と、 上記金属薄膜を、以降の熱処理工程に用いられる最高温
度以上に加熱することにより、予め上記金属薄膜に熱履
歴を与える工程と、 上記カバー層を除去する工程とを含むことを特徴とする
請求項８または１０に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976196A JP3396131B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
| TW085114494A TW324112B (en) | 1996-06-28 | 1996-11-25 | Semiconductor device and process of producing the same |
| US08/770,510 US6015989A (en) | 1996-06-28 | 1996-12-20 | Semiconductor device having a capacitor electrode formed of iridum or ruthenium and a quantity of oxygen |
| KR1019970001067A KR100327687B1 (ko) | 1996-06-28 | 1997-01-10 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976196A JP3396131B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022469A true JPH1022469A (ja) | 1998-01-23 |
| JP3396131B2 JP3396131B2 (ja) | 2003-04-14 |
Family
ID=15892368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16976196A Expired - Fee Related JP3396131B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6015989A (ja) |
| JP (1) | JP3396131B2 (ja) |
| KR (1) | KR100327687B1 (ja) |
| TW (1) | TW324112B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1054441A2 (en) * | 1999-05-21 | 2000-11-22 | Sharp Kabushiki Kaisha | Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for its fabrication |
| US6479856B1 (en) | 1999-06-01 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Electrode and a capacitor and DRAM containing the same |
| KR100376257B1 (ko) * | 2000-12-21 | 2003-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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| KR100520447B1 (ko) * | 2000-12-28 | 2005-10-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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| US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
| US6313539B1 (en) | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
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| US6191443B1 (en) | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6730559B2 (en) | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
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| US7005695B1 (en) | 2000-02-23 | 2006-02-28 | Micron Technology, Inc. | Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region |
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| US6908639B2 (en) | 2001-04-02 | 2005-06-21 | Micron Technology, Inc. | Mixed composition interface layer and method of forming |
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-
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| KR100520447B1 (ko) * | 2000-12-28 | 2005-10-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100434489B1 (ko) * | 2001-03-22 | 2004-06-05 | 삼성전자주식회사 | 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법 |
| KR100707799B1 (ko) * | 2001-06-30 | 2007-04-17 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR980006393A (ko) | 1998-03-30 |
| JP3396131B2 (ja) | 2003-04-14 |
| TW324112B (en) | 1998-01-01 |
| KR100327687B1 (ko) | 2002-09-04 |
| US6015989A (en) | 2000-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090207 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140207 Year of fee payment: 11 |
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