JPH1022469A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1022469A
JPH1022469A JP8169761A JP16976196A JPH1022469A JP H1022469 A JPH1022469 A JP H1022469A JP 8169761 A JP8169761 A JP 8169761A JP 16976196 A JP16976196 A JP 16976196A JP H1022469 A JPH1022469 A JP H1022469A
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丈晴 黒岩
Noboru Mikami
登 三上
Teruo Shibano
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Abstract

(57)【要約】 【課題】 キャパシタ下部電極の加工性が良く、かつ熱
処理においてもキャパシタ特性が劣化しない半導体装置
およびその製造方法を提供する。 【解決手段】 キャパシタ下部電極を、一定濃度の酸
素、チタン等の不純物元素を添加したルテニウムまたは
イリジウムを用いて形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に、耐熱性キャパ
シタセルを用いたDRAMの構造およびその製造方法に
関するものである。
【0002】
【従来の技術】256MビットDRAM等の高集積化さ
れた半導体装置では、素子の集積密度向上のために、多
層構造であるスタックドキャパシタ構造の使用に加え
て、キャパシタ誘電体膜にPZT(チタン酸ジルコン酸
鉛)等の高誘電率材料を用いることにより、キャパシタ
の小型化が図られてきた。
【0003】図21は、従来のDRAMの部分断面図で
ある。図21において、P型半導体基板101の主表面
が、フィールド酸化膜102により素子分離され、半導
体基板101の主表面上の活性領域に、ソース/ドレイ
ン領域となるN型不純物領域106a、106b、10
6cが形成され、その間に、チャネル領域121上にゲ
ート絶縁膜105を介して形成されたゲート電極104
a、104bを有するトランスファゲートトランジスタ
103a、103bが形成されている。一方、フィール
ド酸化膜102上には、他のトランスファゲートトラン
ジスタのゲート電極104dが延在し、また、ゲート電
極104b、104c、104dを覆うように、酸化膜
107が形成されている。不純物領域106a上には、
この不純物領域106aに電気的に接続された埋め込み
ビット線108が形成され、更に、埋め込みビット線1
08を覆うように絶縁層109が形成されている。ま
た、絶縁膜109および酸化膜107を覆うように、第
1の層間絶縁膜110が形成され、該第1の層間絶縁膜
110の上面は平坦化されている。該第1の層間絶縁膜
110には、不純物領域106b上に位置する部分にコ
ンタクトホール110aが設けられており、該コンタク
トホール110a内には、不純物領域106bと電気的
に接続されたSiを主成分とする接続部材(プラグ)1
11が埋め込まれている。この接続部材111の上面
に、拡散防止膜129を介して白金からなるキャパシタ
下部電極130が電気的に接続して形成され、更に、該
キャパシタ下部電極114を覆うように、PZTやSr
TiO3等からなるキャパシタ誘電体膜115、および
白金からなるキャパシタ上部電極116が、積層形成さ
れている。更に、キャパシタ上部電極116上には、該
キャパシタ上部電極116を覆うように第2の層間絶縁
膜117が形成され、該第2の層間絶縁膜117の上面
は平坦化されている。該第2の層間絶縁膜117上に
は、間隔をおいて第1のアルミ配線層118が形成さ
れ、更に、該第1のアルミ配線層118を覆うように保
護膜119が形成され、該保護膜119上に、アルミニ
ウム配線層120が形成されている。
【0004】
【発明が解決しようとする課題】従来のDRAMでは、
キャパシタ下部電極130に、白金電極が用いられてい
たため、白金電極がキャパシタ誘電体膜115と反応し
にくく、電極/誘電体膜界面で反応層を形成しにくいと
いう長所を有していたが、一方で、反応性が乏しく、加
工が困難であるために、特に、微細加工が必要とされる
高集積化DRAMへの適用が困難であった。また、接続
部材111中のSiが白金電極内に拡散するのを防止す
るために、白金電極130下部に、拡散防止膜129を
形成する必要があった。これに対して、加工性の良いル
テニウムまたはイリジウムをキャパシタ下部電極130
に適用することが提案されているが、ルテニウムまたは
イリジウムは、白金に比べて反応性が高い等の理由によ
り、以下のような問題点が発生していた。
【0005】即ち、ルテニウム等は、層間絶縁膜の平坦
化アニール等の熱処理工程において高温状態にされた場
合、キャパシタ下部電極130の下部に設けられた接続
部材(プラグ)111中のSiと反応して、シリサイド
を形成し、キャパシタ下部電極130の形状が変形し、
キャパシタリーク電流が増加するという第1の問題点を
有していた。また、キャパシタ下部電極130および/
またはキャパシタ上部電極116にルテニウムまたはイ
リジウムを用いた場合、層間絶縁膜との密着性が悪いた
め、電極/層間絶縁膜間で剥離が発生し、DRAMの製
造歩留りが低下する一方、電極/層間絶縁膜間に、単に
密着層を設けるだけでは、密着層と電極間に生じる応力
により、電極形状が変形し、キャパシタ特性が低下する
という第2の問題点を有していた。更に、DRAMの製
造工程においては、キャパシタ誘電体膜115の結晶性
の改善や、金属配線と接続部材111とのコンタクトの
改善を目的として、キャパシタ下部電極130の形成後
に熱処理が行われるが、かかる熱処理工程において、キ
ャパシタ下部電極130に用いたルテニウム等の表面が
酸化され、表面に凹凸が発生し、キャパシタ下部電極1
30の形状が変形し、キャパシタリーク電流が増加する
という第3の問題点を有していた。そこで本発明は、キ
ャパシタ下部電極にルテニウムまたはイリジウムを用
い、かつ熱処理工程においてもキャパシタ下部電極の変
形によるキャパシタ特性の劣化の生じない、耐熱性の高
い半導体装置およびその製造方法を提供することを目的
とする。
【0006】
【課題を解決するための手段】そこで発明者らは鋭意研
究の結果、キャパシタ下部電極を、一定濃度の酸素、チ
タン等の不純物元素を含有するルテニウムまたはイリジ
ウムを用いて形成することにより、熱処理工程におい
て、キャパシタ下部電極材料と接続部材中のSiが反応
し、キャパシタ下部電極が変形することにより発生する
キャパシタ特性の劣化を防止でき、耐熱性の高いキャパ
シタセルを形成することができることを見出し、本発明
を完成した。
【0007】即ち、本発明は、半導体基板上に形成さ
れ、該半導体基板の主表面に達する開口部を有する第1
の層間絶縁膜と、該開口部に埋め込まれたSiを主成分
とする接続部材と、該接続部材を介して半導体基板の主
表面と電気的に接続されたキャパシタ下部電極と、該キ
ャパシタ下部電極上に形成されたキャパシタ誘電体膜
と、該キャパシタ誘電体膜上に形成されたキャパシタ上
部電極と、該キャパシタ上部電極上に形成された第2の
層間絶縁膜を備えた半導体装置において、上記キャパシ
タ下部電極が、ルテニウムまたはイリジウムを主たる構
成元素とし、酸素を0.001〜0.1原子%、および
/またはチタン、クロム、タングステン、コバルト、パ
ラジウム、モリブデンから選択される少なくとも1種以
上の不純物元素を0.1〜5原子%含有することを特徴
とする半導体装置である。キャパシタ下部電極に、ルテ
ニウムまたはイリジウムを主たる構成元素とする金属を
用いることにより、電極の加工性が向上するとともに、
上記電極が、0.001〜0.1原子%の酸素を含むこ
とにより、接続部材中のSiの酸化による抵抗の増加を
防止しつつ、接続部材中のSiとルテニウムまたはイリ
ジウムのシリサイド反応を抑え、シリサイドの形成に起
因するキャパシタ下部電極の変形によるキャパシタリー
ク電流の増加を有効に防止することができるからであ
る。また、上記構造を用いることにより、従来、接続部
材中のSiが白金電極中に拡散することを防止するため
に必要であった拡散防止膜が不要となり、製造工程の簡
略化が可能となる。
【0008】上記キャパシタ下部電極と第1の層間絶縁
膜との間、および/または上記キャパシタ上部電極と第
2の層間絶縁膜の間には、密着層を設けてもよい。キャ
パシタ電極をルテニウムまたはイリジウムを用いて形成
した場合、層間絶縁膜との密着性が問題となるが、上記
キャパシタ電極と上記層間絶縁膜の間に密着層を配置す
ることにより、両者の密着性を向上させ、製造工程中の
剥離を防止できるからである。
【0009】上記密着層は、特に、窒化チタン膜、非結
晶シリコン膜、または窒化チタン膜と非結晶シリコンの
積層膜から選ばれる膜が好ましく、その膜厚は、密着層
/キャパシタ電極間に発生する応力によりキャパシタ電
極が変形しないために、50nm以下であることが好ま
しい。
【0010】また、本発明は、半導体基板上に、該半導
体基板の主表面に達する開口部を有する第1の層間絶縁
膜を形成する工程と、上記開口部にSiを主成分とする
接続部材を埋め込む工程と、上記接続部材および第1の
層間絶縁膜上に、ルテニウムまたはイリジウムを主たる
構成元素とし、酸素を0.001〜0.1原子%、およ
び/またはチタン、クロム、タングステン、コバルト、
パラジウム、モリブデンから選択される少なくとも1種
以上の不純物元素を0.1〜5原子%含有する金属薄膜
を堆積する工程と、上記金属薄膜を加工して、上記接続
部材を介して半導体基板の主表面と電気的に接続される
キャパシタ下部電極を形成する工程と、上記キャパシタ
下部電極上に、キャパシタ誘電体膜を形成する工程と、
上記キャパシタ誘電体膜上にキャパシタ上部電極、第2
の層間絶縁膜を順次形成する工程とを含む半導体装置の
製造方法でもある。
【0011】上記接続部材および第1の層間絶縁膜上
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を0.001〜0.1原子%含有する金属薄膜
を堆積する工程は、上記接続部材および第1の層間絶縁
膜上に、スパッタ法を用いて、半導体基板温度300〜
500℃、酸素分圧1×10-6〜1×10-4Torrの
条件で、ルテニウムまたはイリジウムを堆積する工程で
あることが好ましい。かかる酸素分圧を制御したスパッ
タ法を用いることにより、所望の酸素存在比を有するル
テニウムまたはイリジウム薄膜が容易に形成できるから
である。
【0012】上記接続部材および第1の層間絶縁膜上
に、ルテニウムまたはイリジウムを主たる構成元素と
し、酸素を0.001〜0.1原子%含有する金属薄膜
を堆積する工程は、上記接続部材および第1の層間絶縁
膜上に、ルテニウムまたはイリジウムの金属薄膜を形成
した後に、400〜600℃でアニールすることによ
り、上記金属薄膜に含有される酸素の濃度を0.001
〜0.1原子%に調整する工程であることが好ましい。
かかるアニール工程を用いることにより、ルテニウムま
たはイリジウム薄膜中の酸素存在比を、薄膜形成後に所
望の値に調整できるからである。
【0013】本発明は、更に、上記キャパシタ下部電極
上に、キャパシタ誘電体膜を形成する工程が、上記キャ
パシタ誘電体膜を、半導体基板温度650〜750℃、
酸素分圧0.01Torr以下の条件で熱処理し、上記
キャパシタ下部電極を酸化させずに上記キャパシタ誘電
体膜の結晶性を高くする工程を含むことを特徴とする半
導体装置の製造方法でもある。キャパシタ下部電極の表
面酸化による電極形状の変形を防止しながら、上記キャ
パシタ誘電体膜の結晶性を高めることにより、キャパシ
タ特性の劣化を招くことなく、キャパシタ誘電体の誘電
率を向上させることができ、高容量のキャパシタの形成
が可能となる。
【0014】本発明は、更に、接続部材および層間絶縁
膜上に、ルテニウムまたはイリジウムを主たる構成元素
とし、酸素を0.001〜0.1原子%、および/また
はチタン、クロム、タングステン、コバルト、パラジウ
ム、モリブデンから選択される少なくとも1種以上の不
純物元素を0.1〜5原子%含有する金属薄膜を堆積す
る工程の後に、上記金属薄膜に、予め熱履歴を与える工
程を含むことを特徴とする半導体装置の製造方法でもあ
る。このように、金属薄膜の表面酸化、表面粗れによる
金属薄膜の変形を防止しながら、予め金属薄膜に、熱履
歴を与えることにより、その後の熱処理工程における金
属薄膜の変形を防止し、これに起因するキャパシタリー
ク電流の発生を防止できるからである。
【0015】本発明は、更に、接続部材および層間絶縁
膜上に、ルテニウムまたはイリジウムを主たる構成元素
とする金属薄膜を堆積する工程の後に、上記金属薄膜
に、予め熱履歴を与える工程と、上記金属薄膜表面を化
学的機械研磨法により平坦化する工程とを含むことを特
徴とする半導体装置の製造方法でもある。このように、
予め金属薄膜に熱履歴を与えた後に、表面酸化層、表面
粗れ層を除去して、金属薄膜の変形を除去しておくこと
により、その後の熱処理工程における金属薄膜の変形を
防止し、これに起因するキャパシタリーク電流の発生を
防止できるからである。
【0016】本発明は、更に、キャパシタ下部電極上
に、キャパシタ誘電体膜を形成する工程の後に、上記金
属薄膜に、予め熱履歴を与えるとともに、上記キャパシ
タ誘電体膜を加熱することにより、上記キャパシタ誘電
体膜の結晶性を高くする工程を含むことを特徴とする半
導体装置の製造方法でもある。キャパシタ下部電極およ
びキャパシタ誘電体膜を形成した後に、熱処理すること
により、予め上記キャパシタ下部電極に上述の熱履歴を
与えるとともに、同時に、上記キャパシタ誘電体膜の結
晶性の向上が可能となるからである。
【0017】また、本発明は、上記金属薄膜に、予め熱
履歴を与える工程が、上記金属薄膜上または上記キャパ
シタ誘電体膜上に、上記金属薄膜表面の平坦性を維持す
るためのカバー層を形成する工程と、上記金属薄膜を、
以降の熱処理工程に用いられる最高温度以上に加熱する
ことにより、予め上記金属薄膜に熱履歴を与える工程
と、上記カバー層を除去する工程とを含むことを特徴と
する半導体装置の製造方法でもある。かかるカバー層を
用いることにより、キャパシタ下部電極の変形を防止し
つつ、金属薄膜に熱履歴を加えることが可能となるから
である。
【0018】
【発明の実施の形態】
実施の形態1.本発明の第1の実施の形態について、図
1〜6に示す。図1は、本発明の第1の実施の形態にお
けるDRAMの構造を示す部分断面図であり、図中、P
型半導体基板101、フィールド酸化膜102、トラン
スファゲートトランジスタ103a、103b、N型不
純物領域106a、106b、106c、チャネル領域
121、ゲート絶縁膜105、ゲート電極104a、1
04b、トランスファゲートトランジスタ103a、1
03b、酸化膜107、埋め込みビット線108、絶縁
層109、第1の層間絶縁膜110、コンタクトホール
110a、プラグ111等のキャパシタ下部の構造につ
いては従来構造と同様である。また、キャパシタ上部の
第2の層間絶縁膜117、第1のアルミ配線層118、
保護膜119、アルミニウム配線層120等も従来構造
と同様である。更に、従来構造と同様に、キャパシタ下
部電極130、キャパシタ誘電体膜115およびキャパ
シタ上部電極116からキャパシタ160が構成されて
いる。ここで、キャパシタ下部電極130には、酸素を
含有するルテニウム薄膜が用いられている。
【0019】図1に示すように、キャパシタ下部電極1
30として、0.001〜0.5原子%の酸素を含有す
るルテニウム膜からなる金属電極を用い、その膜厚は1
00〜300nmとしている。キャパシタ下部電極13
0の上部に、キャパシタ下部電極131を覆うように、
キャパシタ誘電体膜115およびキャパシタ上部電極1
16が順次形成される。キャパシタ誘電体115には、
CVD法により形成した膜厚30〜120nmのBaT
iO3膜を、またキャパシタ上部電極116には膜厚5
0〜200nmのルテニウム薄膜を夫々用いた。キャパ
シタ上部電極116上には、キャパシタ上部電極116
を覆うように第2の層間絶縁膜117等が形成されてい
る。
【0020】図2〜4は、本発明の第1の実施の形態に
おけるDRAMの製造工程を示す部分断面図である。ま
ず、図2に示すように、従来と同様の方法で、トランス
ファゲートトランジスタ103a、103bを形成し、
その上に開口部110aにSiを主成分とする接続部材
111を埋め込んだ第1の層間絶縁膜110を形成す
る。続いて、上記接続部材111および第1の層間絶縁
膜110上に、スパッタ法により酸素を含有するルテニ
ウム膜を形成する。酸素を含有するルテニウム膜の形成
には、アルゴンガスおよび酸素ガスをスパッタガスとし
て用いたスパッタ法を用い、基板温度は300〜500
℃、アルゴンガス分圧は5×10-3〜3×10-2Tor
r、酸素ガス分圧は1×10-6〜1×10-4Torrの
条件が好ましい。次に、図3に示すように、上記ルテニ
ウム膜上にレジストパターンを形成し、酸素ガスを主成
分とするエッチングガスを用いたRIE法により、レジ
ストパターンをマスクに用いて、各メモリセル毎にプラ
グ111と接続するようにキャパシタ下部電極130を
形成する。次に、図4に示すように、キャパシタ下部電
極130の上部にキャパシタ下部電極130を覆うよう
に、キャパシタ誘電体膜115およびキャパシタ上部電
極116を順次形成する。キャパシタ誘電体115に
は、CVD法により形成した膜厚30〜100nmのB
aTiO3膜を用いた。また、キャパシタ上部電極11
6には、膜厚50〜150nmのルテニウム薄膜を用い
た。次に、CVD法等を用いて、キャパシタ上部電極1
16を覆うようにSiOからなる第2の層間絶縁膜1
17を堆積した後、650℃または700℃で、第2の
層間絶縁膜117の平坦化アニールを行う。最後に、従
来の方法と同様に、第1のアルミニウム配線層118、
SiO等からなる保護膜119、第2のアルミニウム
配線層120を形成し、図1に示すDRAMが完成す
る。
【0021】図5に、キャパシタ下部電極130として
ルテニウム膜をスパッタ法により形成した場合の、各基
板温度における酸素分圧とルテニウム膜中の酸素存在比
の関係を示す。酸素存在比は、二次イオン質量分析法に
よって評価した値である。図5より、スパッタ時の酸素
分圧が高いほど、または、基板温度が低いほど、ルテニ
ウム膜中の酸素存在比が増加することが分かる。この結
果より、ルテニウム膜形成時の基板温度を300〜50
0℃とした場合、ルテニウム膜中の酸素存在比を0.0
01〜0.1%の範囲にするためには、酸素分圧をおお
よそ1×10-6〜1×10-4Torrとすればよく、ま
たルテニウム膜中の酸素存在比を0.003〜0.03
%の範囲にするためには、酸素分圧をおおよそ3×10
-6〜3×10-5Torrとすればよいことがわかる。
【0022】図6は、酸素存在比の異なるルテニウム膜
をキャパシタ下部電極として用いた試料についての、キ
ャパシタ下部電極中の酸素存在比と、キャパシタリーク
電流(誘電体膜を介した下部および上部電極間に流れる
電流)およびコンタクト抵抗(キャパシタ下部電極と接
続部材を介した半導体基板の間の電気的抵抗)との関係
を、第2の層間絶縁膜117の平坦化アニール温度(6
50℃、700℃)と共に示したものである。図6よ
り、ルテニウム膜中の酸素存在比が0.001%以下で
ある場合には、650℃の平坦化アニールにより、キャ
パシタリーク電流が大幅に増加しているが、酸素存在比
を0.001%より多くすることにより、かかるキャパ
シタリーク電流の増加が抑えられていることがわかる。
これは、ルテニウム薄膜中の酸素存在比が0.001%
以下の場合は、キャパシタ下部電極であるルテニウム薄
膜中を、接続部材111中のSiが拡散し、反応するこ
とにより、ルテニウムシリサイドが生成し、その結果、
キャパシタ下部電極の形状が変形するためであると考え
られる。これに対して、ルテニウム薄膜中の酸素存在比
を0.001%より多くした場合は、ルテニウムの結晶
粒界に酸素の化合物が析出し、ルテニウム薄膜中のSi
の拡散を抑制するため、上記シリサイドの形成が抑制さ
れ、キャパシタ下部電極の変形が起こらないためと考え
られる。一方、ルテニウム薄膜中の酸素存在比を増加さ
せていき、0.05%より大きくなった場合は、650
℃の平坦化アニールにより、コンタクト抵抗が、2〜3
桁増加することがわかる。これは、ルテニウム薄膜中に
添加した酸素が過剰となり、平坦化アニール中に、接続
部材111中のSiを酸化し、SiO2を主体とする絶
縁層を形成するためと考えられる。
【0023】以上の結果より、ルテニウム膜中の酸素存
在比を0.001〜0.05%の範囲に制御することに
より、650℃の平坦化アニールを行った場合でも、コ
ンタクト抵抗の増加を抑えつつ、キャパシタ下部電極の
変形に起因するリーク電流の増加を抑制することがで
き、耐熱性の高いキャパシタセルを形成することができ
ることがわかる。特に、図6の結果より、ルテニウム膜
中の酸素存在比が0.003〜0.03%の範囲に制御
することにより、700℃の平坦化アニールを行った場
合でも、コンタクト抵抗の増加を抑えつつ、リーク電流
の増加を抑制したキャパシタを形成することが可能とな
る。尚、本実施の形態、および以下に示す実施の形態
は、DRAM以外の高誘電率膜を用いた薄膜キャパシタ
を有するデバイスにも、適用することが可能である。
【0024】実施の形態2.本発明の第2の実施の形態
について、図7〜11に示す。図7は、本発明の実施の
形態にかかるDRAMの部分断面図である。図7中、図
1と同一符号は同一または相当部分を示す。本実施の形
態では、キャパシタ下部電極130には、0.001〜
0.1%の酸素を含有し、膜厚100〜300nmのイ
リジウム電極を用いている。キャパシタ下部電極130
の上部には、上記実施の形態1と同様、キャパシタ下部
電極130を覆うようにキャパシタ誘電体膜115およ
びキャパシタ上部電極116が順次形成されている。本
実施の形態ではキャパシタ誘電体115として、CVD
法により形成した膜厚30〜120nmのBaTiO3
膜を用い、またキャパシタ上部電極116として膜厚5
0〜200nmのイリジウム薄膜を用いた。キャパシタ
上部電極116の上には、キャパシタ上部電極116を
覆うように第2の層間絶縁膜117等が形成されてい
る。
【0025】図8では、キャパシタ下部電極として、ス
パッタ法により、例えば酸素存在比が0.0005%以
下の低酸素含有イリジウム膜を、第1の層間絶縁膜11
0および接続部材111上に形成する。イリジウム薄膜
の形成は、アルゴンガスをスパッタリングガスとするス
パッタ法を用いて行い、上記低酸素含有イリジウム薄膜
の膜厚は100〜300nmとする。次に、低酸素含有
イリジウム薄膜を、400〜600℃、好ましくは50
0〜600℃の酸素雰囲気中で、120分の酸素アニー
ルを行い、その後、更に同じ温度で、水素雰囲気中で6
0分の水素アニールを行う。図11に、膜堆積時、酸素
アニール後、水素アニール後のキャパシタ下部電極イリ
ジウム薄膜中の酸素存在比を示す。酸素存在比は、二次
イオン質量分析法によって評価した値である。イリジウ
ム膜堆積後の膜中の酸素存在比は、0.0005%以下
と低濃度であるが、400〜600℃の酸素雰囲気中で
酸素アニールを120分行なうことによりにより、雰囲
気中から、イリジウム薄膜中に、酸素を拡散させ、酸素
存在比は2%程度に増加させている。次に、400〜6
00℃の水素雰囲気中で水素アニールを60分行うこと
により、イリジウム薄膜中の酸素を逆に放出(アニール
アウト)させることにより、酸素存在比を減少し、最終
的に、所望の酸素存在比である0.001〜0.1%の
範囲に制御されている。このように、本実施の形態で
は、キャパシタ下部電極イリジウム膜の形成後のアニー
ルにより、イリジウム膜中の酸素存在比を所望の値にな
るように制御することができる。
【0026】次に、図9に示すように、実施の形態1と
同様に、イリジウム膜上にレジストパターンを形成し、
酸素ガスを主成分とするRIE法によって、各メモリセ
ル毎に接続部材111と接続するようにイリジウム膜キ
ャパシタ下部電極130を形成する。次に、図10に示
すように、実施の形態1と同様に、キャパシタ下部電極
130の上部にキャパシタ下部電極130を覆うように
キャパシタ誘電体膜115およびキャパシタ上部電極1
16が順次形成されている。キャパシタ誘電体115に
は、CVD法により、形成した膜厚30〜100nmの
BaTiO3膜を用い、キャパシタ上部電極116に
は、膜厚50〜150nmのイリジウム薄膜を用いた。
最後に、CVD法等を用いて、キャパシタ上部電極11
6を覆うようにSiO2からなる第2の層間絶縁膜11
7を堆積し、650℃または700℃で平坦化アニール
を行った後、従来の方法と同様に、第1のアルミニウム
配線層118、SiO2等からなる保護膜119、第2
のアルミニウム配線層120を形成し、図7に示すDR
AMが完成する。
【0027】このように、本実施の形態では、キャパシ
タ下部電極であるイリジウム膜形成後に、酸素アニー
ル、水素アニールを行なうことにより、イリジウム膜中
の酸素存在比を所望の値(0.001〜0.1原子%)
に制御することができ、実施の形態1と同様に、第2の
層間膜形成後の平坦化アニールによっても、キャパシタ
下部電極の形状の変形に伴うリーク電流の増加やコンタ
クト抵抗の増加のない耐熱性の優れたキャパシタの形成
が可能となる。尚、本実施の形態は、キャパシタ下部電
極130に、ルテニウム薄膜を用いた場合も、同様の効
果が得られる。
【0028】実施の形態3.図12、13に本発明の第
3の実施の形態を示す。図12は、本実施の形態にかか
るDRAMの部分断面図であり、図中、図1と同一符号
は、同一または相当箇所を示す。本実施の形態において
は、キャパシタ下部電極130に、膜厚100〜300
nmで、チタンを0.1〜5原子%含有するルテニウム
膜を用いている。図13に、650℃で第2の層間絶縁
膜117の平坦化アニールを行った後の、キャパシタ下
部電極のルテニウム膜中のチタン存在比とキャパシタリ
ーク電流およびコンタクト抵抗との関係を示す。図13
より、ルテニウム薄膜中のチタン存在比が、0.1%よ
り多い場合は、キャパシタリーク電流は低いが、チタン
存在比が0.1%以下になった場合、リーク電流が急激
に増加する。上記チタン存在比が0.1%以下の、アニ
ール後のルテニウム薄膜中では、ルテニウムのシリサイ
ドが形成されていることが、X線回析により確認されて
おり、この場合も、実施の形態1の場合と同様に、ルテ
ニウム薄膜中でのシリサイドの形成によるキャパシタ下
部電極の変形が、キャパシタリーク電流が増加する原因
と考えられる。一方、ルテニウム薄膜中のチタン存在比
を0.1%より多くすることにより、キャパシタリーク
電流の増加を抑えることができる。これは、実施の形態
1の場合と同様に、ルテニウム薄膜中に添加したチタン
が、ルテニウムの粒界に析出し、かかる粒界を通ったル
テニウム薄膜中へSiの拡散が防止され、ルテニウム薄
膜中でのシリサイドの形成を抑え、キャパシタ下部電極
の変形が起こらないためと考えられる。一方、チタンの
存在比を更に増加して、5%より大きくなった場合は、
コンタクト抵抗が増加する。これは、過剰に添加された
チタンが、接続部材111上端とキャパシタ下部電極1
30との接続部で、酸化物として析出し、キャパシタ下
部電極130と接続部材111の導電性を低下させるた
めと考えられる。
【0029】このように、キャパシタ下部電極130で
あるルテニウム薄膜が、0.1〜5原子%のチタンを含
有することにより、チタンの酸化物を析出させることな
く、ルテニウムと接続部材(プラグ)111中のSiが
反応することによるシリサイドの形成を抑制し、キャパ
シタ下部電極の変形を防止ことができ、層間絶縁膜の平
坦化アニール工程を行っても、キャパシタリーク電流が
増加しない、耐熱性の高いキャパシタセルの形成が可能
となる。上記チタン添加の効果は、キャパシタ下部電極
130にイリジウム薄膜を用いた場合にも同様に認めら
る。また、添加元素には、チタン以外に、クロム、タン
グステン、コバルト、パラジウム、モリブデンまたはこ
れらの2以上の元素を用いることによっても、同様の効
果が得られる。尚、本実施の形態は、接続部材(プラ
グ)111、または実施の形態4で後述する密着層13
6に、ルテニウムシリサイド、イリジウムシリサイド、
チタンシリサイド等のシリサイド材料を用いた場合に
も、接続部材111または密着層136中のシリサイド
とルテニウム薄膜との反応を抑制するのにも有効であ
る。
【0030】実施の形態4.図14、15に、本発明の
第4の実施の形態にかかるDRAMの部分断面図を示
す。図中、図1と同一符号は、同一または相当箇所を示
す。本実施の形態では、キャパシタ下部電極130の材
料として、膜厚が100〜300nmのルテニウム薄膜
を用いている。キャパシタ下部電極130の上部には、
キャパシタ誘電体115として、CVD法により膜厚が
30〜120nmのBaTiO3膜を形成した。図14
では、キャパシタ上部電極116は、膜厚50〜200
nmのルテニウム薄膜により形成し、その上にスパッタ
法により、窒化チタン薄膜からなる密着層136を形成
した。密着層136の膜厚は、膜の応力がキャパシタ特
性に悪影響を与えることが無いように、50nm以下で
あることが好ましく、本実施の形態では、10〜50n
mとした。密着層136上には、従来構造と同様に、第
2の層間絶縁膜117等が形成されている。
【0031】また、図15では、図14の実施の形態と
同様に、キャパシタ下部電極130の材料として、膜厚
が100〜300nmのルテニウム薄膜を用い、キャパ
シタ誘電体115として、CVD法により形成した膜厚
が30〜120nmのBaTiO3膜を用いている。更
に、キャパシタ上部電極116は、膜厚が50〜200
nmの酸化ルテニウム薄膜により形成し、その上にスパ
ッタ法により、膜厚が10〜20nmの窒化チタン薄膜
138と膜厚が10〜30nmの非晶質シリコン薄膜1
40の積層構造からなる密着層136を形成した。密着
層136上には、従来構造と同様に、第2の層間絶縁膜
117等が形成されている。
【0032】表1に、密着層136に窒化チタンまたは
窒化チタンと非結晶シリコンを用いた場合の剥離の発生
の有無、およびキャパシタリーク電流値を示す。
【表1】 表1より、窒化チタンまたは窒化チタンおよび非結晶シ
リコンからなる密着層136を形成することにより、製
造工程における剥離を有効に防止できることがわかる。
また、密着層136の膜厚が厚いほど、キャパシタリー
ク電流が大きくなる傾向にある。これは、密着層/キャ
パシタ電極間の応力により、キャパシタ電極が変形する
ためであり、上記結果より、密着層136は、かかる応
力発生の小さい60nm(試料番号4)以下であること
が好ましい。
【0033】以上に示したように、キャパシタ上部電極
116上に密着層136を形成することにより、従来、
キャパシタ上部電極116にルテニウムを用いた場合に
問題となっていた、キャパシタ上部電極116と第2の
層間絶縁膜117の間の剥離を防止することが可能とな
り、製造工程における層間絶縁膜117の剥離等を防止
し、DRAMの製造歩留りの向上を図ることができる。
特に、上記密着層136には、窒化チタンまたは非結晶
シリコン薄膜あるいはこれらの積層構造を用いることが
できるが、かかる密着層136の膜厚を60nm以下と
することにより、密着層136の膜応力の影響により、
キャパシタ電極が変形することによるキャパシタ特性の
低下を防止することが可能となる。尚、本実施の形態で
は、キャパシタ上部電極116としてルテニウムまたは
酸化ルテニウムを用いたが、イリジウムまたは酸化イリ
ジウム、更には、白金を用いた場合であっても、密着層
136を形成することにより同様の効果が期待できる。
また、本実施の形態においては、キャパシタ下部電極1
30としてルテニウム膜を用いたが、白金、イリジウム
等の他の電極材料を用いてもよく、また、第1の層間絶
縁膜110とキャパシタ下部電極130の密着性を増す
ために、キャパシタ下部電極130と第1の層間絶縁膜
110の間に、密着層136を形成しても良い。
【0034】実施の形態5.図17(a)は、本発明の
実施の形態にかかるDRAMの製造工程のプロセスフロ
ーであり、図16に、上記プロセスフローに従って形成
したDRAMの部分断面図を示す。図16中、図1と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、まず、第1の絶縁膜110および接続部材111の
上部に膜厚300nmのルテニウム膜を形成した後、加
工してキャパシタ下部電極130を形成した後、ペロブ
スカイト構造を有する誘電体の1つであるBaTiO3
膜を用いてキャパシタ誘電体膜115を形成する。キャ
パシタ誘電体膜115の形成には、キャパシタ下部電極
130側面への被覆性の観点からCVD法を選択し、C
VD成膜時にルテニウム表面が酸化されないように、基
板温度が500℃、酸素分圧が1Torrの条件でキャ
パシタ誘電体膜115の形成を用いた。図18に、基板
温度550℃で、ルテニウムの熱処理を行った時の、酸
素分圧と原子間力顕微鏡により測定したルテニウム電極
の平均表面粗さとの関係を示す。図18より、基板温度
が550℃以下であり、かつ酸素分圧が15Torr以
下であれば、ルテニウム金属電極130の表面が酸化に
より粗れないことが分かり、かかる条件下で上記キャパ
シタ誘電体膜115のCVDを行えば、キャパシタ下部
電極130表面を酸化せずに、キャパシタ誘電体膜11
5の形成ができることが分かる。次に、上記キャパシタ
誘電体膜115の形成後に、キャパシタ誘電体膜115
を熱処理することにより、BaTiO3の結晶性を向上
させ、キャパシタ誘電体膜115の誘電率を高める。か
かる熱処理は、例えば、基板温度700℃、酸素分圧3
mTorrの条件下で30秒間行なう。このように、低
酸素雰囲気中で熱処理を行なうことにより、熱処理中の
キャパシタ下部電極130の表面酸化を防止しながら、
BaTiO3膜の結晶性の向上を図ることができる。
【0035】図19に、酸素分圧5mTorrの条件下
で、ルテニウムを5分間熱処理した場合の、熱処理温度
とルテニウムの平均表面粗さとの関係を、また、図20
に、酸素分圧5mTorr、基板温度600℃、700
℃の条件下で、ルテニウムを熱処理した場合の、熱処理
時間とルテニウムの平均表面粗さとの関係を示す。この
結果より、この熱処理を、温度650〜750℃、酸素
分圧10mTorr以下で行えば、ルテニウム表面の平
均表面粗さが、増加せず、ルテニウム金属表面が酸化さ
れないことが分かる。この熱処理を行なわない場合、キ
ャパシタ誘電体膜115のBaTiO3は結晶性が低
く、比誘電率が20程度であるが、この熱処理を行なう
ことにより、BaTiO3の結晶性が向上し、比誘電率
は、熱処理を行わない場合に比べ、約5倍の値となる。
尚、キャパシタ誘電体膜115の成膜および熱処理の工
程は、成膜→熱処理→成膜→熱処理のように繰り返し行
ってもよく、これによりキャパシタ誘電体膜115の結
晶性および比誘電率を更に向上させることが可能とな
る。次に、キャパシタ誘電体膜115上にルテニウム膜
を形成し、キャパシタ上部電極116を形成する。キャ
パシタ上部電極116の膜厚は、好ましくは30〜60
0nmであり、本実施述の形態では100nmとした。
続いて、従来方法と同様の工程を用いてDRAMを完成
する。
【0036】以上のように形成したキャパシタの電気的
特性を評価したところ、ルテニウムを用いたキャパシタ
下部電極130上に形成されたキャパシタ誘電体膜11
5の結晶性向上のための熱処理を、酸素分圧を制御しな
い条件下で行った場合は、基板温度が500〜550℃
で、キャパシタ下部電極130の表面酸化による電極形
状の変形により、キャパシタリーク電流が1μA/cm
2以上と増加するのに対し、本実施の形態により、基板
温度を650〜750℃、酸素分圧を10mTorr以
下に制御して熱処理を行なった場合は、上記キャパシタ
下部電極130の変形によるキャパシタリーク電流は
0.1μA/cm2以下となり、キャパシタリーク電流
の大幅な改善が見られ、信頼性の高い安定したキャパシ
タの形成が可能となった。
【0037】以上のように、本実施の形態によれば、キ
ャパシタ下部電極にルテニウムを用いた場合であって
も、該キャパシタ電極表面を酸化させないでキャパシタ
誘電体膜の熱処理を行い結晶性の向上を図ることができ
る。これにより、キャパシタリーク電流が増加すること
なく、キャパシタ誘電体膜の誘電率を向上させることが
でき、高容量のキャパシタセルを得ることが可能とな
る。尚、本実施の形態5〜8についてもは、キャパシタ
下部電極130として、ルテニウム薄膜を用いた場合に
ついて述べるが、イリジウム薄膜を用いた場合も同様の
効果を得ることができる。また、キャパシタ誘電体膜1
15についても、ペロブスカイト構造を有するBaTi
3以外の誘電体材料、例えばSrTiO3、(Ba,S
r)TiO3、Pb(Zr,Ti)等を用いることも可
能である。
【0038】実施の形態6.図17(b)は、本発明の
実施の形態にかかるDRAMの製造工程のプロセスフロ
ーであり、図16に、上記プロセスフローに従って形成
したDRAMの部分断面図を示す。図16中、図1と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、キャパシタ下部電極130として、膜厚300nm
のルテニウム薄膜を用い、該ルテニウム薄膜形成後に、
以降の熱処理工程においてもキャパシ下部電極130の
表面の平坦性を維持するためのカバー層131として、
例えば、熱CVD法により、テトラエトキシオルトシリ
ケート(TEOS)を原料としたSiO2膜を100n
m形成する。次に、基板温度800℃で、30分間、熱
処理を行う。この熱処理温度は、以降の工程で到達しう
る最高温度以上の基板温度であり、本実施の形態では、
キャパシタセル形成後に配線層と接続部材111のプラ
グコンタクトを改善するために行われる高温熱処理(セ
ルフアラインコンタクト工程)の処理温度を考慮して、
800℃とした。この場合、ルテニウム薄膜は、上記カ
バー層131で覆われた状態で熱処理されるため、熱処
理中においても表面の平坦性が維持され、表面酸化や表
面粗れによる表面の凹凸が発生しない。次に、上記熱処
理後、カバー層131をドライエッチング法により除去
し、ルテニウム薄膜をエッチング加工し、キャパシタ下
部電極130を形成した。キャパシタ下部電極130形
成後、被覆性の良好なCVD法を用いて、キャパシタ下
部電極130の表面が酸化しない条件(基板温度500
℃、酸素分圧1Torr)で、キャパシタ下部電極13
0上に、BaTiO3膜を形成し、キャパシタ誘電体膜
115を形成する。次に、上記キャパシタ誘電体膜11
5上に、膜厚30〜600nmが好ましく、本実施の形
態では100nmのルテニウム薄膜からなるキャパシタ
上部電極116を形成した。以降は、従来の方法と同様
の工程を用い、DRAMが完成する。
【0039】このようにして形成したキャパシタセルを
有するDRAMは、通常、上述のセルフアラインコンタ
クト工程により、配線層間を結ぶプラグコンタクトを向
上させるために高温熱処理が行なわれる。かかる高温熱
処理を行った場合、従来の方法で製作したキャパシタセ
ルでは、キャパシタリーク電流が5〜10倍に増加する
のに対し、本実施の形態により形成したキャパシタセル
では、このリーク電流増加を最大2倍程度に抑えること
が可能となる。即ち、本実施の形態によれば、キャパシ
タ下部電極130材料であるルテニウム薄膜に、熱処理
工程での表面酸化や表面粗れによる表面の凹凸の発生を
防ぐカバー層131を形成した上で、予め以降の熱処理
工程で用いられる最高温度以上に昇温して熱履歴を与え
ておくことにより、以降の工程における熱処理工程にお
いても、キャパシタ下部電極130の表面酸化等による
キャパシタ下部電極の形状(主に表面形状)変化に起因
するキャパシタリーク電流の増加を抑制することがで
き、キャパシタ特性の良好なキャパシタセルを形成する
ことができる。
【0040】実施の形態7.図17(c)は、本発明の
実施の形態にかかるDRAMの製造工程のプロセスフロ
ーであり、図16に、上記プロセスフローに従って形成
したDRAMの部分断面図を示す。図16中、図1と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、キャパシタ下部電極130として膜厚300nmの
ルテニウム薄膜を用い、該ルテニウム薄膜形成後に、セ
ルフアラインコンタクト工程を考慮して、予め、800
℃で30分間の熱処理を行った。この熱処理条件は、以
降の工程で使用される熱処理温度の最高温度以上であれ
ばよい。
【0041】次に、上記熱処理後のルテニウム薄膜表面
には、熱処理に伴う突起が発生するため、ルテニウム薄
膜表面を、例えば、SUBA400パッド、弱酸性Al
2(0.1μm)分散スラリーを使用した、面圧8
0kg/cm、処理時間2分の化学的機械研磨により
平坦化し、上記突起を除去する。続いて、ルテニウム薄
膜をエッチング加工し、キャパシタ下部電極130を形
成した後、BaTiO3膜からなるキャパシタ誘電体膜
115を、CVD法(基板温度500℃、酸素分圧1T
orr)を用いて形成し、更に、好ましくは30〜60
nmであり、本実施の形態では100nmのルテニウム
薄膜からなるキャパシタ上部電極116を形成し、更
に、従来と同様の工程により、DRAMを完成した。
【0042】本実施の形態にかかるDRAMについて
も、通常、上述のセルフアラインコンタクト工程が行わ
れるが、従来方法で製作したキャパシタセルでは、セル
フアラインコンタクト工程での高温熱処理によりキャパ
シタリーク電流が5〜10倍に増加するのに対し、本実
施の形態にかかるDRAMのキャパシタセルでは、キャ
パシタリーク電流の増加を最大2倍程度に押さえること
可能となる。即ち、本実施の形態によれば、キャパシタ
下部電極130材料であるルテニウム薄膜に、予め以降
の熱処理工程で用いられる最高温度以上に昇温して熱履
歴を与えた後、ルテニウム薄膜表面を化学的機械研磨法
で平坦化し、表面粗れや表面酸化層を除去してキャパシ
タ下部電極130を形成することにより、以降の工程に
おける熱処理工程においても、キャパシタ下部電極13
0の表面酸化等によるキャパシタ電極の形状変化に起因
するキャパシタリーク電流の増加を抑制することがで
き、キャパシタ特性の良好なキャパシタセルを形成する
ことができる。
【0043】実施の形態8.図17(d)は、本発明の
実施の形態にかかるDRAMの製造工程のプロセスフロ
ーであり、図16に、上記プロセスフローに従って形成
したDRAMの部分断面図を示す。図16中、図1と同
一符号は、同一または相当箇所を示す。本実施の形態で
は、実施の形態6(図17(b))の熱処理工程を、キ
ャパシタ誘電体膜115の形成後に行なうことにより、
同様の効果を得るものである。即ち、本実施の形態で
は、キャパシタ下部電極130として膜厚300nmの
ルテニウム薄膜を用い、該ルテニウム薄膜をエッチング
加工し、キャパシタ下部電極130を形成した後、Ba
TiO3膜を形成し、キャパシタ誘電体膜115を形成
した。BaTiO3膜の形成は、被覆性の良好なCVD
法を用いて、ルテニウム薄膜の表面酸化が発生しない条
件(基板温度500℃、酸素分圧1Torr)で行っ
た。次に、キャパシタ誘電体膜115形成後、カバー層
131として、実施の形態6と同様に、例えばテトラエ
トキシオルトシリケート(TEOS)を原料に用いた熱
CVD法により、膜厚100nmのSiO2膜を形成し
た。次に、セルフアラインコンタクト工程を考慮して、
予め、800℃で30分間の熱処理を行った。この熱処
理条件は、以降の工程で使用される熱処理温度の最高温
度以上であればよく、キャパシタ誘電体膜115の結晶
化が十分に進行する条件であることが望ましい。かかる
熱処理工程においては、カバー層131の存在により、
キャパシタ下部電極130の表面酸化や表面粗れは発生
しない。熱処理後、上記カバー層131をドライエッチ
ング法により除去し、更に、好ましくは30〜600n
m、本実施の形態では100nmのルテニウム薄膜によ
りキャパシタ上部電極116を形成し、従来と同様の方
法によりDRAMを完成した。
【0044】本実施の形態にかかるDRAMについて
も、通常、上述のセルフアラインコンタクト工程が行わ
れるが、従来方法で製作したキャパシタセルでは、セル
フアラインコンタクト工程での高温熱処理によりキャパ
シタリーク電流が5〜10倍に増加するのに対し、本実
施の形態にかかるDRAMのキャパシタセルでは、キャ
パシタリーク電流の増加を最大2倍程度に押さえること
が可能となる。更に、本実施の形態では、上記熱処理
が、キャパシタ誘電体膜115の結晶化熱処理を兼ねる
ため、キャパシタ誘電体膜115の結晶性が向上し、熱
処理を行わない場合と比較して、比誘電率を約10倍向
上させることが可能である。
【0045】
【発明の効果】以上の説明から明らかなように、本発明
によれば、キャパシタ下部電極をルテニウムまたはイリ
ジウムを主たる構成元素とし、酸素を0.001〜0.
1原子%、および/またはチタン等を0.1〜5原子%
含有する材料より形成することにより、電極材料に白金
を用いた場合に比べて電極の加工が容易になるととも
に、熱処理工程における接続部材(プラグ)上端部にお
ける酸化物の形成を防止しつつ、ルテニウム等を電極に
用いた場合に問題となる、ルテニウム等と接続部材中の
Siの反応によるシリサイドの形成に起因するキャパシ
タ電極形状の変形を防ぎ、キャパシタリーク電流の増加
を防止することができる。
【0046】また、本発明によれば、キャパシタ電極と
層間絶縁膜の間に密着層を設けることにより、キャパシ
タ電極と層間絶縁膜との間の剥離を防止し、製造歩留り
の向上を図ることが可能となる。特に、上記密着層の膜
厚を50nm以下にすることにより、密着層/キャパシ
タ電極間の応力によるキャパシタ電極の変形を防ぎ、キ
ャパシタ特性の劣化を防止することができる。
【0047】また、本発明によれば、上記ルテニウム等
に含まれる酸素の濃度は、ルテニウム薄膜等の形成を適
当な酸素分圧下で行なうことにより制御できるほか、ル
テニウム薄膜等の形成後のアニール工程において、アニ
ール雰囲気中の酸素分圧を調整することによっても制御
でき、ルテニウム薄膜等の形成後に、薄膜中の含有酸素
濃度の調整が可能となる。
【0048】また、本発明によれば、キャパシタ下部電
極にルテニウムまたはイリジウム薄膜を用いた場合であ
っても、該キャパシタ下部電極の表面を酸化させない
で、かつキャパシタ誘電体膜の結晶性を高くする熱処理
を行なうことができ、これにより、キャパシタ下部電極
の表面酸化等による電極形状の変形を防ぎ、キャパシタ
リーク電流の増加を防止しつつ、キャパシタ誘電体膜の
誘電率を向上させることができ、高容量のキャパシタセ
ルを得ることが可能となる。
【0049】また、本発明によれば、キャパシタ下部電
極にルテニウムまたはイリジウム薄膜を用いた場合に、
該キャパシタ下部電極の表面酸化や表面粗れを防ぐため
のカバー層を形成して、キャパシタ下部電極に熱履歴を
与えておくことにより、以降の熱処理工程における、キ
ャパシタ下部電極の表面酸化等によるキャパシタ電極の
変形を防止し、キャパシタリーク電流の増加を抑制する
ことができ、キャパシタ特性の良好なキャパシタセルを
形成することができる。特に、上記熱処理工程が、キャ
パシタ誘電体膜の結晶性向上のための熱処理工程を兼ね
ることにより、上記熱処理において、同時にキャパシタ
誘電体膜の誘電率の向上を図ることができ、高容量なキ
ャパシタセルを得ることが可能となる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態にかかるDRAM
の部分断面図である。
【図2】 本発明の第1の実施の形態にかかるDRAM
の製造工程を示す部分断面図である。
【図3】 本発明の第1の実施の形態にかかるDRAM
の製造工程を示す部分断面図である。
【図4】 本発明の第1の実施の形態にかかるDRAM
の製造工程を示す部分断面図である。
【図5】 本発明の第1の実施の形態にかかるルテニウ
ム薄膜堆積時の酸素分圧と膜中酸素存在比の関係であ
る。
【図6】 本発明の第1の実施の形態にかかるルテニウ
ム薄膜中の酸素存在比と熱処理後のリーク電流およびコ
ンタクト抵抗との関係である。
【図7】 本発明の第2の実施の形態にかかるDRAM
の部分断面図である。
【図8】 本発明の第2の実施の形態にかかるDRAM
の製造工程を示す部分断面図である。
【図9】 本発明の第2の実施の形態にかかるDRAM
の製造工程を示す部分断面図である。
【図10】 本発明の第2の実施の形態にかかるDRA
Mの製造工程を示す部分断面図である。
【図11】 本発明の第2の実施の形態にかかるキャパ
シタ下部電極にイリジウム薄膜を用いた場合の、膜堆積
時、酸素アニール後、水素アニール後における膜中酸素
存在比である。
【図12】 本発明の第3の実施の形態にかかるDRA
Mの部分断面図である。
【図13】 本発明の第3の実施の形態にかかるルテニ
ウム薄膜中のTi存在比とリーク電流およびコンタクト
抵抗の関係である。
【図14】 本発明の第4の実施の形態にかかるDRA
Mの部分断面図である。
【図15】 本発明の第4の実施の形態にかかるDRA
Mの部分断面図である。
【図16】 本発明の第5〜8の実施の形態にかかるD
RAMの部分断面図である。
【図17】 (a) 本発明の第5の実施の形態にかか
るプロセスフロー図である。 (b) 本発明の第6の実施の形態にかかるプロセスフ
ロー図である。 (c) 本発明の第7の実施の形態にかかるプロセスフ
ロー図である。 (d) 本発明の第8の実施の形態にかかるプロセスフ
ロー図である。
【図18】 本発明の第5の実施の形態にかかるルテニ
ウム薄膜電極の熱処理酸素分圧と平均表面粗さの関係で
ある。
【図19】 本発明の第5の実施の形態にかかるルテニ
ウム薄膜電極の熱処理温度と平均表面粗さの関係であ
る。
【図20】 本発明の第5の実施の形態にかかるルテニ
ウム薄膜電極の熱処理時間と平均表面粗さの関係であ
る。
【図21】 従来のDRAMの部分断面図である。
【符号の説明】 101 半導体基板、102 フィールド酸化膜、10
3a,103b トランスファーゲートトランジスタ、
104a、104b、104d ゲート電極、105
ゲート絶縁膜、106a、106b 不純物領域、10
8 埋め込みビット線、109 絶縁層、110 第1
の層間絶縁膜、110a コンタクトホール、111
接続部材(プラグ)、115 キャパシタ誘電体膜、1
16 キャパシタ上部電極、117 第2の層間絶縁
膜、118 第1のアルミ配線層、119 保護膜、1
20 アルミニウム配線層、121 チャネル領域、1
30キャパシタ下部電極、136 密着層、138 窒
化チタン膜、140 非晶質シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三上 登 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 芝野 照夫 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成され、該半導体基板
    の主表面に達する開口部を有する第1の層間絶縁膜と、
    該開口部に埋め込まれたSiを主成分とする接続部材
    と、該接続部材を介して半導体基板の主表面と電気的に
    接続されたキャパシタ下部電極と、該キャパシタ下部電
    極上に形成されたキャパシタ誘電体膜と、該キャパシタ
    誘電体膜上に形成されたキャパシタ上部電極と、該キャ
    パシタ上部電極上に形成された第2の層間絶縁膜を備え
    た半導体装置において、 上記キャパシタ下部電極が、ルテニウムまたはイリジウ
    ムを主たる構成元素とし、酸素を0.001〜0.1原
    子%、および/またはチタン、クロム、タングステン、
    コバルト、パラジウム、モリブデンから選択される少な
    くとも1種以上の不純物元素を0.1〜5原子%含有す
    ることを特徴とする半導体装置。
  2. 【請求項2】 上記キャパシタ下部電極と第1の層間絶
    縁膜との間、および/または上記キャパシタ上部電極と
    第2の層間絶縁膜の間に、密着層を設けることを特徴と
    する請求項1に記載の半導体装置。
  3. 【請求項3】 上記密着層が、窒化チタン膜、非結晶シ
    リコン膜、または窒化チタン膜と非結晶シリコンの積層
    膜から選ばれ、その膜厚が50nm以下であることを特
    徴とする請求項2に記載の半導体装置。
  4. 【請求項4】 半導体基板上に、該半導体基板の主表面
    に達する開口部を有する第1の層間絶縁膜を形成する工
    程と、 上記開口部にSiを主成分とする接続部材を埋め込む工
    程と、 上記接続部材および第1の層間絶縁膜上に、ルテニウム
    またはイリジウムを主たる構成元素とし、酸素を0.0
    01〜0.1原子%、および/またはチタン、クロム、
    タングステン、コバルト、パラジウム、モリブデンから
    選択される少なくとも1種以上の不純物元素を0.1〜
    5原子%含有する金属薄膜を堆積する工程と、 上記金属薄膜を加工して、上記接続部材を介して半導体
    基板の主表面と電気的に接続されるキャパシタ下部電極
    を形成する工程と、 上記キャパシタ下部電極上に、キャパシタ誘電体膜を形
    成する工程と、 上記キャパシタ誘電体膜上にキャパシタ上部電極、第2
    の層間絶縁膜を順次形成する工程とを含む半導体装置の
    製造方法。
  5. 【請求項5】 上記接続部材および第1の層間絶縁膜上
    に、ルテニウムまたはイリジウムを主たる構成元素と
    し、酸素を0.001〜0.1原子%含有する金属薄膜
    を堆積する工程が、 上記接続部材および第1の層間絶縁膜上に、スパッタ法
    を用いて、半導体基板温度300〜500℃、酸素分圧
    1×10-6〜1×10-4Torrの条件で、ルテニウム
    またはイリジウムを堆積する工程であることを特徴とす
    る請求項4に記載の半導体装置の製造方法。
  6. 【請求項6】 上記接続部材および第1の層間絶縁膜上
    に、ルテニウムまたはイリジウムを主たる構成元素と
    し、酸素を0.001〜0.1原子%含有する金属薄膜
    を堆積する工程が、 上記接続部材および第1の層間絶縁膜上に、ルテニウム
    またはイリジウムの金属薄膜を形成した後に、400〜
    600℃でアニールすることにより、上記金属薄膜に含
    有される酸素の濃度を0.001〜0.1原子%に調整
    する工程であることを特徴とする請求項4に記載の半導
    体装置の製造方法。
  7. 【請求項7】 更に、上記キャパシタ下部電極上に、キ
    ャパシタ誘電体膜を形成する工程が、 上記キャパシタ誘電体膜を、半導体基板温度650〜7
    50℃、酸素分圧0.01Torr以下の条件で熱処理
    し、上記キャパシタ下部電極を酸化させずに上記キャパ
    シタ誘電体膜の結晶性を高くする工程を含むことを特徴
    とする請求項4に記載の半導体装置の製造方法。
  8. 【請求項8】 更に、接続部材および層間絶縁膜上に、
    ルテニウムまたはイリジウムを主たる構成元素とし、酸
    素を0.001〜0.1原子%、および/またはチタ
    ン、クロム、タングステン、コバルト、パラジウム、モ
    リブデンから選択される少なくとも1種以上の不純物元
    素を0.1〜5原子%含有する金属薄膜を堆積する工程
    の後に、 上記金属薄膜に、予め熱履歴を与える工程を含むことを
    特徴とする請求項4に記載の半導体装置の製造方法。
  9. 【請求項9】 更に、接続部材および層間絶縁膜上に、
    ルテニウムまたはイリジウムを主たる構成元素とする金
    属薄膜を堆積する工程の後に、 上記金属薄膜に、予め熱履歴を与える工程と、 上記金属薄膜表面を、化学的機械研磨法により平坦化す
    る工程とを含むことを特徴とする請求項4に記載の半導
    体装置の製造方法。
  10. 【請求項10】 更に、キャパシタ下部電極上に、キャ
    パシタ誘電体膜を形成する工程の後に、 上記金属薄膜に、予め熱履歴を与えると同時に、上記キ
    ャパシタ誘電体膜を加熱することにより、上記キャパシ
    タ誘電体膜の結晶性を高くする工程を含むことを特徴と
    する請求項4に記載の半導体装置の製造方法。
  11. 【請求項11】 上記金属薄膜に、予め熱履歴を与える
    工程が、 上記金属薄膜上または上記キャパシタ誘電体膜上に、上
    記金属薄膜表面の平坦性を維持するためのカバー層を形
    成する工程と、 上記金属薄膜を、以降の熱処理工程に用いられる最高温
    度以上に加熱することにより、予め上記金属薄膜に熱履
    歴を与える工程と、 上記カバー層を除去する工程とを含むことを特徴とする
    請求項8または10に記載の半導体装置の製造方法。
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