JPH0870107A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0870107A JPH0870107A JP6205670A JP20567094A JPH0870107A JP H0870107 A JPH0870107 A JP H0870107A JP 6205670 A JP6205670 A JP 6205670A JP 20567094 A JP20567094 A JP 20567094A JP H0870107 A JPH0870107 A JP H0870107A
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Abstract
(57)【要約】
【目的】 高誘電性材料の誘電率を損なわず、高誘電性
材料の成膜によって下地電極に突起が発生しない半導体
装置及びその製造方法を提供する。 【構成】 シリコン基板１０上にシリコン酸化膜１２が
形成された下地基板上の電極１４上に、高い誘電率をも
つ誘電体膜１６が形成されている半導体装置において、
電極１４は、所定の量のイリジウム又はオスミウムの少
なくとも１種類が添加された酸化ルテニウムにより形成
されている。
材料の成膜によって下地電極に突起が発生しない半導体
装置及びその製造方法を提供する。 【構成】 シリコン基板１０上にシリコン酸化膜１２が
形成された下地基板上の電極１４上に、高い誘電率をも
つ誘電体膜１６が形成されている半導体装置において、
電極１４は、所定の量のイリジウム又はオスミウムの少
なくとも１種類が添加された酸化ルテニウムにより形成
されている。
Description
【０００１】
【産業上の利用分野】本発明は、下地基板上に形成され
た電極上に高い誘電率をもつ誘電体膜が形成された半導
体装置及びその製造方法に関する。
た電極上に高い誘電率をもつ誘電体膜が形成された半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3な
どの高誘電率を有する材料は、メモリー等のエレクトロ
ニクスの分野での応用が期待されている。例えば、ＤＲ
ＡＭは１つのトランジスタと１つのキャパシタにより１
つのセルを構成するが、集積度を上げるためにはキャパ
シタの面積を縮小することが有効である。そこで、従来
のシリコン酸化膜やＯＮＯ膜よりも高誘電率を有する膜
をキャパシタの誘電体層として用いれば、キャパシタの
面積を小さくでき、素子の微細化にとって望ましいから
である。
どの高誘電率を有する材料は、メモリー等のエレクトロ
ニクスの分野での応用が期待されている。例えば、ＤＲ
ＡＭは１つのトランジスタと１つのキャパシタにより１
つのセルを構成するが、集積度を上げるためにはキャパ
シタの面積を縮小することが有効である。そこで、従来
のシリコン酸化膜やＯＮＯ膜よりも高誘電率を有する膜
をキャパシタの誘電体層として用いれば、キャパシタの
面積を小さくでき、素子の微細化にとって望ましいから
である。
【０００３】ＳｒＴｉＯ3膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜
を形成する際には、通常、酸化性雰囲気中で行われる。
従って、下地に用いる電極には、酸化されにくい材料、
若しくは酸化されても導電性を維持できる材料を用いる
必要性がある。そのため、従来の電極としては、酸化さ
れにくい白金（Ｐｔ）や、導電性の酸化物である酸化ル
テニウム（ＲｕＯ2）が用いられていた。
を形成する際には、通常、酸化性雰囲気中で行われる。
従って、下地に用いる電極には、酸化されにくい材料、
若しくは酸化されても導電性を維持できる材料を用いる
必要性がある。そのため、従来の電極としては、酸化さ
れにくい白金（Ｐｔ）や、導電性の酸化物である酸化ル
テニウム（ＲｕＯ2）が用いられていた。
【０００４】これら高誘電性材料を用いたキャパシタ
は、例えば、図７（ａ）に示すように、シリコン基板１
０上にシリコン酸化膜１２が形成された下地基板上にＲ
ｕＯ2電極２６が形成され、上部電極３０とＲｕＯ2電極
２６との間にＳｒＴｉＯ3膜２８を挟み込んだ構造によ
り形成されていた。
は、例えば、図７（ａ）に示すように、シリコン基板１
０上にシリコン酸化膜１２が形成された下地基板上にＲ
ｕＯ2電極２６が形成され、上部電極３０とＲｕＯ2電極
２６との間にＳｒＴｉＯ3膜２８を挟み込んだ構造によ
り形成されていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、ＳｒＴｉＯ3膜２８の
形成の際に４００℃以上の温度が必要であるため、成膜
時の熱ストレス等により下地電極のＲｕＯ2膜２８に突
起３２が発生し（図７（ｂ））、上部電極３０と下部電
極２６がショートするといった問題があった。
来の半導体装置の製造方法では、ＳｒＴｉＯ3膜２８の
形成の際に４００℃以上の温度が必要であるため、成膜
時の熱ストレス等により下地電極のＲｕＯ2膜２８に突
起３２が発生し（図７（ｂ））、上部電極３０と下部電
極２６がショートするといった問題があった。
【０００６】また、ＲｕＯ2膜２６の突起３２を抑える
ためにＳｒＴｉＯ3膜２８の成膜温度を下げると、Ｓｒ
ＴｉＯ3膜２８の膜質が劣化し、誘電率が低くなるとい
った問題があった。本発明の目的は、高誘電性材料の誘
電率を損なわずに、高誘電性材料の成膜によって下地電
極に突起が発生しない半導体装置及びその製造方法を提
供することにある。
ためにＳｒＴｉＯ3膜２８の成膜温度を下げると、Ｓｒ
ＴｉＯ3膜２８の膜質が劣化し、誘電率が低くなるとい
った問題があった。本発明の目的は、高誘電性材料の誘
電率を損なわずに、高誘電性材料の成膜によって下地電
極に突起が発生しない半導体装置及びその製造方法を提
供することにある。
【０００７】
【課題を解決するための手段】上記目的は、下地基板上
に形成された電極上に、高い誘電率をもつ誘電体膜が形
成されている半導体装置において、前記電極は、所定の
量のイリジウム又はオスミウムの少なくとも１種類が添
加された酸化ルテニウムにより形成されていることを特
徴とする半導体装置により達成される。
に形成された電極上に、高い誘電率をもつ誘電体膜が形
成されている半導体装置において、前記電極は、所定の
量のイリジウム又はオスミウムの少なくとも１種類が添
加された酸化ルテニウムにより形成されていることを特
徴とする半導体装置により達成される。
【０００８】また、上記の半導体装置において、前記誘
電体膜は、ＳｒＴｉＯ3膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3
膜であることが望ましい。また、所定の量のイリジウム
或いはオスミウムの少なくとも１種類が添加されたルテ
ニウムからなるターゲットを、酸素を含むプラズマ中で
スパッタし、下地基板上にインジウム又はオスミウムを
含有する酸化ルテニウムからなる電極を形成する電極形
成工程と、前記電極上に、高い誘電率をもつ誘電体膜を
成膜する誘電体膜成膜工程とを有することを特徴とする
半導体装置の製造方法により達成される。
電体膜は、ＳｒＴｉＯ3膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3
膜であることが望ましい。また、所定の量のイリジウム
或いはオスミウムの少なくとも１種類が添加されたルテ
ニウムからなるターゲットを、酸素を含むプラズマ中で
スパッタし、下地基板上にインジウム又はオスミウムを
含有する酸化ルテニウムからなる電極を形成する電極形
成工程と、前記電極上に、高い誘電率をもつ誘電体膜を
成膜する誘電体膜成膜工程とを有することを特徴とする
半導体装置の製造方法により達成される。
【０００９】また、上記の半導体装置の製造方法におい
て、前記誘電体膜は、ＳｒＴｉＯ3膜、又はＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3膜であることが望ましい。
て、前記誘電体膜は、ＳｒＴｉＯ3膜、又はＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3膜であることが望ましい。
【００１０】
【作用】本発明によれば、高い誘電率をもつ誘電体膜を
形成するための下地電極を、Ｉｒ又はＯｓを含有したＲ
ｕＯ2膜により形成したので、誘電体膜を成膜する際に
ＲｕＯ2膜表面に突起が生じることなく誘電体膜を堆積
することができる。これにより、リーク電流の少ないキ
ャパシタを形成することができる。
形成するための下地電極を、Ｉｒ又はＯｓを含有したＲ
ｕＯ2膜により形成したので、誘電体膜を成膜する際に
ＲｕＯ2膜表面に突起が生じることなく誘電体膜を堆積
することができる。これにより、リーク電流の少ないキ
ャパシタを形成することができる。
【００１１】また、上記の電極は、ＳｒＴｉＯ3膜、又
はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用いる半
導体装置に適用することができる。また、Ｉｒ或いはＯ
ｓの少なくとも１種類が添加されたＲｕターゲットを酸
素を含むプラズマ中でスパッタし、下地基板上にＩｒ或
いはＯｓを含有するＲｕＯ 2膜を堆積したので、高誘電
性を有する誘電体膜を成膜する際に、ＲｕＯ2膜表面に
突起が発生することを防止できる。
はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用いる半
導体装置に適用することができる。また、Ｉｒ或いはＯ
ｓの少なくとも１種類が添加されたＲｕターゲットを酸
素を含むプラズマ中でスパッタし、下地基板上にＩｒ或
いはＯｓを含有するＲｕＯ 2膜を堆積したので、高誘電
性を有する誘電体膜を成膜する際に、ＲｕＯ2膜表面に
突起が発生することを防止できる。
【００１２】また、上記の電極形成方法は、ＳｒＴｉＯ
3膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用
いる半導体装置の製造方法に適用することができる。
3膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用
いる半導体装置の製造方法に適用することができる。
【００１３】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を、図１乃至図４を用いて説明する。図１
は本発明の第１の実施例による高誘電性材料用下地電極
を用いたキャパシタを示す図、図２は本発明の第１の実
施例による半導体装置の製造方法を示す工程断面図、図
３は高誘電性材料を用いたキャパシタにおけるリーク特
性を示すグラフ、図４は本発明の第１の実施例及び従来
方法により形成した高誘電性材料の表面状態を示す図で
ある。
その製造方法を、図１乃至図４を用いて説明する。図１
は本発明の第１の実施例による高誘電性材料用下地電極
を用いたキャパシタを示す図、図２は本発明の第１の実
施例による半導体装置の製造方法を示す工程断面図、図
３は高誘電性材料を用いたキャパシタにおけるリーク特
性を示すグラフ、図４は本発明の第１の実施例及び従来
方法により形成した高誘電性材料の表面状態を示す図で
ある。
【００１４】本実施例による半導体装置は、ＲｕＯ2膜
にイリジウム（Ｉｒ）を添加したことに特徴がある。即
ち、シリコン基板１０上にシリコン酸化膜１２が形成さ
れた下地基板上に、下地電極としてＩｒを添加したＲｕ
Ｏ2膜１４が形成され、その上部に高誘電性材料である
ＳｒＴｉＯ3膜１６が形成されている。さらに、ＳｒＴ
ｉＯ3膜１６上、及びＳｒＴｉＯ3膜１６の形成されてい
ないＲｕＯ2膜上には、上部電極としてＴｉＮ電極１８
が設けられている。
にイリジウム（Ｉｒ）を添加したことに特徴がある。即
ち、シリコン基板１０上にシリコン酸化膜１２が形成さ
れた下地基板上に、下地電極としてＩｒを添加したＲｕ
Ｏ2膜１４が形成され、その上部に高誘電性材料である
ＳｒＴｉＯ3膜１６が形成されている。さらに、ＳｒＴ
ｉＯ3膜１６上、及びＳｒＴｉＯ3膜１６の形成されてい
ないＲｕＯ2膜上には、上部電極としてＴｉＮ電極１８
が設けられている。
【００１５】次に、本実施例による半導体装置の製造方
法を説明する。まず、シリコン基板１０上にシリコン酸
化膜１２が形成された下地基板上に、スパッタ法により
膜厚１００ｎｍのＲｕＯ2膜１４を堆積した。成膜にあ
たっては、基板温度を３００℃とし、ターゲットにはＩ
ｒを５％含有したＲｕを、スパッタガスにはＯ2ガスを
１０％混入したＡｒガスを用いた（図２（ａ））。
法を説明する。まず、シリコン基板１０上にシリコン酸
化膜１２が形成された下地基板上に、スパッタ法により
膜厚１００ｎｍのＲｕＯ2膜１４を堆積した。成膜にあ
たっては、基板温度を３００℃とし、ターゲットにはＩ
ｒを５％含有したＲｕを、スパッタガスにはＯ2ガスを
１０％混入したＡｒガスを用いた（図２（ａ））。
【００１６】次いで、リソグラフィー工程及びエッチン
グ工程により、ＲｕＯ2膜１４をパターニングした（図
２（ｂ））。ＲｕＯ2膜１４の加工は、ＣＦ4／Ｏ2系の
ガスを用いた反応性イオンエッチング（ＲＩＥ）により
行った。次いで、スパッタ法により膜厚１００ｎｍのＳ
ｒＴｉＯ3膜１６を堆積した。成膜にあたっては、基板
温度を４５０℃とし、ターゲットにはＳｒＴｉＯ3を、
スパッタガスにはＯ2ガスを１％混入したＡｒガスを用
いた。
グ工程により、ＲｕＯ2膜１４をパターニングした（図
２（ｂ））。ＲｕＯ2膜１４の加工は、ＣＦ4／Ｏ2系の
ガスを用いた反応性イオンエッチング（ＲＩＥ）により
行った。次いで、スパッタ法により膜厚１００ｎｍのＳ
ｒＴｉＯ3膜１６を堆積した。成膜にあたっては、基板
温度を４５０℃とし、ターゲットにはＳｒＴｉＯ3を、
スパッタガスにはＯ2ガスを１％混入したＡｒガスを用
いた。
【００１７】次いで、リソグラフィー工程及びエッチン
グ工程により、ＳｒＴｉＯ3膜１６をパターニングした
（図２（ｃ））。ＳｒＴｉＯ3膜１６の加工は、Ａｒを
用いたイオンミリングにより行った。次いで、スパッタ
法により膜厚２００ｎｍのＴｉＮ膜の成膜を行った。成
膜にあたっては、基板温度を２００℃とし、ターゲット
にはＴｉを、スパッタガスにはＮ2ガスを５０％混入し
たＡｒガスを用いた。
グ工程により、ＳｒＴｉＯ3膜１６をパターニングした
（図２（ｃ））。ＳｒＴｉＯ3膜１６の加工は、Ａｒを
用いたイオンミリングにより行った。次いで、スパッタ
法により膜厚２００ｎｍのＴｉＮ膜の成膜を行った。成
膜にあたっては、基板温度を２００℃とし、ターゲット
にはＴｉを、スパッタガスにはＮ2ガスを５０％混入し
たＡｒガスを用いた。
【００１８】次いで、リソグラフィー工程及びエッチン
グ工程により、ＴｉＮ電極１８をパターニングした。Ｔ
ｉＮ膜１８の加工は、Ｃｌ2ガスを用いた反応性イオン
エッチング（ＲＩＥ）により行った。これにより、Ｓｒ
ＴｉＯ3膜１６からなる誘電体を有するキャパシタを形
成した（図２（ｄ））。このようにして形成したキャパ
シタにおいて、高誘電性材料の特性を測定した結果、比
誘電率が約２００であった。また、高誘電性材料中に流
れるリーク電流は、ＲｕＯ2膜１４中にＩｒを混入させ
た本実施例（▲）では、±１０Ｖの範囲におけるリーク
電流が１０ｎＡ／ｃｍ2程度であるのに対し、Ｉｒを混
入させない従来例（○）では、電圧の増加と共にリーク
電流は増加し、約１０Ｖでは１μＡ／ｃｍ2以上の電流
が流れていることが判った（図３）。
グ工程により、ＴｉＮ電極１８をパターニングした。Ｔ
ｉＮ膜１８の加工は、Ｃｌ2ガスを用いた反応性イオン
エッチング（ＲＩＥ）により行った。これにより、Ｓｒ
ＴｉＯ3膜１６からなる誘電体を有するキャパシタを形
成した（図２（ｄ））。このようにして形成したキャパ
シタにおいて、高誘電性材料の特性を測定した結果、比
誘電率が約２００であった。また、高誘電性材料中に流
れるリーク電流は、ＲｕＯ2膜１４中にＩｒを混入させ
た本実施例（▲）では、±１０Ｖの範囲におけるリーク
電流が１０ｎＡ／ｃｍ2程度であるのに対し、Ｉｒを混
入させない従来例（○）では、電圧の増加と共にリーク
電流は増加し、約１０Ｖでは１μＡ／ｃｍ2以上の電流
が流れていることが判った（図３）。
【００１９】なお、上記の実施例及び比較例の試料につ
いてＳｒＴｉＯ3膜１６堆積直後に表面を観察した結
果、本実施例では表面が平坦であるのに対し（図４
（ａ））、比較例ではＲｕＯ2膜１４に突起が生じてお
り、平坦性に乏しいことが判った（図４（ｂ））。即
ち、Ｉｒを混入させない比較例のＲｕＯ2膜１４では、
ＳｒＴｉＯ3膜１６の堆積時の熱等により突起が発生
し、上下の電極間でリーク電流が流れやすくなったと考
えられる。
いてＳｒＴｉＯ3膜１６堆積直後に表面を観察した結
果、本実施例では表面が平坦であるのに対し（図４
（ａ））、比較例ではＲｕＯ2膜１４に突起が生じてお
り、平坦性に乏しいことが判った（図４（ｂ））。即
ち、Ｉｒを混入させない比較例のＲｕＯ2膜１４では、
ＳｒＴｉＯ3膜１６の堆積時の熱等により突起が発生
し、上下の電極間でリーク電流が流れやすくなったと考
えられる。
【００２０】ＲｕＯ2膜１４中にＩｒを混入することに
より突起が発生しなくなったのは、ＲｕＯ2の結晶格子
中にＩｒが入ることによりＳｒＴｉＯ3膜１６の堆積時
のストレスを吸収することができるようになったためと
考えられる。なお、Ｉｒを添加してＲｕＯ2膜１４表面
の突起を防止するためには、ターゲットに混入するＩｒ
の添加量を２０％以下にすることが望ましい。
より突起が発生しなくなったのは、ＲｕＯ2の結晶格子
中にＩｒが入ることによりＳｒＴｉＯ3膜１６の堆積時
のストレスを吸収することができるようになったためと
考えられる。なお、Ｉｒを添加してＲｕＯ2膜１４表面
の突起を防止するためには、ターゲットに混入するＩｒ
の添加量を２０％以下にすることが望ましい。
【００２１】このように、本実施例によれば、高誘電性
材料の下地電極として用いるＲｕＯ 2膜１４中にＩｒを
含有したので、ＲｕＯ2膜１４表面に突起が生じること
なく、高誘電性材料を堆積することができる。また、こ
れによりリーク電流の少ないキャパシタを形成すること
ができる。なお、上記実施例では、層間絶縁膜上にキャ
パシタを作成する場合を考慮して、シリコン酸化膜１２
上にＲｕＯ2膜を形成した場合について説明したが、シ
リコン基板１０上に直接ＲｕＯ2電極を形成した場合に
も、突起の発生なくＳｒＴｉＯ3膜を堆積することがで
きる。
材料の下地電極として用いるＲｕＯ 2膜１４中にＩｒを
含有したので、ＲｕＯ2膜１４表面に突起が生じること
なく、高誘電性材料を堆積することができる。また、こ
れによりリーク電流の少ないキャパシタを形成すること
ができる。なお、上記実施例では、層間絶縁膜上にキャ
パシタを作成する場合を考慮して、シリコン酸化膜１２
上にＲｕＯ2膜を形成した場合について説明したが、シ
リコン基板１０上に直接ＲｕＯ2電極を形成した場合に
も、突起の発生なくＳｒＴｉＯ3膜を堆積することがで
きる。
【００２２】また、上記実施例では高誘電性材料として
ＳｒＴｉＯ3膜を用いたが、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜を
用いてもよい。次に、本発明の第２の実施例による半導
体装置及びその製造方法を、図５及び図６を用いて説明
する。図５は本発明の第２の実施例による高誘電性材料
用下地電極を用いたキャパシタを示す図、図６は本発明
の第２の実施例による半導体装置の製造方法を示す工程
断面図である。
ＳｒＴｉＯ3膜を用いたが、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜を
用いてもよい。次に、本発明の第２の実施例による半導
体装置及びその製造方法を、図５及び図６を用いて説明
する。図５は本発明の第２の実施例による高誘電性材料
用下地電極を用いたキャパシタを示す図、図６は本発明
の第２の実施例による半導体装置の製造方法を示す工程
断面図である。
【００２３】本実施例による半導体装置は、ＲｕＯ2膜
にオスミウム（Ｏｓ）を添加したことに特徴がある。即
ち、シリコン基板１０上にシリコン酸化膜１２が形成さ
れた下地基板上に、下地電極としてＯｓを添加したＲｕ
Ｏ2膜２０が形成され、その上部に高誘電性材料である
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜２２が形成されている。さら
に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜２２上、及びＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3膜２２の形成されていないＲｕＯ2膜２０
上には、上部電極としてＰｔ電極２４が設けられてい
る。
にオスミウム（Ｏｓ）を添加したことに特徴がある。即
ち、シリコン基板１０上にシリコン酸化膜１２が形成さ
れた下地基板上に、下地電極としてＯｓを添加したＲｕ
Ｏ2膜２０が形成され、その上部に高誘電性材料である
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜２２が形成されている。さら
に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜２２上、及びＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3膜２２の形成されていないＲｕＯ2膜２０
上には、上部電極としてＰｔ電極２４が設けられてい
る。
【００２４】次に、本実施例による半導体装置の製造方
法を説明する。まず、シリコン基板１０上にシリコン酸
化膜１２が形成された下地基板上に、スパッタ法により
膜厚１００ｎｍのＲｕＯ2膜２０を堆積した。成膜にあ
たっては、基板温度を３００℃とし、ターゲットにはＯ
ｓを５％含有したＲｕを、スパッタガスにはＯ2ガスを
１０％混入したＡｒガスを用いた（図６（ａ））。
法を説明する。まず、シリコン基板１０上にシリコン酸
化膜１２が形成された下地基板上に、スパッタ法により
膜厚１００ｎｍのＲｕＯ2膜２０を堆積した。成膜にあ
たっては、基板温度を３００℃とし、ターゲットにはＯ
ｓを５％含有したＲｕを、スパッタガスにはＯ2ガスを
１０％混入したＡｒガスを用いた（図６（ａ））。
【００２５】次いで、スパッタ法により膜厚１００ｎｍ
のＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜２２を堆積した。成膜にあ
たっては、基板温度を４５０℃とし、ターゲットにはＰ
ｂ（Ｚｒ，Ｔｉ）Ｏ3を、スパッタガスにはＯ2ガスを１
０％混入したＡｒガスを用いた。次いで、リソグラフィ
ー工程及びエッチング工程により、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3膜２２をパターニングした。ＳｒＴｉＯ3膜１６の加
工は、Ａｒを用いたイオンミリングにより行った（図６
（ｂ））。
のＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜２２を堆積した。成膜にあ
たっては、基板温度を４５０℃とし、ターゲットにはＰ
ｂ（Ｚｒ，Ｔｉ）Ｏ3を、スパッタガスにはＯ2ガスを１
０％混入したＡｒガスを用いた。次いで、リソグラフィ
ー工程及びエッチング工程により、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3膜２２をパターニングした。ＳｒＴｉＯ3膜１６の加
工は、Ａｒを用いたイオンミリングにより行った（図６
（ｂ））。
【００２６】次いで、スパッタ法により膜厚２００ｎｍ
のＰｔ膜の成膜を行った。成膜にあたっては、基板温度
を２００℃とし、ターゲットにはＰｔを、スパッタガス
にはＮ2ガスを５０％混入したＡｒガスを用いた。次い
で、リソグラフィー工程及びエッチング工程により、Ｐ
ｔ電極２４をパターニングした。Ｐｔ電極２４の加工
は、Ｃｌ2系のガスを用いた反応性イオンエッチング
（ＲＩＥ）により行った。これにより、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3膜１６からなる誘電体を有するキャパシタを形
成した（図６（ｃ））。
のＰｔ膜の成膜を行った。成膜にあたっては、基板温度
を２００℃とし、ターゲットにはＰｔを、スパッタガス
にはＮ2ガスを５０％混入したＡｒガスを用いた。次い
で、リソグラフィー工程及びエッチング工程により、Ｐ
ｔ電極２４をパターニングした。Ｐｔ電極２４の加工
は、Ｃｌ2系のガスを用いた反応性イオンエッチング
（ＲＩＥ）により行った。これにより、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3膜１６からなる誘電体を有するキャパシタを形
成した（図６（ｃ））。
【００２７】このようにして形成したキャパシタにおい
て、高誘電性材料を測定した結果、比誘電率は約５００
であった。また、高誘電性材料中に流れるリーク電流
は、約２Ｖのときに約１００ｎＡ／ｃｍ2程度であっ
た。なお、上記の実施例及び比較例の試料についてＰｂ
（Ｚｒ，Ｔｉ）Ｏ3膜２２堆積直後に表面を観察した結
果表面が平坦であることが判った。
て、高誘電性材料を測定した結果、比誘電率は約５００
であった。また、高誘電性材料中に流れるリーク電流
は、約２Ｖのときに約１００ｎＡ／ｃｍ2程度であっ
た。なお、上記の実施例及び比較例の試料についてＰｂ
（Ｚｒ，Ｔｉ）Ｏ3膜２２堆積直後に表面を観察した結
果表面が平坦であることが判った。
【００２８】このように、本実施例によれば、高誘電性
材料の下地電極として用いるＲｕＯ 2膜１４中にＯｓを
含有したので、ＲｕＯ2膜２０表面に突起が生じること
なく、高誘電性材料を堆積することができる。これによ
りリーク電流の少ないキャパシタを形成することができ
る。なお、上記実施例では、層間絶縁膜上にキャパシタ
を作成する場合を考慮して、シリコン酸化膜１２上にＲ
ｕＯ2膜を形成した場合について説明したが、シリコン
基板１０上に直接ＲｕＯ2電極を形成した場合にも、突
起の発生なくＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を堆積すること
ができる。
材料の下地電極として用いるＲｕＯ 2膜１４中にＯｓを
含有したので、ＲｕＯ2膜２０表面に突起が生じること
なく、高誘電性材料を堆積することができる。これによ
りリーク電流の少ないキャパシタを形成することができ
る。なお、上記実施例では、層間絶縁膜上にキャパシタ
を作成する場合を考慮して、シリコン酸化膜１２上にＲ
ｕＯ2膜を形成した場合について説明したが、シリコン
基板１０上に直接ＲｕＯ2電極を形成した場合にも、突
起の発生なくＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を堆積すること
ができる。
【００２９】また、上記実施例では高誘電性材料として
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜を用いたが、ＳｒＴｉＯ3膜を
用いてもよい。
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜を用いたが、ＳｒＴｉＯ3膜を
用いてもよい。
【００３０】
【発明の効果】以上の通り、本発明によれば、高い誘電
率をもつ誘電体膜を形成するための下地電極を、Ｉｒ又
はＯｓを含有したＲｕＯ2膜により形成したので、誘電
体膜を成膜する際にＲｕＯ2膜表面に突起が生じること
なく誘電体膜を堆積することができる。また、これによ
り、リーク電流の少ないキャパシタを形成することがで
きる。
率をもつ誘電体膜を形成するための下地電極を、Ｉｒ又
はＯｓを含有したＲｕＯ2膜により形成したので、誘電
体膜を成膜する際にＲｕＯ2膜表面に突起が生じること
なく誘電体膜を堆積することができる。また、これによ
り、リーク電流の少ないキャパシタを形成することがで
きる。
【００３１】また、上記の電極は、ＳｒＴｉＯ3膜、又
はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用いる半
導体装置に適用することができる。また、Ｉｒ或いはＯ
ｓの少なくとも１種類が添加されたＲｕターゲットを酸
素を含むプラズマ中でスパッタし、下地基板上にＩｒ或
いはＯｓを含有するＲｕＯ 2膜を堆積したので、高誘電
性を有する誘電体膜を成膜する際に、ＲｕＯ2膜表面に
突起が発生することを防止できる。
はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用いる半
導体装置に適用することができる。また、Ｉｒ或いはＯ
ｓの少なくとも１種類が添加されたＲｕターゲットを酸
素を含むプラズマ中でスパッタし、下地基板上にＩｒ或
いはＯｓを含有するＲｕＯ 2膜を堆積したので、高誘電
性を有する誘電体膜を成膜する際に、ＲｕＯ2膜表面に
突起が発生することを防止できる。
【００３２】また、上記の電極形成方法は、ＳｒＴｉＯ
3膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用
いる半導体装置の製造方法に適用することができる。
3膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を誘電体膜として用
いる半導体装置の製造方法に適用することができる。
【図１】本発明の第１の実施例による高誘電性材料用下
地電極を用いたキャパシタを示す図である。
地電極を用いたキャパシタを示す図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】高誘電性材料を用いたキャパシタにおけるリー
ク特性を示すグラフである。
ク特性を示すグラフである。
【図４】本発明の第１の実施例及び従来例により形成し
た高誘電性材料の表面状態を示す図である。
た高誘電性材料の表面状態を示す図である。
【図５】本発明の第２の実施例による高誘電性材料用下
地電極を用いたキャパシタを示す図である。
地電極を用いたキャパシタを示す図である。
【図６】本発明の第２の実施例による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図７】従来の高誘電性材料用下地電極を用いたキャパ
シタの構造、及び従来の半導体装置の製造方法における
問題点を示す図である。
シタの構造、及び従来の半導体装置の製造方法における
問題点を示す図である。
１０…シリコン基板 １２…シリコン酸化膜 １４…Ｉｒを添加したＲｕＯ2膜 １６…ＳｒＴｉＯ3膜１６ １８…ＴｉＮ電極 ２０…Ｏｓを添加したＲｕＯ2膜 ２２…Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜 ２４…Ｐｔ電極 ２６…ＲｕＯ2電極 ２８…ＳｒＴｉＯ3膜 ３０…上部電極 ３２…突起
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (4)
- 【請求項１】 下地基板上に形成された電極上に、高い
誘電率をもつ誘電体膜が形成されている半導体装置にお
いて、 前記電極は、所定の量のイリジウム又はオスミウムの少
なくとも１種類が添加された酸化ルテニウムにより形成
されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記誘電体膜は、ＳｒＴｉＯ3膜、又はＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3膜であることを特徴とする半導体装置。 - 【請求項３】 所定の量のイリジウム或いはオスミウム
の少なくとも１種類が添加されたルテニウムからなるタ
ーゲットを、酸素を含むプラズマ中でスパッタし、下地
基板上にインジウム又はオスミウムを含有する酸化ルテ
ニウムからなる電極を形成する電極形成工程と、 前記電極上に、高い誘電率をもつ誘電体膜を成膜する誘
電体膜成膜工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記誘電体膜は、ＳｒＴｉＯ3膜、又はＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3膜であることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205670A JPH0870107A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205670A JPH0870107A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870107A true JPH0870107A (ja) | 1996-03-12 |
Family
ID=16510750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205670A Withdrawn JPH0870107A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870107A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044551A1 (fr) * | 1997-03-27 | 1998-10-08 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication de ce dernier |
| KR100314489B1 (ko) * | 1996-12-06 | 2002-02-28 | 마이클 제이. 마틴 | 강유전체 커패시터의 간단한 제조방법 |
| KR100327687B1 (ko) * | 1996-06-28 | 2002-09-04 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
-
1994
- 1994-08-30 JP JP6205670A patent/JPH0870107A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327687B1 (ko) * | 1996-06-28 | 2002-09-04 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
| KR100314489B1 (ko) * | 1996-12-06 | 2002-02-28 | 마이클 제이. 마틴 | 강유전체 커패시터의 간단한 제조방법 |
| WO1998044551A1 (fr) * | 1997-03-27 | 1998-10-08 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication de ce dernier |
| US6800889B2 (en) | 1997-03-27 | 2004-10-05 | Hitachi, Ltd. | Semiconductor device and fabrication method thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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