JP2011176313A - 電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置 - Google Patents
電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置 Download PDFInfo
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- 239000003990 capacitor Substances 0.000 title claims abstract description 129
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 169
- 230000008569 process Effects 0.000 claims abstract description 153
- 239000000758 substrate Substances 0.000 claims abstract description 138
- 229910052751 metal Inorganic materials 0.000 claims abstract description 60
- 239000002184 metal Substances 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 58
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 46
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims description 71
- 230000003647 oxidation Effects 0.000 claims description 30
- 238000007254 oxidation reaction Methods 0.000 claims description 30
- 229910052721 tungsten Inorganic materials 0.000 claims description 21
- 239000010937 tungsten Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 17
- 150000002736 metal compounds Chemical class 0.000 claims description 14
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 10
- 229910052707 ruthenium Inorganic materials 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 238000011946 reduction process Methods 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 7
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 6
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 5
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 5
- 229910003437 indium oxide Inorganic materials 0.000 claims description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 445
- 239000011229 interlayer Substances 0.000 description 55
- 239000000463 material Substances 0.000 description 33
- 150000004767 nitrides Chemical class 0.000 description 31
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 125000006850 spacer group Chemical group 0.000 description 15
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000000126 substance Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 238000007517 polishing process Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- -1 tungsten nitride Chemical class 0.000 description 8
- 239000002002 slurry Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000001771 vacuum deposition Methods 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052741 iridium Inorganic materials 0.000 description 5
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000010948 rhodium Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910016287 MxOy Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01L28/91—
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
【課題】電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置を提供すること。
【解決手段】構造的安全性及び電気的特性が改善された電極構造体を有するキャパシタとそのような電極構造体が適用された半導体装置が開示される。電極構造体は絶縁層を有する基板、絶縁層を埋め立てる金属を含む第１導電パターン、第１導電パターンから延びて金属酸化物を含む第２導電パターン、そして第２導電パターン上に配置される第３導電パターンを含むことができる。写真エッチング工程を利用せずに簡単な工程で要求されるレベルの電気的な特性と集積度を確保することのできるキャパシタと半導体装置を実現することができる。
【選択図】図１２
【解決手段】構造的安全性及び電気的特性が改善された電極構造体を有するキャパシタとそのような電極構造体が適用された半導体装置が開示される。電極構造体は絶縁層を有する基板、絶縁層を埋め立てる金属を含む第１導電パターン、第１導電パターンから延びて金属酸化物を含む第２導電パターン、そして第２導電パターン上に配置される第３導電パターンを含むことができる。写真エッチング工程を利用せずに簡単な工程で要求されるレベルの電気的な特性と集積度を確保することのできるキャパシタと半導体装置を実現することができる。
【選択図】図１２
Description
本発明は、電極構造体を具備するキャパシタ、それの製造方法及び電極構造体を含む半導体装置に関する。より詳細には、本発明は金属から成る導電パターンとそれから生成された金属酸化物で構成された導電パターンを有する電極構造体を具備するキャパシタ及びその製造方法と、そのような電極構造体を具備する半導体装置に関する。
半導体メモリ装置の集積度が大きく増加することによって半導体メモリ装置の導電パターンのサイズは大きく縮小されるが、半導体装置に要求される容量はかえって増加している。半導体メモリ装置に含まれるキャパシタのストレージ電極が占める面積の減少を克服するためにその高さを増加させていて、それに伴い、ストレージ電極の縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）も急激に増加している。
キャパシタの縦横比が大きくなるということによって隣接するキャパシタが互いに接触したりキャパシタが倒れたりする問題がしばしば発生する。このような問題点を解決するために、キャパシタの下部電極を数回の写真工程及びエッチング工程を通じて形成する方法が開発されたが、そのような数回のエッチング工程が追加される場合には半導体装置の製造工程が過度に複雑になって、工程マージンの確保が難しくなるのみならず半導体装置の製造費用も大きく増加することになる。
本発明の一目的は、金属を含む電極パターンと金属を含む電極から生成された金属酸化物からなった電極パターンを有する電極構造体を具備するキャパシタ及びその製造方法を提供することにある。
本発明の他の目的は、金属で構成された電極パターンと金属酸化物からなった電極パターンを有する電極構造体が適用された半導体装置を提供することにある。
上述の本発明の一目的を達成するために、本発明の実施形態に係るキャパシタは、開口を有する絶縁層が形成される対象体上に前記開口を埋め立てながら前記絶縁層から突出する第１導電パターン、前記第１導電パターンから突出する第２導電パターン、前記第１及び第２導電パターンを包む誘電層、そして前記誘電層上に配置される上部電極を具備する。前記第１導電パターンは金属を含むことができ、前記第２導電パターンは前記第１導電パターンから生成される金属酸化物を含むことができる。例えば、前記第１導電パターンはタングステン、ルテニウムまたは、インジウムを含むことができ、前記第２導電パターンはタングステン酸化物、ルテニウム酸化物または、インジウム酸化物を含むことができる。
本発明の実施形態において、前記第１導電パターンはふっくらした上部表面を有することができる。また、前記第１及び第２導電パターンは実質的に同一な立体構造と断面構造を有することができる。本発明の他の実施形態において、前記第２導電パターンは前記第１導電パターンの上部の側部から前記対象体に対して実質的に上方に延びることができる。この場合、前記第１導電パターンは凹んだ上部表面を有することができる。また、前記第２導電パターンは円形シリンダー、楕円形シリンダーまたは、多角形シリンダーの形状を有することができ、前記第２導電パターンの下部は前記第１導電パターンに部分的に埋め込まれることができる。
上述の本発明の一目的を達成するために、本発明の他の実施形態に係るキャパシタは、絶縁層を有する基板、前記絶縁層に埋め立てられて金属を含む第１導電パターン、前記第１導電パターンから延びて金属酸化物を含む第２導電パターン、前記第２導電パターン上に配置される第３導電パターン、前記第２及び第３導電パターン配置される誘電層、そして前記誘電層上に配置される上部電極を含む。この時、前記第３導電パターンは円形ピラー、楕円形ピラー、多角形ピラー、円形シリンダー、楕円形シリンダーまたは、多角形シリンダーの形状を有することができる。また、前記第２導電パターンは前記第１導電パターンと実質的に同一形状を有するかまたは、前記第３導電パターンと実質的に同一形状を有することもある。
本発明の実施形態によると、前記第３導電パターンはその上部幅がその下部幅より実質的に広いこともでき、このような第３導電パターンの下部幅は前記第２導電パターンの幅と実質的に同一であるかまたは、小さいこともある。また、前記第３導電パターンは前記第１導電パターンと同一金属を含むことができる。一方、前記第３導電パターンは金属、金属化合物及び／または、ポリシリコンを含むこともできる。隣接する第３導電パターンの間には支持部材が追加的に配置されることができる。
また、上述の本発明の一目的を達成するために、本発明の他の実施形態に係るキャパシタは、絶縁層を有する基板、前記絶縁層に埋め立てられて金属を含む第１導電パターン、前記第１導電パターン上に配置される第２導電パターン、前記第２導電パターンから延びて、前記第２導電パターンと一体して形成される第３導電パターン、前記第２及び第３導電パターン上に配置される誘電層、そして前記誘電層上に配置される上部電極を含む。この場合、前記第２及び第３導電パターンはそれぞれ前記第１導電パターンと実質的に同一金属を含むことができる。一方、前記第２及び第３導電パターンはそれぞれ金属、金属化合物及び／または、ポリシリコンからなることもできる。
上述の本発明の一目的を達成するために、本発明の実施形態に係るキャパシタの製造方法において、対象体上に第１開口を有する予備絶縁層を形成し、前記第１開口を埋め立て金属を含む予備第１導電パターンを形成する。前記予備絶縁層上部から突出して前記予備第１導電パターンから生成された金属酸化物を含む第２導電パターンを形成しながら、前記予備第１導電パターンを第１導電パターンに変化させる。前記予備絶縁層を部分的に除去して前記第１導電パターンの上部を露出させる。前記第１及び第２導電パターン上に誘電層を形成した後、前記誘電層上に上部電極を形成する。
本発明の実施形態において、前記第２導電パターンの抵抗を追加的に調節することができる。例えば、水素または、アンモニアを含む雰囲気下で遂行される還元工程を遂行して前記第２導電パターンの抵抗を調節することができる。また、前記予備第１導電パターンを酸化させて前記第２導電パターン及び前記第１導電パターンを形成することができる。例えば、熱酸化工程または、プラズマ酸化工程を通じて予備第１導電パターンを酸化させることができる。一方、水素または、酸素を含有する雰囲気下で前記第２導電パターンを熱処理して、前記第２導電パターンの抵抗を減少させることができる。
本発明の実施形態によると、前記第２導電パターンを形成する前に前記予備絶縁層上に第２開口を有する犠牲層を形成し、前記第２開口の側壁上に第１犠牲パターンを形成することができる。前記第２開口を埋め立てる第２犠牲パターンを形成した後、前記第１犠牲パターンを除去して前記予備第１導電パターンを露出させる第３開口を形成することができる。前記第３開口には前記第２導電パターンを形成することができる。
上述の本発明の一目的を達成するために、本発明の他の実施形態に係るキャパシタの製造方法において、基板上に絶縁層を形成して、前記絶縁層に埋め立てられて、金属を含む第１導電パターンを形成する。前記第１導電パターンから生成される金属酸化物を含む第２導電パターンを形成し、前記第２導電パターン上に第３導電パターンを形成する。前記第２及び第３導電パターン上に誘電層を形成した後、前記誘電層上に上部電極を形成する。また、隣接する第３導電パターンの間に支持部材を追加的に形成することができる。
本発明の実施形態において、前記第２導電パターンを形成する前に前記絶縁層上に第１犠牲層を形成して、前記第１犠牲層上に前記第２導電パターンを覆う第２犠牲層を形成することができる。前記第２犠牲層をエッチングして前記第２導電パターンを露出させる開口を形成し、前記露出した第２導電パターンと前記開口の側壁上に前記第３導電パターンを形成することができる。
本発明の他の実施形態によると、前記第１導電パターン及び前記第１犠牲層上に第２犠牲層を形成し、前記第２犠牲層をエッチングして前記第１導電パターンを露出させる第１開口を形成することができる。前記第１開口の側壁上に第１犠牲パターンを形成し、前記第１開口を埋め立てる第２犠牲パターンを形成することができる。前記第１犠牲パターンを除去して前記第１導電パターンを部分的に露出させる第２開口を形成した後、前記第２開口を埋め立てる前記第２導電パターンを形成することができる。
上述の本発明の一目的を達成するために、本発明のまた他の実施形態に係るキャパシタの製造方法において、基板上に絶縁層を形成し、前記絶縁層に埋め立てられて、金属を含む第１導電パターンを形成する。前記第１導電パターンから生成される金属酸化物を含む犠牲導電パターンを形成した後、前記犠牲導電パターンを除去して前記第１導電パターンを露出させる。前記第１導電パターン上に第２導電パターンを形成し、前記第２導電パターン上に第３導電パターンを形成する。前記第２及び第３導電パターン上に誘電層を形成した後、前記誘電層上に上部電極を形成する。
本発明の実施形態によると、前記犠牲導電パターンを覆う犠牲層を形成して、前記犠牲層をエッチングして前記犠牲導電パターンを露出させる第１開口を形成することができる。前記犠牲導電パターンを除去して前記第１開口に連通されて、前記第１導電パターンを露出させる第２開口を形成した後、露出した第１導電パターン及び前記第２開口の側壁上に前記第２導電パターンを形成することができる。前記第３導電パターンは前記第１開口の側壁上に前記第２導電パターンから延びて形成することができる。
上述の本発明の他の目的を達成するために、本発明の実施形態に係る半導体装置は、不純物領域を有する基板、前記基板上に配置されるスイッチング素子、前記不純物領域に電気的に接続される電極構造体、前記電極構造体上に配置される誘電層パターンそして、前記誘電層パターン上に配置される上部電極を含む。前記電極構造体は金属を含む第１導電パターン、前記第１導電パターンから生成されて金属酸化物を含む第２導電パターン及び前記第２導電パターン上に配置される第３導電パターンを具備する。前記スイッチング素子は前記基板に対して実質的に水平に形成されるチャネルを有するトランジスタまたは、前記基板に対して実質的に垂直に形成されるチャネルを有するトランジスタを含むことができる。
上述の本発明の他の目的を達成するために、本発明の他の実施形態にともなう半導体装置は不純物領域を有する基板、前記基板上に配置されるトランジスタ、前記不純物領域に電気的に接続される電極構造体、前記電極構造体をカバーする誘電層パターン、そして前記誘電層パターン上に配置される上部電極を含む。前記電極構造体は第１導電パターン、前記第１導電パターン上に配置される第２導電パターン及び前記第２導電パターンから延びて前記第２導電パターンと一体で形成される第３導電パターンを具備する。
本発明の実施形態によると、写真エッチング工程を利用せずに高い集積度を確保すると同時に単純化された工程を通じて製造費用と時間を節減しながら金属及び金属酸化物を含む電極構造体を具備するキャパシタを製造することができる。例えば、金属を含む第１導電パターンと金属酸化物で構成された第２導電パターンが実質的に一体で形成されるために、たとえ前記電極構造体を有するキャパシタが高い縦横比を有する場合でも前記電極構造体と前記キャパシタの構造的安全性を維持させることができる。また、多様な導電性物質で構成される第３導電パターンを前記第２導電パターン上に追加的に形成できるため、前記電極構造体の有効面積を大きく増加させることによって、このような電極構造体が適用されたキャパシタ、または半導体装置の容量を顕著に向上させることができる。さらに、前記第２導電パターンの抵抗を適切に調節できるため、前記電極構造体を具備するキャパシタと半導体装置の電気的特性を要求されるレベルに維持することができる。
以下、本発明の例示的な実施形態に係る電極構造体を具備するキャパシタ、電極構造体を具備するキャパシタの製造方法、電極構造体を含む半導体装置、及びその製造方法について、添付された図面を参照して詳細に説明するが、本発明が下記実施形態によって制限されるのではなく、該当分野で通常の知識を有する者であれば本発明の技術的思想を逸脱しない範囲内で本発明を多様な他の形態で実現できる。
本明細書において、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施され、本明細書に説明された実施形態に限定されると解釈されず、本発明の思想及び技術範囲に含まれるすべての変更、均等物乃至代替物を含むことと理解されるべきである。いずれの構成要素が異なる構成要素に「接続されて」いるかまたは「接触して」いると記載された場合、他の構成要素に直接的に接続されているか、または、接続されているが、中間にまた他の構成要素が存在することもできると理解されるべきである。反面、いずれの構成要素が異なる構成要素に「直接接続されて」いるかまたは「直接接触して」いると記載された場合には、中間にまた他の構成要素が存在しないことと理解されるべきである。構成要素間の関係を説明する他の表現、例えば、「〜間に」と「直接〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様に解釈されるべきである。
本明細書で使われる用語は単に特定の実施形態を説明するために使われたもので、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」、「具備する」または「有する」等の用語は実施された特徴、数字、段階、動作、構成要素、部品または、これらを組み合わせたものが存在することを指定しようとすることであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部品または、これらを組み合わせたものなどの存在または、付加の可能性を予め排除しないことと理解されるべきである。異なって定義されない限り、技術的または科学的な用語を含んでここで使われるすべての用語は本発明が属する技術分野で通常の知識を有する者によって一般的に理解されるのと同じ意味を有している。一般的に使われる辞典に定義されているような用語は関連技術の文脈上の意味と一致する意味を有すると解釈されるべきであり、本明細書で明白に定義しない限り、理想的または過度に形式的な意味で解釈されない。
第１、第２、第３、第４等の用語は多様な構成要素らを説明するのに使われることができるが、このような構成要素は前記用語によって限定されない。前記用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに、第１構成要素が第２、第３または、第４構成要素などと命名されることができ、同様に第２、第３及び第４構成要素も第１乃至第４構成要素などで互いに交互に命名されることができる。
以下、本発明の実施形態に係る電極構造体を具備するキャパシタ及びその製造方法を添付された図面を参照して詳細に説明する。
図１は本発明の実施形態に係る電極構造体を具備するキャパシタを説明するための断面図である。
図１を参照すると、本発明の実施形態に係るキャパシタ４０は、対象体（ｏｂｊｅｃｔ）１上に形成された絶縁層５に部分的に埋め立てられる電極構造体（ｅｌｅｃｔｒｏｄｅ ｓｔｒｕｃｔｕｒｅ）、前記電極構造体上に配置される誘電層パターン２０、そして誘電層パターン２０上に位置する上部電極２５を具備する。前記電極構造体は少なくとも一部が絶縁層５に埋め立てられることができる。例えば、前記電極構造体の下部が絶縁層５に埋め立てられることができる。
前記電極構造体は絶縁層５に部分的に埋め立てられる第１導電パターン１０及び第１導電パターン１０上に配置される第２導電パターン１５を含む。
上部にキャパシタ４０が配置される対象体１は基板、導電層、導電パターン、コンタクト、プラグなどを具備する下部構造物などを含むことができる。対象体１が前記基板を含む場合、このような基板としては半導体基板または半導体層を有する基板などが該当されることができる。例えば、前記基板はシリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板などを含むことができる。本発明の実施形態によると、対象体１上には不純物領域や拡散領域と同じ導電領域を具備するトランジスタのようなスイッチング素子（ｓｗｉｔｃｈｉｎｇ ｄｅｖｉｃｅ）が提供されることができる。
絶縁層５は対象体１の所定部分を露出させる開口４を含む。例えば、絶縁層５の開口４は対象体１の導電領域、導電パターン、コンタクト、プラグなどを露出させることができる。絶縁層５は、酸化物、窒化物、酸窒化物などで構成されることができる。例えば、絶縁層５はシリコン酸化物、シリコン窒化物、シリコン酸窒化物などからなることができる。本発明の他の実施形態において、絶縁層５は酸化膜、窒化膜及び／または、酸窒化膜を含む多層構造を有することができる。
前記電極構造体の第１導電パターン１０は開口４を埋め立てながら開口４から部分的に突出するように対象体１上に配置される。例えば、第１導電パターン１０の下部は開口４に埋め立てられることができ、第１導電パターン１０の上部は絶縁層５上から突出することができる。即ち、第１導電パターン１０は絶縁層５に埋め立てられる第１部分と絶縁層５から突出する第２部分に区分することができる。
第１導電パターン１０の突出部の第２部分は開口４が埋め立てられる部分の第１部分より実質的に低い高さを有することができる。第１導電パターン１０は開口４の形状により多様な立体構造を有することができる。例えば、第１導電パターン１０は円形ピラー（ｃｉｒｃｕｌａｒ ｐｉｌｌａｒ）構造、楕円形ピラー（ｅｌｌｉｐｔｉｃａｌ ｐｉｌｌａｒ）の構造、多角形ピラー（ｐｏｌｙｇｏｎａｌ ｐｉｌｌａｒ）の構造などの立体構造を有することができる。また、第１導電パターン１０の断面は円形、楕円形、多角形などの形状を有することができる。
本発明の実施形態において、第１導電パターン１０は酸化工程を通じて要求されるレベルの体積膨張が可能な金属からなることができる。例えば、第１導電パターン１０はタングステン（Ｗ）、ルテニウム（Ｒｕ）、インジウム（Ｉｎ）等で構成されることができる。
第２導電パターン１５は第１導電パターン１０から生成され、第１導電パターン１０から対象体１に対して実質的に垂直した方向に突出するように配置される。第２導電パターン１５が第１導電パターン１０から形成される場合、第２導電パターン１５は第１導電パターン１０と実質的に同一または類似の立体構造を有することができる。例えば、第２導電パターン１５も円形ピラー、楕円形ピラーまたは、多角形ピラーなどの多様な立体構造を有することができる。また、第２導電パターン１５は第１導電パターン１０と実質的に同一または類似の断面形状を有することができる。例えば、第２導電パターン１５の断面は円形、楕円形、多角形などの形状を有することができる。
本発明の実施形態において、第２導電パターン１５は第１導電パターン１０に含まれる金属から由来する導電性金属酸化物からなることができる。例えば、第２導電パターン１５はタングステン酸化物（ＷＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、インジウム酸化物（ＩｎＯｘ）等を含むことができる。第１導電パターン１０がタングステンを含み、第２導電パターン１５が第１導電パターン１０から生成されたタングステン酸化物を含む場合、約４．５ｅＶ程度で相対的に高い仕事関数を有するタングステンに比べてタングステン酸化物は原子の間に高い結合力を有する特性によりタングステンより高い仕事関数を有することになる。即ち、第２導電パターン１５が第１導電パターン１０に比べてよる高い仕事関数を有することができる。従って、第１及び第２導電パターン１０、１５からなる電極構造体を具備するキャパシタ４０の電気的な特性をより改善させることができる。
誘電層パターン２０は第２導電パターン１５及び第１導電パターン１０の突出部の第２部分をカバーしながら絶縁層５上に配置される。即ち、誘電層パターン２０は前記電極構造体のプロファイル（ｐｒｏｆｉｌｅ）に従って絶縁層５上に均一に形成することができる。これに伴い、誘電層パターン２０は第１及び第２導電パターン１０、１５上に位置する中央部が絶縁層５上に形成される側部に比べて高い形状を有することができる。誘電層パターン２０は酸化物、窒化物及び／または、金属酸化物を含むことができる。例えば、誘電層パターン２０はシリコン酸化物、シリコン窒化物、ハフニウム酸化物（ＨｆＯｘ）、アルミニウム酸化物（ＡｌＯｘ）、ランタン酸化物（ＬａＯｘ）、イットリウム酸化物（ＹＯｘ）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、タンタル酸化物（ＴａＯｘ）等からなることができる。これらは単独または、互いに混合して使うことができる。
本発明の他の実施形態によると、誘電層パターン２０は第１酸化膜パターン、窒化膜パターン及び／または、第２酸化膜パターンを含む多層構造を有することができる。ここで、前記第１及び第２酸化膜パターンはそれぞれシリコン酸化物または、上述した金属酸化物からなることができ、前記窒化膜パターンはシリコン窒化物で構成されることができる。
上部電極２５は誘電層パターン２０上に配置される。上部電極２５は誘電層パターン２０のプロファイルに沿って均一に形成することができる。即ち、上部電極２５の中央部も側部に比べて高い高さを有することができる。上部電極２５は金属、金属化合物及び／または、ポリシリコンなどの導電性物質で構成されることができる。例えば、上部電極２５はイリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン、アルミニウム窒化物（ＡｌＮｘ）、チタン窒化物（ＴｉＮｘ）、タンタル窒化物（ＴａＮｘ）、タングステン窒化物（ＷＮｘ）、不純物がドーピングされたポリシリコン等からなることができる。これらは単独または、互いに混合して使うことができる。
図２〜図５は本発明の実施形態に係る電極構造体を具備するキャパシタの製造方法を説明するための断面図である。図２〜図５に図示された方法により製造された電極構造体を具備するキャパシタは図１を参照して説明したキャパシタと実質的に同一または類似の構造を有することができる。
図２を参照すると、対象体１上に予備絶縁層３を形成する。対象体１は半導体基板または、上部に半導体層が形成された基板などと同じ基板を含むことができ、コンタクト、プラグ、導電性パターンなどを含む下部構造物が配置されることができる。また、対象体１には不純物領域、拡散領域と同じ導電領域が形成されることができ、トランジスタやダイオードのようなスイッチング素子が用意されることができる。この場合、予備絶縁層３は前述した下部構造物を覆いながら対象体１上に形成することができる。
予備絶縁層３は酸化物、窒化物または、酸窒化物を使って形成することができる。例えば、予備絶縁層３は、ＵＳＧ、ＳＯＧ、ＦＯＸ、ＦＳＧ、ＴＯＳＺ、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、ＰＥ−ＴＥＯＳ、ＨＤＰ−ＣＶＤ酸化物などを対象体１上に積層させて形成することができる。また、予備絶縁層３は化学気相蒸着（ＣＶＤ）工程、高密度プラズマ−化学気相蒸着（ＨＤＰ−ＣＶＤ）工程、プラズマ増大化学気相蒸着（ＰＥＣＶＤ）工程、低圧化学気相蒸着（ＬＰＣＶＤ）工程、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）工程等を通じて対象体１上に形成することができる。
本発明の実施形態において、予備絶縁層３に対して平坦化工程を遂行することによって、予備絶縁層３が平坦な表面を有するようにすることができる。例えば、予備絶縁層３の表面を化学機械的研磨（ＣＭＰ）工程及び／またはエッチバック（ｅｔｃｈ−ｂａｃk）工程で平坦化させることができる。
予備絶縁層３上に第１マスク（図示せず）を形成した後、前記第１マスクをエッチングマスクとして利用し予備絶縁層３を部分的にエッチングすることによって、予備絶縁層３に対象体１の所定領域または、前記下部構造物を部分的に露出させる開口４を形成する。例えば、開口４は対象体１の導電性領域、導電パターン、パッドなどを露出させることができる。前記第１マスクは予備絶縁層３及び対象体１に対してエッチング選択比を有する物質を使って形成することができる。例えば、前記第１マスクはフォトレジストを使って形成することができる。
図３を参照すると、予備絶縁層３から前記第１マスクを除去した後、開口４を埋め立てながら予備絶縁層３上に金属層（図示せず）を形成する。このような金属層は開口４のプロファイルに沿って開口４の側壁と底面及び予備絶縁層３上に均一に形成することができる。
本発明の実施形態において、前記金属層は酸化工程を通じて充分に体積膨張が可能な金属を使って形成することができる。例えば、前記金属層はタングステン、ルテニウム、インジウムなどを使って形成することができる。また、前記金属層はスパッタ工程、化学気相蒸着工程、原子層積層（ＡＬＤ）工程、パルスレーザー蒸着（ＰＬＤ）工程、真空蒸着工程などを利用して形成することができる。
予備絶縁層３が露出する時まで前記金属層を部分的に除去して開口４内に予備第１導電パターン７を形成する。予備第１導電パターン７は化学機械的研磨工程を通じて開口４内に形成することができる。この場合、予備第１導電パターン７は中央部が側部に比べてラウンド形状で突出した表面を有することができる。即ち、予備第１導電パターン７の表面はふっくらした（ｃｏｎｖｅｘ）形状で形成することができる。予備第１導電パターン７がふっくらした形状の表面を有する場合、後続して第２導電パターン１５が予備第１導電パターン７で基板１に対し実質的に垂直した方向に沿って均一に成長することができる。即ち、予備第１導電パターン７がふっくらした表面を有する場合、基板１に対して実質的に垂直した方向について第２導電パターン１５を形成する過程でいかなるモールド（ｍｏｌｄ）も要求されない場合がある。一方、予備第１導電パターン７の表面が凹んだ（ｃｏｎｃａｖｅ）形状で形成される場合には、第２導電パターン１５（図４参照）が基板１に対して一定の方向性を有せずにランダム（ｒａｎｄｏｍ）で成長できるため、第２導電パターン１５が所望する高さで形成しにくく、第２導電パターン１５の内部均一度も低下してしまう。従って、予備第１導電パターン７を形成する過程において工程条件を調節し、予備第１導電パターン７の表面が第２導電パターン１５の形成を考慮してふっくらした上部表面を有するようにさせる。
本発明の実施形態によると、前記金属層に対して２回の化学機械的研磨工程を遂行してふっくらした表面を有する予備第１導電パターン７を形成することができる。具体的には、前記金属層に対して相対的に高い第１含有量で過酸化水素（Ｈ２Ｏ２）を含む第１スラリーを使う第１化学機械的研磨工程を遂行した後、相対的に低い第２含有量で過酸化水素を含む第２スラリーを使う第２化学機械的研磨工程を進行することによって、開口４を埋め立てながらふっくらした表面を有する予備第２導電パターン７を形成することができる。例えば、前記第１スラリーは過酸化水素水を約２％以上の第１含有量で含むことができ、前記第２スラリーは約０．５％以下の第２含有量で過酸化水素水を含有することができる。ここで、前記第１スラリーは金属に対し相対的に高い研磨力を有する反面、前記第２スラリーは予備絶縁層３に対して相対的に高い研磨力を有することができる。また、前記第１化学機械的研磨工程は約３秒〜約２分の間遂行することができ、前記第２化学機械的研磨工程は約１０秒〜約３０秒の間遂行することができる。これと共に、上述の第１及び第２スラリーを使う第１及び第２研磨工程を適用してふっくらした表面を有する予備第１導電パターン７を収得することができる。
図４を参照すると、上述のふっくらした表面を有する第１予備電極パターン７に酸化工程を遂行して予備第１導電パターン７から第２導電パターン１５を形成しながら予備第１導電パターン７を第１導電パターン１０に転換させる。より詳細には、金属からなる予備電極パターン７に対して酸化工程を遂行して予備第１導電パターン７から金属酸化物で構成された第２導電パターン１５を成長させる。予備第１導電パターン７がタングステン、ルテニウムまたは、イリジウムを含む場合、第２導電パターン１５はタングステン酸化物、ルテニウム酸化物または、イリジウム酸化物を含むことになる。第２導電パターン１５が形成される間予備第１導電パターン７は第１導電パターン１０に変化する。第２導電パターン１５が予備第１導電パターン７に含まれた金属を酸化させて収得される金属酸化物で構成されるため、第２導電パターン１５の形成後に予備第１導電パターン７は予備第１導電パターン７より実質的に低い高さを有する第１導電パターン１０に変化する。即ち、第１導電パターン１０は開口４より実質的に低い高さを有しながら開口４を部分的に埋め立てすることができる。一方、第２導電パターン１５は開口４を埋め立てながら予備絶縁層３の上部に突出する。即ち、第２導電パターン１５の下部は開口４に埋め立てられることができ、第２導電パターン１５の上部は対象体１に対して実質的に垂直する方向について予備絶縁層３上に突出することができる。
本発明の実施形態において、第２導電パターン１５及び第１導電パターン１０は熱酸化工程または、プラズマ酸化工程を利用して形成することができる。例えば、第１予備電極パターン７に対して高温の酸素の雰囲気下で急速熱処理（ＲＴＡ）工程を遂行することによって、予備第１導電パターン７を酸化させて第１及び第２導電パターン１０、１５を含む電極構造体を形成することができる。前記急速熱処理工程は約４００℃〜約６００℃程度の温度で約１分〜約２０分程度遂行されることができる。一方、前記電極構造体を形成するためのプラズマ酸化工程において、約２０Ｗ以上の電圧を印加しながら第１予備電極パターン７を酸素プラズマに露出させることによって第１及び第２導電パターン１０、１５を形成することができる。
本発明の実施形態によると、第２導電パターン１５は酸化工程を通じて予備第１導電パターン７に含まれた金属から金属酸化物が体積膨張しながら形成されるから、前記酸化工程の工程条件を調節することによって、第２導電パターン１５のサイズ（ｄｉｍｅｎｓｉｏｎ）を調節することができる。このような第２導電パターン１５のサイズを決める主要工程条件は工程温度と酸化時間であり、特に第２導電パターン１５のサイズは酸化時間に比べて工程温度にさらに大きく影響を受ける。
以下、上述の酸化工程の工程条件にともなう第２導電パターンのサイズ変化に対して説明する。
図６は本発明の実施形態により酸化工程の工程条件を変化させながら第２導電パターンの厚さを測定した結果を示すグラフである。図６において、第２導電パターンはそれぞれタングステンからなる予備第１導電パターンを酸素の雰囲気下で急速熱処理工程で酸化させて形成した。図３において、「Ｉ」は約５５０℃程度の温度で約２分間予備第１導電パターンを酸化させて形成した第２導電パターンの厚さを示し、「ＩＩ」は約６００℃程度の温度で約２分間予備第１導電パターンを酸化させて形成した第２導電パターンの厚さを示し、「ＩＩＩ」は約６００℃程度の温度で約５分間予備第１導電パターンを酸化させて収得した第２導電パターンの厚さを示す。また、「ＩＶ」は約６００℃程度の温度で約１０分間予備第１導電パターンを酸化させて収得した第２導電パターンの厚さを示し、「Ｖ」は約６５０℃程度の温度で約１０分間予備第１導電パターンを酸化させて形成した第２導電パターンの厚さを示す。
図６に図示したように、酸化時間を約２分程度で維持しながら工程温度を約５５０℃から約６００℃に１．２倍上昇させる時、前記第２導電パターンの高さは約１，６００Ａ（Ｉ）から約２，２００Ａ（ＩＩ）まで約１．３８倍程度増加した。また、酸化時間を約１０分程度で維持しながら工程温度を約６００℃から約６５０℃に１．０８倍上昇させる時、前記第２導電パターンの高さは約３，１００Ａ（ＩＶ）から約４，１００Ａ（Ｖ）まで約１．３２倍程度増加した。
一方、工程温度をそれぞれ６００℃程度に維持した状態で酸化工程の時間を２分からそれぞれ５分及び１０分に、２．５倍及び５倍に増加させた時、前記第２導電パターンの高さは約２，２００Ａ（ＩＩ）から約３，０００Ａ（ＩＩＩ）及び約３，１００Ａ（ＩＶ）に、それぞれ１．３６倍程度及び約１．４１倍程度増加した。結局、熱酸化工程を通じて前記予備第１導電パターンから前記第２導電パターンを成長させる場合には酸化時間よりは酸化温度がより主要な工程要因（ｆａｃｔｏｒ）となり、このような酸化温度の調節を通じて前記第２導電のサイズを所望するレベルに調節することができる。即ち、本発明に係る電極構造体が適用される多様な半導体装置のデザインルールにより前記第２導電パターンの高さ、幅などのようなサイズを適切に調節することができる。
図５を参照すると、予備絶縁層３を部分的に除去して前記電極構造体の第２導電パターン１５の下部と第１導電パターン１０の上部を露出させる絶縁層５を形成する。予備絶縁層３が酸化物を含む場合、フッ酸（ＨＦ）を含有するエッチングガスまたは、エッチング溶液を使って予備絶縁層３を部分的にエッチングすることによって、絶縁層５を形成することができる。一方、予備絶縁層３が窒化物を含む場合には、燐酸（Ｈ３ＰＯ４）を含有するエッチングガスやエッチング溶液を使って予備絶縁層３を部分的にエッチングすることができる。
対象体１上に絶縁層５が形成されると、第２導電パターン１５と共に第１導電パターン１０の上部も露出される。即ち、絶縁層５が予備絶縁層３より実質的に低い厚さを有するから、第１導電パターン１０の上部が絶縁層５の上部に突出することができる。
第２導電パターン１５と露出した第１導電パターン１０をカバーしながら絶縁層５上に誘電層１８を形成する。誘電層１８は金属酸化物及び／または、窒化物などを使って形成することができる。例えば、誘電層１８はハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、タンタル酸化物、チタン酸化物、シリコン窒化物などを使って形成することができる。これらは単独または、互いに組合せて使うことができる。また、誘電層１８は原子層積層工程、化学気相蒸着工程、スパッタ工程、真空蒸着工程、プラズマ増大化学気相蒸着工程などを利用して形成することができる。誘電層１８は前記電極構造体のプロファイルに沿って絶縁層５上に均一に形成することができる。
本発明の他の実施形態によると、前記電極構造体と絶縁層５上に酸化膜、窒化膜及び／または、金属酸化膜を順次に蒸着して誘電層１８を形成することができる。即ち、誘電層１８は酸化膜、窒化膜及び／または、金属酸化膜を含む多層構造で形成することができる。
誘電層１８上に上部電極層２３を形成する。上部電極層２３も誘電層１８のプロファイルに沿って誘電層１８上に均一に形成することができる。上部電極層２３は金属、金属化合物及び／または、ポリシリコンを使って形成することができる。例えば、上部電極層２３はイリジウム、ルテニウム、ロジウム、パラジウム、アルミニウム、銀、白金、チタン、タンタル、タングステン、アルミニウム窒化物、チタン窒化物、タンタル窒化物、タングステン窒化物、不純物がドーピングされたポリシリコンなどを使って形成することができる。これらは単独または、互いに混合して使うことができる。また、上部電極層２３は原子層積層工程、スパッタ工程、真空蒸着工程、プラズマ増大化学気相蒸着工程、パルスレーザー蒸着工程などを利用して誘電層１８上に形成することができる。
上部電極層２３上に第２マスク（図示せず）を形成した後、このような第２マスクをエッチングマスクとして利用して誘電層１８と上部電極層２３を順次にパターニングする。これに伴い、図１を参照して説明した電極構造体と実質的に同一または類似の構造を有する電極構造体を具備するキャパシタが対象体１上に形成される。
タングステンのような金属プラグ上に配置された積層型電極を有する従来のキャパシタの製造方法において、前記金属プラグ上に下部電極のための導電層を形成した後、写真エッチング工程及び乾式エッチング工程を通じて前記導電層をパターニングすることによって、前記プラグ上に下部電極を形成した。しかし、写真エッチング工程及び追加的なエッチング工程を通じて下部電極を形成する場合には、下部電極の形成に相対的に多くの追加工程が遂行されることによって製造費用が上昇することになり製造に多くの時間が要求される。また、絶縁層に形成された微細な開口内にコンタクトやプラグ形状の下部電極を形成する場合には、下部電極内にボイド（ｖｏｉｄ）やシーム（ｓｅａｍ）がしばしば生成される問題も発生する。さらに、近来には、キャパシタを具備する半導体装置のデザインルールが急激に減少することによって下部電極がプラグ上に正確に位置できない整列不良（ａｌｉｇｎｍｅｎｔ ｅｒｒｏｒ）もしばしば発生して、その結果半導体装置の電気的な特性と半導体装置の信頼性が大きく低下する。本発明の実施形態によると、キャパシタのための電極構造体が第１導電パターンとこのような第１導電パターンから生成される第２導電パターンを含むことができるため、追加的なエッチング工程なしで電極構造体を容易に形成することができる。また、前記第２導電パターンが前記第１導電パターンに含まれた金属から成長する金属酸化物を含みうるため、たとえ前記キャパシタを具備する半導体装置が非常に微細なデザインルールを有する場合でも前記電極構造体にボイドやシームが発生する現象を効果的に防止することができる。これに伴い、前記電極構造体を含むキャパシタは、向上した電気的特性と信頼性を確保することができる。
図７は本発明の他の実施形態に係る電極構造体を具備するキャパシタを説明するための断面図である。
図７を参照すると、本発明の他の実施形態に係るキャパシタ９５は、対象体５０、絶縁層５５、第１導電パターン６０及び第２導電パターン６５を具備する電極構造体、誘電層パターン７０そして上部電極７５を含む。
図７に示したキャパシタ９５において、対象体５０及び絶縁層５５の構成物質と構造はそれぞれ図１を参照して説明した対象体１及び絶縁層５の場合と実質的に同一または実質的に類似している。また、第１導電パターン６０、第２導電パターン６５、誘電層パターン７０及び上部電極７５もその構造を除けば、それぞれ図１を参照して説明した第１導電パターン１０、第２導電パターン１５、誘電層パターン２０及び上部電極２５と実質的に同一または類似の物質からなる。
第１導電パターン６０は絶縁層５５に形成された開口（図示せず）を埋め立てしながら対象体５０上に配置されて、第２導電パターン６５は第１導電パターン６０の上部の側部から対象体５０に対して実質的に垂直した方向に延びる。上述と類似しているように、第１導電パターン６０の上部は絶縁層５５から上方に突出する。第２導電パターン６５は第１導電パターン６０に部分的に埋め立てられることができる。
本発明の実施形態において、第１導電パターン６０は円形ピラー、楕円形ピラー、多角形ピラーなどの立体構造を有するが、第２導電パターン６５は、円形シリンダー、楕円形シリンダー、多角形シリンダーなどの形状を有することができる。また、第２導電パターン６５は円形リング、楕円形リング、多角形リングなどの断面形状を有することができる。これと共に第２導電パターン６５が実質的にシリンダー形状の構造を有する場合、前記電極構造体と誘電層パターン７０との間の接触面積が大きく増加し、従って、キャパシタ９５が顕著に向上した蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｙ）を有することができる。また、第２導電パターン６５が第１導電パターン６０の上部の側部から形成されるため、第２導電パターン６５の下部は第１導電パターン６０に部分的に埋め込まれることができる。これによって第１及び第２導電パターン６０、６５の間の結合の安全性を向上させることができ、同時に前記電極構造体の構造的安全性も増大させることができる。
誘電層パターン７０は第２電極パターン６５を包んで第１電極パターン６０と絶縁層５５上に配置される。第２電極パターン６５が第１電極パターン６０の側部から延びるため、誘電層パターン７０は第２電極パターン６５を包む両側部が中央部に比べて突出する。言い換えれば、誘電層パターン７０の中央には所定のリセス（ｒｅｃｅｓｓ）が形成されることができる。
上部電極７５は誘電層パターン７０のプロファイルに沿って均一に形成される。上部電極７５は誘電層パターン７０のリセスを埋め立てながら誘電層パターン７０上に形成することができる。即ち、上部電極７５の中央部は誘電層パターン７０のリセスを埋め立てて前記電極構造体方向に延びることができる。
図８〜図１１は本発明の他の実施形態に係る電極構造体を具備するキャパシタの製造方法を説明するための断面図である。
図８を参照すると、図２を参照して説明した工程と実質的に同一または類似の工程を遂行して対象体５０上に第１開口（図示せず）を有する予備絶縁層５３を形成した後、前記第１開口を埋め立てて、ふっくらした表面を有する予備第１導電パターン５８を対象体５０上に形成する。
予備第１導電パターン５８及び予備絶縁層５３上に犠牲層８０を形成する。犠牲層８０は酸化物、窒化物または、酸窒化物を化学気相蒸着工程、プラズマ増大化学気相蒸着工程、高密度プラズマ−化学気相蒸着工程、スピンコーティング工程などで予備第１導電パターン５８と予備絶縁層５３上に蒸着して形成することができる。本発明の実施形態において、犠牲層８０と予備絶縁層５３は実質的に同一または類似の物質を使って形成することができる。本発明の他の実施形態によると、犠牲層８０は予備絶縁層５３と互いに相異する物質を使って形成することもできる。
犠牲層８０上にマスク（図示せず）を形成した後、前記マスクを利用して犠牲層８０を部分的にエッチングすることによって、犠牲層８０に予備第１導電パターン５８を露出させる第２開口８３を形成する。この場合、第２開口８３は予備第１導電パターン５８と実質的に同じ幅で形成することができる。
第２開口８３の側壁上に第１犠牲パターン８５を形成する。第１犠牲パターン８５は、例えば、スペーサー（ｓｐａｃｅｒ）のような形状を有することができる。第１犠牲パターン８５は後続して形成される第２導電パターン６５（図１０参照）と実質的に同じ幅で形成することができる。
本発明の実施形態において、予備第１導電パターン５８、第２開口８３の側壁及び犠牲層８０上に第１絶縁膜（図示せず）を形成した後、前記第１絶縁膜を部分的にエッチングして第２開口８３の側壁上のみに第１犠牲パターン８５を形成する。前記第１絶縁膜は化学気相蒸着工程、プラズマ増大化学気相蒸着工程、高密度プラズマ−化学気相蒸着工程、スピンコーティング工程などを利用して形成することができる。また、第１犠牲パターン８５は異方性エッチング工程を通じて前記第１絶縁膜をエッチングすることによって、第２開口８３の側壁上に形成することができる。
本発明の実施形態において、第１犠牲パターン８５は予備絶縁層５３及び犠牲層８０に対してエッチング選択比を有する物質からなることができる。例えば、予備絶縁層５３と犠牲層８０が酸化物を含む時、第１犠牲パターン８５は窒化物または、酸窒化物を使って形成することができる。一方、予備絶縁層５３及び犠牲層８０が窒化物を含む場合、第１犠牲パターン８５は酸化物で構成されることができる。
図９を参照すると、予備第１導電パターン５８上に第２開口８３を埋め立てる第２犠牲パターン８８を形成する。第２犠牲パターン８８は底面が予備第１導電パターン５８に接して、側面が第１犠牲パターン８５に接触する。第２犠牲パターン８８は第１犠牲パターン８５に対してエッチング選択比を有する物質を使って形成することができる。例えば、第２犠牲パターン８８は酸化物、窒化物、酸窒化物、フォトレジストなどを使って形成することができる。
第２犠牲パターン８８を形成する過程において、第２開口８３を埋め立てながら犠牲層８０と第１犠牲パターン８５上に第２絶縁膜（図示せず）を形成した後、犠牲層８０が露出する時まで前記第２絶縁膜を部分的に除去して第２開口８３内に第２犠牲パターン８８を形成することができる。ここで、前記第２絶縁膜は化学気相蒸着工程、プラズマ増大化学気相蒸着工程、高密度プラズマ−化学気相蒸着工程、スピンコーティング工程などを利用して形成することができる。また、第２犠牲パターン８８は化学機械的研磨工程及び／またはエッチバック工程を利用して形成することができる。
本発明の実施形態によると、第２犠牲パターン８８は予備絶縁層５３及び／または、犠牲層８０と実質的に同一または類似の物質で形成することができる。例えば、予備絶縁層５３と犠牲層８０が酸化物で構成される場合、第２犠牲パターン８８も酸化物からなることができる。この場合、第１犠牲パターン８５は窒化物や酸窒化物を含むことができる。一方、第１犠牲パターン８５が酸化物からなる場合、第２犠牲パターン８８、予備絶縁層５３及び犠牲層８０はそれぞれ窒化物や酸窒化物で構成されることができる。
また図９を参照すると、第２開口８３の側壁上に形成された第１犠牲パターン８５を除去して、予備第１導電パターン５８の上部側部を露出させる第３開口９０を形成する。第１犠牲パターン８５が酸化物を含む場合には、フッ酸（ＨＦ）を含有するエッチングガスまたは、エッチング溶液を使って第１犠牲パターン８５を除去することができる。また、第１犠牲パターン８５が窒化物からなる場合、燐酸を含有するエッチング溶液やエッチングガスを使って第１犠牲パターン８５を除去することができる。
第２犠牲パターン８８、予備絶縁層５３及び犠牲層８０はそれぞれ第１犠牲パターン８５と相異する物質で構成されるから、第１犠牲パターン８５を除去して第３開口９０を形成する間、第２犠牲パターン８８、予備絶縁層５３及び犠牲層８０はエッチングされない。
図１０を参照すると、第３開口９０を通じて露出した予備第１導電パターン５８から金属酸化物を成長させて第３開口９０を埋め立てる第２導電パターン６５を形成する。第２導電パターン６５はシリンダー形状の第３開口９０を埋め立てながら形成されるため実質的にシリンダーの構造で形成することができる。第２導電パターン６５の形成によって予備第１導電パターン５８は第１導電パターン６０に変化する。第２導電パターン６５を形成するための酸化工程は図４を参照して説明した工程と実質的に同一または類似している。第１及び第２導電パターン６０、６５の形成によって図７を参照して説明した電極構造体と実質的に同一または類似の構成を有する電極構造体が対象体５０上に提供される。
本実施形態において、第２導電パターン６５が第３開口９０内に形成されるため予備第１導電パターン５８がふっくらした上部表面を有する必要はない。即ち、第３開口９０が提供された犠牲層８０と第２犠牲パターン８８がモールドの役割を遂行するので予備第１導電パターン５８から任意の方向に金属酸化物が成長して第２導電パターン６５を形成しても、第３開口９０によって金属酸化物の成長方向が制限（ｃｏｎｆｉｎｅ）されて予備第１導電パターン５８の表面形状に関係なく第２導電パターン６５を形成することができる。従って、予備第１導電パターン５８はふっくらした表面または凹んだ表面を有することができる。
図１１を参照すると、前記電極構造体から第２犠牲パターン８８及び犠牲層８０を除去し、予備絶縁層５３を部分的に除去して第１導電パターン６０の上部を露出させる絶縁層５５を形成する。第２犠牲パターン８８、犠牲層８０及び予備絶縁層５３が実質的に同じ物質で構成される場合、１回のエッチング工程を通じて第２犠牲パターン８８と犠牲層８０を全部除去する一方、予備絶縁層５３を部分的に除去することができる。反面、第１エッチング工程を通じて第２犠牲パターン８８と犠牲層８０を除去した後、第２エッチング工程を遂行して絶縁層５５を形成することもできる。
その後、前記電極構造体上に誘電層（図示せず）と上部電極層（図示せず）を順次に形成した後、前記上部電極層と前記誘電層をパターニングすることによって、図７を参照して説明したキャパシタと実質的に同一または類似の構成を有するキャパシタを対象体５０上に形成する。
図１２は本発明の他の実施形態に係る電極構造体を具備するキャパシタの断面図である。
図１２を参照すると、前記キャパシタは第１〜第３導電パターン１１５、１２０、１２５を有する電極構造体、誘電層１５０そして上部電極１６０を含む。第１導電パターン１１５は基板１００に接触して、第２導電パターン１２０は第１導電パターン１１５から延びて、第３導電パターン１２５は、第２導電パターン１２０上に配置される。
基板１００は半導体基板、半導体層が上部に形成された基板または、金属酸化物基板を含むことができる。例えば、基板１００はシリコン基板、ゲルマニウム基板、ＳＯＩ基板、ＧＯＩ基板、アルミニウム酸化物基板などを含むことができる。基板１００には導電領域、トランジスタ、ダイオード、コンタクト、プラグ、パッド、導電パターン、絶縁パターンなどを含む下部構造物が配置されることができる。
第１導電パターン１１５は基板１００上に形成される絶縁層１０５内に位置する。即ち、第１導電パターン１１５は絶縁層１０５に埋め立てられて、基板１００の導電領域に電気的に接続されることができる。絶縁層１０５は酸化膜、窒化膜または、酸窒化膜で構成された単層構造を有することができるが、酸化膜、窒化膜及び／または、酸窒化膜からなる多層構造を有することもある。
第１導電パターン１１５は、絶縁層１０５から突出しないで絶縁層１０５に埋め立てられることができる。ここで、第１導電パターン１１５は上述したようにふっくらした表面を有することができる。本発明の他の実施形態によると、第１導電パターン１１５は図１を参照して説明した第１導電パターン１０と実質的に同一または類似の構造を有することができる。即ち、第１導電パターン１１５の上部が絶縁層１０５から突出することができる。
第２導電パターン１２０は第１導電パターン１１５から基板１００に対して実質的に垂直した方向に沿って延びる。金属を含む第１導電パターン１１５から形成される第２導電パターン１２０は金属酸化物からなることができる。この時、第２導電パターン１２０も第１導電パターン１１５と実質的に同一または類似の多様なピラー形状のような立体構造を有することができる。また、第１及び第２導電パターン１１５、１２０は互いに実質的に同一または類似の断面形状を有することができる。
本発明の実施形態において、第２導電パターン１２０が第１導電パターン１１５から生成される金属酸化物からなるので、第１及び第２導電パターン１１５、１２０は実質的に一体で（ｉｎｔｅｇｒａｌｌｙ）形成することができる。これに伴い、たとえ第２導電パターン１２０が第１導電パターン１１５から高い高さを有して成長しても前記電極構造体が倒れる現象を防止することができる。即ち、第１及び第２導電パターン１１５、１２０を含む前記電極構造体が高い縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する場合にも、前記電極構造体が倒れる現象、または、隣接する電極構造体が互いに接触する現象を効果的に防止することができる。
絶縁層１０５上にはエッチング阻止膜１１０が配置される。エッチング阻止膜１１０は前記キャパシタを形成するためのエッチング工程の間、絶縁層１０５と第１導電パターン１１５を保護する役割を遂行することができる。従って、エッチング阻止膜１１０は絶縁層１０５及び前記電極構造体に対してエッチング選択比を有する物質を含むことができる。エッチング阻止膜１１０は窒化物、酸窒化物、金属酸化物などからなることができる。例えば、エッチング阻止膜１１０はシリコン窒化物、シリコン酸窒化物、熱処理されたハフニウム酸化物、熱処理されたアルミニウム酸化物などで構成されることができる。これらは単独または、互いに組合わせて使うことができる。
第３導電パターン１２５は第２導電パターン１２０上に配置されて、実質的にシリンダー形状の立体構造を有することができる。例えば、第３導電パターン１２５は円形シリンダー、楕円形シリンダー、多角形シリンダーなどの多様な構造を有することができる。第３導電パターン１２５はポリシリコン、金属及び／または、金属化合物で構成されることができる。例えば、第３導電パターン１２５はタングステン、チタン、タンタル、モリブデン、イリジウム、ハフニウム、ジルコニウム、ルテニウム、白金、ニッケル、アルミニウム、銅、タングステン窒化物、アルミニウム窒化物、タンタル窒化物、チタン窒化物、モリブデン窒化物、ハフニウム窒化物、ジルコニウム窒化物、不純物がドーピングされたポリシリコン等からなることができる。これらは単独または、互いに混合して使うことができる。
本発明の実施形態において、第３導電パターン１２５は第１導電パターン１１５と実質的に同一または類似の物質で構成されることができるが、第１導電パターン１１５と第３導電パターン１２５は互いに相異する物質を含むこともできる。また、第３導電パターン１２５は上部直径が下部直径に比べて実質的に広い構造を有することができる。即ち、第３導電パターン１２５は所定の傾きに傾斜した側壁を有することができる。ここで、第３導電パターン１２５の下部は第２導電パターン１２０に比べて実質的に狭い幅を有することができる。
第３導電パターン１２５が第１導電パターン１１５と実質的に同じ物質を含む場合、第２導電パターン１２０は第１導電パターン１１５から形成されているため、第２導電パターン１２０と第３導電パターン１２５の間の接着力を増加させることができる。
隣接する第３導電パターン１２５の間には支持部材１３０が配置される。支持部材１３０は隣接する電極構造体の間でこのような電極構造体が互いに接触する現象を防止する。言い換えれば、支持部材１３０は前記電極構造体の構造的安全性を大きく改善させることができる。支持部材１３０は窒化物、酸窒化物、アモルファス（ａｍｏｒｐｈｏｕｓ）物質などで構成されることができる。例えば、支持部材１３０はシリコン窒化物、シリコン酸化物、アモルファスシリコン、アモルファス炭素などを含むことができる。本発明の実施形態において、支持部材１３０はエッチング阻止膜１１０と実質的に同一または類似の物質を含むこともできるが、支持部材１３０とエッチング阻止膜１１０は互いに相異する物質からなることもある。
本発明の実施形態において、支持部材１３０はライン形状または、バー形状を有することができ、基板１００に対して水平する第１方向及び／または、第２方向に沿って隣接する第３電極パターン１２５の間に配置することができる。ここで、前記第１方向は前記第２方向に対し実質的に直交することができる。例えば、支持部材１３０はＸ軸方向及び／または、Ｙ軸方向について隣接する第３電極パターン１２５の間に形成することができる。
本発明の他の実施形態によると、上述した通り第１〜第３電極パターン１１５、１２０、１２５を含む電極構造体が改善された構造的安全性を有するため、場合によっては、前記キャパシタが支持部材１３０を具備しないことによって前記キャパシタの構造を単純化させることができる。
誘電層１５０は前記電極構造体を覆って支持部材１３０とエッチング阻止膜１１０上に配置される。誘電層１５０は支持部材１３０、第３導電パターン１２５及び第２導電パターン１２０のプロファイルに沿って均一に形成することができる。誘電層１５０は窒化物及び／または、金属酸化物を含むことができ、多層構造を有することもある。支持部材１３０がバー形状または、ライン形状に延びるため、誘電層１５０は支持部材１３０、第３導電パターン１２５及び第２導電パターン１２０を包むように均一に形成することができる。
上部電極１６０は誘電層１５０上に位置する。上部電極１６０は隣接する電極構造体の間のギャップ（ｇａｐ）を充分に埋め立てながら誘電層１５０上に配置されることができる。例えば、上部電極１６０はプレート形状を有することができる。上部電極１６０は金属、金属化合物及び／または、ポリシリコンからなることができる。本発明の他の実施形態によると、上部電極１６０は誘電層１５０のプロファイルに沿って均一に形成されることもできる。
図１３〜図１７は本発明の他の実施形態に係る電極構造体を具備するキャパシタの製造方法を説明するための断面図である。図１３〜図１７に図示された方法により製造されるキャパシタは図１２を参照して説明したキャパシタと実質的に同一または類似の構成を有することができる。
図１３を参照すると、基板１００上に絶縁層１０５とエッチング阻止膜１１０を形成する。絶縁層１０５を形成する工程は図２を参照して説明した工程と実質的に同一または類似している。エッチング阻止膜１１０は絶縁層１０５に対してエッチング選択比を有する物質を化学気相蒸着工程、原子層積層工程、プラズマ増大化学気相蒸着工程、低圧化学気相蒸着工程、スパッタ工程、真空蒸着工程などで蒸着して形成することができる。例えば、エッチング阻止膜１１０は窒化物、酸窒化物、金属酸化物などを使って形成することができる。
エッチング阻止膜１１０上に第１犠牲層１２３を形成する。第１犠牲層１２３は絶縁層１０５と実質的に同一または類似の物質を使って形成することができる。例えば、絶縁層１０５が酸化物からなる場合、第１犠牲層１２３は酸化物を使って形成されることができ、エッチング阻止膜１１０は窒化物や酸窒化物を使って形成することができる。また、第１犠牲層１２３は化学気相蒸着工程、プラズマ増大化学気相蒸着工程、低圧化学気相蒸着工程、高密度プラズマ−化学気相蒸着工程などを利用してエッチング阻止膜１１０上に形成することができる。
第１犠牲層１２３上に第１マスク（図示せず）を形成した後、前記第１マスクをエッチングマスクとして利用して第１犠牲層１２３、エッチング阻止膜１１０及び絶縁層１０５を部分的にエッチングすることによって、第１犠牲層１２３から絶縁層１０５を貫通して基板１００の所定部分（例えば、導電領域）を露出させる第１開口（図示せず）を形成する。
前記第１開口を埋め立てながら第１犠牲層１２３上に第１導電層（図示せず）を形成する。前記第１導電層は要求されるレベルまで体積膨張が可能な金属を使って形成することができる。例えば、前記第１導電層はタングステン、ルテニウム、インジウムなどの金属をスパッタ工程、原子層積層工程、化学気相蒸着工程、パルスレーザー蒸着工程、真空蒸着工程などで第１犠牲層１２３上に蒸着して形成することができる。
第１犠牲層１２３が露出する時まで前記第１導電層を部分的に除去して前記第１開口を埋め立てる予備第１導電パターン１１３を形成する。予備第１導電パターン１１３を形成する細部的な工程は、図３または、図８を参照して説明した工程と実質的に同一または類似している。
図１４を参照すると、酸化工程を通じて予備第１導電パターン１１３から金属酸化物を成長させて第２導電パターン１２０を形成しながら予備第１導電パターン１１３を第１導電パターン１１５に変化させる。従って、第２導電パターン１２０の下部は第１犠牲層１２３に埋め込まれる反面、第２導電パターン１２０の上部は第１犠牲層１２３上に突出する。第１及び第２導電パターン１１５、１２０を形成するための酸化工程は図４を参照して説明した工程と実質的に同一または類似している。
図１５を参照すると、第２導電パターン１２０を覆いながら第１犠牲層１２３上に第２犠牲層１２８を形成する。第２犠牲層１２８は電極構造体の全体的な高さを考慮して第２導電パターン１２０を充分にカバーできる厚さで形成することができる。前記電極構造体の全体的な高さは主に第１及び第２犠牲層１２３、１２８の厚さにより決まるため、第１及び第２犠牲層１２３、１２８の厚さを調節して前記電極構造体の高さを調節することができる。
第２犠牲層１２８は、第１犠牲層１２３及び／または、絶縁層１０５と実質的に同一または類似の物質を使って形成することができる。例えば、第２犠牲層１２８は酸化物、窒化物または、酸窒化物を化学気相蒸着工程、プラズマ増大化学気相蒸着工程、低圧化学気相蒸着工程、高密度プラズマ−化学気相蒸着工程などで第１犠牲層１２３上に積層して形成することができる。
第２犠牲層１２８上に支持層１２９を形成する。支持層１２９は第２犠牲層１２８、第１犠牲層１２３及び／または、絶縁層１０５に対してエッチング選択比を有する物質を使って形成することができる。例えば、支持層１２９はエッチング阻止膜１１０と実質的に同一または類似の物質を使って形成することができる。また、支持層１２９はエッチング阻止膜１１０を形成するための工程と実質的に同一または類似の工程を利用して形成することができる。
図１６を参照すると、支持層１２９上に第２マスク１３３を形成した後、第２マスク１３３をエッチングマスクとして利用して支持層１２９及び第２犠牲層１２８を部分的にエッチングすることによって、第２導電パターン１２０を露出させる第２開口１３５を形成する。第２開口１３５は第２導電パターン１２０の少なくとも一部を露出させることができる。
第２開口１３５の形成によって支持層１２９は支持部材１３０としてパターニングされる。また、第２開口１３５の形状により後続して形成される第３導電パターンの構造が決定されることができる。本発明の実施形態において、第２開口１３５は上部幅が下部幅に比べて実質的に広い円形シリンダー、楕円形シリンダー、多角形シリンダーなどの色々な立体構造を有することができる。
図１７を参照すると、露出した第２導電パターン１２０、第２開口１３５の側壁及び第２マスク１３３上に第２導電層１３７を形成する。第２導電層１３７は第２開口１３５のプロファイルに沿って均一に形成することができる。第２導電層１３７は金属、金属化合物及び／または、ポリシリコンをスパッタ工程、原子層積層工程、真空蒸着工程、化学気相蒸着工程、プラズマ増大化学気相蒸着工程、パルスレーザー蒸着工程などで蒸着させ形成することができる。例えば、第２導電層１３７はタングステン、チタン、タンタル、モリブデン、イリジウム、ハフニウム、ジルコニウム、ルテニウム、白金、ニッケル、アルミニウム、銅、タングステン窒化物、アルミニウム窒化物、タンタル窒化物、チタン窒化物、モリブデン窒化物、ハフニウム窒化物、ジルコニウム窒化物、不純物がドーピングされたポリシリコンなどを使って形成することができる。これらは単独または、互いに混合して使うことができる。
第２マスク１３３が露出する時まで第２導電層１３７を部分的に除去して第２開口１３５に第３導電パターン（図示せず）を形成する。ここで、前記第３導電パターンは化学機械的研磨工程を通じて形成することができる。また、前記第３導電パターンは図１２を参照して説明した第３導電パターン１２５と実質的に同一または類似の構造を有することができる。
第２マスク１３３を除去した後、第２導電パターン１２０及び前記第３導電パターンから第１及び第２犠牲層１２３、１２８を除去して図１２を参照して説明した電極構造体と実質的に同一または類似の構成を有する電極構造体を形成する。ここで、第１及び第２犠牲層１２３、１２８はその構成物質によってフッ酸または、燐酸を含有するエッチングガスやエッチング溶液を使って除去されることができる。また、第１及び第２犠牲層１２３、１２８が除去されると、隣接する第３導電パターンの間に支持部材１３０が残留することになる。
支持部材１３０、前記第３導電パターン、第２導電パターン１２０及びエッチング阻止膜１１０上に誘電層（図示せず）と上部電極（図示せず）を形成して、図１２を参照して説明したキャパシタと実質的に同一または類似の構成を有するキャパシタを形成する。前記誘電層は窒化物及び／または、金属酸化物を使って形成されることができ、前記上部電極はポリシリコン、金属及び／または、金属化合物を使って形成することができる。
本発明の他の実施形態によると、第２導電パターン１２０に対して還元工程を遂行して第１導電パターン１１５より相対的に高い抵抗を有する第２導電パターン１２０の抵抗を要求されるレベルまで適切に調節することができる。この場合、前記還元工程は水素（Ｈ２）を含む雰囲気または、アンモニア（ＮＨ３）を含む雰囲気下で第２導電パターン１２０を熱処理する工程を含むことができる。水素を含む雰囲気下で第２導電パターン１２０を熱処理する還元工程において、金属酸化物（ＭｘＯｙ）から水素（Ｈ２）の提供によって酸素が除去されるメカニズムは次の反応式のようである。
＜反応式＞
ＭｘＯｙ＋ｙＨ２→ｙＨ２Ｏ＋ｘＭ
ＭｘＯｙ＋ｙＨ２→ｙＨ２Ｏ＋ｘＭ
本発明の実施形態に係る還元工程を通じた第２導電パターンの抵抗調節結果と第１導電パターンの抵抗を下記の表に示す。下記表において、サンプル（Ｓａｍｐｌｅ）１は、還元工程を遂行しなかったウェハ上に形成された複数の第２導電パターンを含み、サンプル２は水素を含む雰囲気下で還元工程を遂行してウェハ上に形成された第２導電パターンを具備する。サンプル３はアンモニアを含む雰囲気下で還元工程が遂行されてウェハ上に形成された第２導電パターンを含み、サンプル４はウェハ上に形成された第１導電パターンのみを含む。そこで、第２導電パターン及び第１導電パターンはそれぞれタングステン酸化物及びタングステンで構成される。
前記表において、「Ｔ」は前記ウェハの上部に位置した第２導電パターンを意味し、「Ｃ」は前記ウェハの中央部に形成された第２導電パターンを示し、「Ｂ」は前記ウェハの下部に配置された第２導電パターンを示す。また、「Ｌ」は前記ウェハの左側部に形成された第２導電パターンを示し、「Ｒ」は前記ウェハの右側部に配置された第２導電パターンを示す。
前記表に示したように、タングステンで構成された第１導電パターン（サンプル４）の抵抗が平均的に約１１９Ω・ｃｍ程に比べて、還元工程を遂行しなかった第２導電パターン（サンプル１）の平均抵抗は約２５２Ω・ｃｍ程として相対的に高い。しかし、アンモニアを含有する雰囲気下で還元処理された第２導電パターン（サンプル３）の平均抵抗は約１６７Ω・ｃｍ程でだいぶ低くなる。特に、水素を含む雰囲気下で還元処理された第２導電パターン（サンプル２）の平均抵抗は約１４７Ω・ｃｍ程でほとんど第１導電パターン（サンプル４）の抵抗に近接するように大きく減少する。従って、還元工程を通じて金属酸化物からなる第２導電パターンの抵抗を所望のレベルに調節できることが確認できる。
図１８は本発明のまた他の実施形態に係る電極構造体を具備するキャパシタの断面図である。
図１８を参照すると、前記キャパシタは、第１〜第３導電パターン１１６、１２１、１２６を含む電極構造体、支持部材１３０、誘電層１５０及び上部電極１６０を具備する。第１導電パターン１１６は基板１００の所定領域に接続され、第２導電パターン１２１は第１導電パターン１１６の上部側部から延びる。第３導電パターン１２６は第２導電パターン１２１から延びる。
図１８に図示したキャパシタにおいて、基板１００、絶縁層１０５、エッチング阻止膜１１０及び支持部材１３０は図１２を参照して説明したものと実質的に同一または類似の構造を有する。また、図１８に示した前記電極構造体の第１導電パターン１１６と第２導電パターン１２１は図７を参照して説明した第１導電パターン６０及び第２導電パターン６５と実質的に同一構成を有する。即ち、第２導電パターン１２１は円形シリンダー、楕円形シリンダー、多角形シリンダーなどの立体構造を有することができる。この場合、酸化工程の工程条件を調節することによって第２導電パターン１２１の高さを増加させることができ、第１導電パターン１１６がふっくらした表面を有する必要はない。
第３導電パターン１２６は第２導電パターン１２１から基板１００に対して実質的に垂直した方向に延びて、上部幅が下部幅より広いシリンダーの形状を有することができる。例えば、第３導電パターン１２６も実質的に円形シリンダーの形状、楕円形シリンダーの形状、多角形シリンダーの形状などを有することができる。本発明の実施形態において、第３導電パターン１２６の下部は第２導電パターン１２１と実質的に同一または類似の幅を有することができる。第３導電パターン１２６の構成物質は図１２を参照して説明した第３導電パターン１２５と実質的に同一または類似している。
図１９〜図２１は本発明の他の実施形態に係る電極構造体を具備するキャパシタの製造方法を説明するための断面図である。
図１９を参照すると、図１３を参照して説明した工程と実質的に同一または類似の工程を遂行して基板１００上に絶縁層１０５、エッチング阻止膜１１０及び第１犠牲層１１７を形成する。第１犠牲層１１７、エッチング阻止膜１１０及び絶縁層１０５を部分的にエッチングして第１開口（図示せず）を形成する工程と、前記第１開口に予備第１導電パターン１１３を形成する工程とは、図１３を参照して説明した工程と実質的に同一または類似の工程を通じて遂行される。
第１犠牲層１１７上に第２犠牲層１２３を形成した後、第２犠牲層１２３を部分的にエッチングして予備第１導電パターン１１３を露出させる第２開口１２４を形成する。第２犠牲層１２３は第１犠牲層１１７及び／または、絶縁層１０５と実質的に同一または類似の物質を使って形成することができる。
第２開口１２４の側壁上に第１犠牲パターン１１８を形成する。第１犠牲パターン１１８は図８を参照して説明した工程と実質的に同一または類似の工程を通じて形成することができる。
図２０を参照すると、第２開口１２４を埋め立てながら予備第１導電パターン１１３上に第２犠牲パターン１３４を形成した後、第１犠牲パターン１１８を除去して予備第１導電パターン１１３を部分的に露出させる第３開口（図示せず）を形成する。第２犠牲パターン１３４と第１犠牲パターン１１８は図９を参照して説明した工程と実質的に同一または類似の工程を利用して除去されることができる。
図１０を参照して説明した工程と実質的に同一または類似の工程を遂行して、前記第３開口を埋め立てるように予備第１導電パターン１１３から第２導電パターン１２１を成長させながら予備第１導電パターン１１３を第１導電パターン１１６に変化させる。本発明の実施形態において、第１導電パターン１１６はエッチング阻止膜１１０上部で突出する構造を有し、第２導電パターン１２１はこのような第１導電パターン１１６の上部側部から基板１００に対して上方に突出する。
図２１を参照すると、第２犠牲層１２３、第２導電パターン１２１及び第２犠牲パターン１３４上に第３犠牲層１４０と支持層（図示せず）を順に形成する。前記支持層を形成する工程は図１５を参照して説明した工程と実質的に同一または類似していて、第３犠牲層１４０は第１犠牲層１１７、第２犠牲層１２３及び／または、絶縁層１０５と実質的に同一または類似の物質を使って形成することができる。例えば、第３犠牲層１４０は酸化物を化学気相蒸着工程、プラズマ増大化学気相蒸着工程、低圧化学気相蒸着工程、スピンコーティング工程、高密度プラズマ−化学気相蒸着工程などで蒸着させ形成することができる。
前記支持層上にマスク１３３を形成した後、マスク１３３を利用して前記支持層と第３犠牲層１４０を部分的にエッチングすることによって、第２導電パターン１２１と第２犠牲パターン１３４を露出させる第３開口１４３を形成する。第３開口１４３の形成により前記支持層から支持部材１３０が形成される。
第３開口１４３の側壁と底面及びマスク１３３上に導電層１４６を形成する、導電層１４６は図１７を参照して説明した第２導電層１３７を形成する工程と実質的に同一または類似の工程を通じて形成することができる。
導電層１４６の一部とマスク１３３を除去した後、第３犠牲層１４０、第２犠牲層１２３、第１犠牲層１１７及び第２犠牲パターン１３４を除去して、基板１００上に図１８に示した電極構造体と実質的に同じ構造を有する電極構造体を形成する。第２犠牲パターン１３４が除去される間第２犠牲パターン１３４上に残留する導電層１４６も除去されるし、隣接する第３導電パターンの間には支持部材１３０が位置する。
前記電極構造体とエッチング阻止膜１１０上に誘電層（図示せず）と上部電極（図示せず）を順次に形成して、基板１００上にキャパシタを形成する。前記キャパシタは図１８を参照して説明したキャパシタと実質的に同一または類似の構成を有することができる。
図２２は本発明のまた他の実施形態に係る電極構造体を具備するキャパシタの断面図である。
図２２を参照すると、前記キャパシタは基板２００上に配置される電極構造体、誘電層２５０そして上部電極２６０を含む。前記電極構造体は基板２００に接触する第１導電パターン２１５、第１導電パターン２１５上に位置する第２導電パターン２２０そして第２導電パターン２２０から延びる第３導電パターン２２５を含む。ここで、第２導電パターン２２０と第３導電パターン２２５は一体で形成することができる。
前記電極構造体の第１導電パターン２１５は基板２００上に形成される絶縁層２０５に埋め込まれて、絶縁層２０５上にはエッチング阻止膜２１０が位置する。第１導電パターン２１５は基板２００に形成された不純物領域または、拡散領域と同じ導電領域に接続されることができる。
第２導電パターン２２０は円形、楕円形、多角形シリンダーなどの構造を有することができ、第３導電パターン２２５は第２導電パターン２２０から延びながら実質的にシリンダーの形状を有することができる。本発明の実施形態によると、第２導電パターン２２０と第３導電パターン２２５は実質的に同じ物質を含むことができる。即ち、第２導電パターン２２０は第１導電パターン２１５から生成される金属酸化物でなく別途の導電性物質からなることができる。一方、第２及び第３導電パターン２２０、２２５は互いに一体で形成することができる。この場合、第３導電パターン２２５はその下部の幅が上部の幅より小さく形成することができ、第３導電パターン２２５の上部幅は第２導電パターン２２０の幅と実質的に同一とすることもできる。隣接する第３導電パターン２２５の間には支持部材２３０が配置されて、前記電極構造体の構造的安全性をより向上させることができる。
誘電層２５０は第３導電パターン２２５、第２導電パターン２２０、支持部材２３０及びエッチング阻止膜２１０のプロファイルに沿って均一に形成することができる。上部電極２６０は誘電層２５０上にプレート形状で形成されるかまたは、誘電層２５０のプロファイルに沿って均一な厚さで形成することができる。
図２３及び図２４は本発明のまた他の実施形態に係る電極構造体を具備するキャパシタの製造方法を説明するための断面図である。
図２３を参照すると、図１３〜図１６を参照して説明した工程と実質的に同一または類似の工程を遂行することによって、基板２００上に絶縁層２０５、エッチング阻止膜２１０、第１犠牲層２１８、第１導電パターン２１５、犠牲導電パターン２２１及び第２犠牲層２２３を形成する。この場合、犠牲導電パターン２２０は図１４に図示された第２導電パターン１２０を形成する工程を通じて第１導電パターン２１５から形成することができる。即ち、犠牲導電パターン２２１は酸化工程を通じて収得される金属酸化物を含むことができる。
第２犠牲層２２３上に支持層（図示せず）とマスク２３３を形成した後、前記支持層と第２犠牲層２２３を部分的にエッチングして支持部材２３０を形成する一方、犠牲導電パターン２２１の一部を露出させる第１開口２３５を形成する。
図２４を参照すると、第１開口２３５を通じて露出する犠牲導電パターン２２１を除去することによって、第１開口２３５に連通して第１導電パターン２１５を露出させる第２開口２３８を形成する。第２開口２３８が形成されると、第２開口２３８の側壁を構成する第２犠牲層２２３と第１犠牲層２１８も共に露出する。
露出した第１導電パターン２１５、第２開口２３８の側壁、第１開口２３５の側壁及びマスク２３３上に導電層２３７を形成する。導電層２３７は図１７を参照して説明した工程と実質的に同一または類似の工程を通じて形成することができる。
支持部材２３０が露出する時まで導電層２３７の一部とマスク２３３を除去して図２２に示した第２及び第３導電パターン２２０、２２５と実質的に同じ構造を有する第２及び第３導電パターン（図示せず）を形成する。ここで、導電層２３７の中で第１開口２３５の側壁上に残留する部分が前記第３導電パターンに該当し、第２開口２３８の側壁と第１導電パターン２１５上に残留する部分が前記第２導電パターンに該当する。
前記第２及び第３導電パターンを形成した後、第１及び第２犠牲層２１８、２２３をエッチングして図２２に示した電極構造体と実質的に同一または類似の構成を有する電極構造体を形成する。
前記第２及び第３導電パターン、支持部材２３０及びエッチング阻止膜２１０上に均一に誘電層（図示せず）を形成した後、前記誘電層上に上部電極（図示せず）を形成することによって、基板２００上にキャパシタを形成する。この場合、前記キャパシタは図２２を参照して説明したキャパシタと実質的に同一または類似の構成を有することができる。
図２５は本発明のまた他の実施形態に係る電極構造体を具備するキャパシタの断面図である。
図２５を参照すると、前記キャパシタは第１〜第３導電パターン３１５、３２０、３２５を有する電極構造体を含む。また、前記キャパシタは前記電極構造体を包む誘電層３４０と誘電層３４０上に配置される上部電極３４５を具備する。
前記電極構造体は、基板３００に接触する第１導電パターン３１５、第１導電パターン３１５から延びる第２導電パターン３２０及び第２導電パターン３２０上に配置される第３導電パターン３２５を含む。
支持部材３３０は隣接する第３導電パターン３２５の間に位置して、第１導電パターン３１５は基板３００上に形成される絶縁層３０５に埋め立てられる。絶縁層３０５上にはエッチング阻止膜３１０が位置する。誘電層３４０と上部電極３４５は前記電極構造体を包みながらエッチング阻止膜３１０上に順次に配置される。
図２５において、第１及び第２導電パターン３１５、３２５は図１２を参照して説明した第１及び第２導電パターン１１５、１２０と実質的に同じ構造を有することができる。第３導電パターン３２５は円形ピラー、楕円形ピラーまたは、多角形ピラーなどの立体構造を有することができる。第３導電パターン３２５は上部が下部に比べて実質的に広い幅を有することができる。即ち、第３導電パターン３２５は基板３００に比べて傾斜した側壁を有することができる。また、第３導電パターン３２５の下部は第２導電パターン３２０より実質的に小さい幅を有することができる。
誘電層３４０は前記電極構造体の第２及び第３導電パターン３２０、３２５を包みながらエッチング阻止膜３１０上に形成することができる。例えば、誘電層３４０は第３導電パターン３２５、第２導電パターン３２０及びエッチング阻止膜３１０上に均一な厚さで形成することができる。
上部電極３４５は誘電層３４０上に配置される。上部電極３４５は隣接する電極構造体の間のギャップを埋め立てるプレート形状を有することができ、誘電層３４０上に均一な厚さで形成されることもできる。
図２６は本発明のまた他の実施形態に係る電極構造体を具備するキャパシタの製造方法を説明するための断面図である。図２６に示した方法により製造されるキャパシタは図２５を参照して説明した電極構造体と実質的に同一または類似の構成を有することができる。
図２６を参照すると、図１３〜図１６を参照して説明した工程と実質的に同一または類似の工程を遂行して、基板３００上に絶縁層３０５、エッチング阻止膜３１０、第１導電パターン３１５、第１犠牲層３１８、第２導電パターン３２０、第２犠牲層３２３、支持部材３３０そしてマスク３３３を形成する。
第２導電パターン３２０を露出させる開口（図示せず）を埋め立てながらマスク３３３の上に導電層３３８を形成する。ここで、導電層３３８は前記開口を十分に埋め立てるように形成することができる。即ち、導電層３３８は前記開口を完全に埋め立てながらマスク３３３の上に所定の厚さで形成することができる。
マスク３３３が露出する時まで導電層３３８を部分的に除去した後、マスク３３３をエッチングして図１７に示した電極構造体と実質的に同一または類似の構造を有する電極構造体を得る。
前記電極構造体の第２導電パターン３２０と第３導電パターンを包みながらエッチング阻止膜３１０上に誘電層（図示せず）を形成した後、前記誘電層上に上部電極（図示せず）を形成して基板３００上にキャパシタを形成する。この時、前記キャパシタは図１２を参照して説明したキャパシタと実質的に同一または類似の構成を有することができる。
以下、本発明の例示的な実施形態による電極構造体を具備した多様な半導体装置とその製造方法を添付された図面を参照して詳細に説明する。
図２７は本発明の実施形態に係る電極構造体を具備する半導体装置を説明するための断面図である。図２７において、前記半導体装置に適用された電極構造体は図１２を参照して説明した電極構造体と実質的に同じ構成を有するが、図１８、図２２、または図２５を参照して説明した多様な電極構造体と実質的に同一または類似の構成を有する電極構造体が前記半導体装置に適用されることもできる。
図２７を参照すると、前記半導体装置は、基板３５０上に配置されるスイッチング素子と電極構造体を具備するキャパシタを含む。
基板３５０には前記スイッチング素子が位置するアクティブ領域を定義するための素子分離膜３５３が提供される。前記スイッチング素子は基板３５０に対して実質的に水平一方向について前記アクティブ領域に形成されるチャネル領域を有するトランジスタを含むことができる。例えば、前記第１トランジスタはモス（ＭＯＳ）トランジスタに該当することができる。
図２７に例示的に示した通り、前記第１トランジスタは基板３５０上に配置されるゲート構造物３６３、第１不純物領域３６８及び第２不純物領域３７０を含む。
ゲート構造物３６３はゲート絶縁膜パターン３５５、ゲート電極３５８及びゲートマスク３６０を含む。ゲート構造物３６３の側壁上にはゲートスペーサー３６５が提供される。第１及び第２不純物領域３６８、３７０は隣接するゲート構造物３６３の間のアクティブ領域に位置する。前記第１トランジスタのチャネル領域は第１及び第２不純物領域３６８、３７０の間で基板３５０に対して実質的に平行する方向に沿って前記アクティブ領域に形成される。
基板３５０上には前記第１トランジスタを覆う第１層間絶縁膜３７１が配置される。第１層間絶縁膜３７１は隣接する第１トランジスタと導電性パターン及び配線を電気的に絶縁させるように基板３５０上に配置される。
第１層間絶縁膜３７１を貫通して第１及び第２不純物領域３６８、３７０にそれぞれ接触する第１及び第２プラグ３７３、３７５が位置する。第１層間絶縁膜３７１上には第２プラグ３７５を通じて第２不純物領域３７０に電気的に接続されるビットライン（図示せず）が位置する。ここで、前記ビットラインはゲート構造物３６３と実質的に同一または類似の構造を有することができる。
第１層間絶縁膜３７１上に前記ビットラインが埋め立てられる第２層間絶縁膜３８０が配置される。第２層間絶縁膜３８０上には前記ビットラインを覆う第３層間絶縁膜３８３が位置し、第３層間絶縁膜３８３上にはエッチング阻止膜３８５が配置される。
第３層間絶縁膜３８３と第２層間絶縁膜３８０を貫通して第１プラグ３７３を露出させる開口（図示せず）が形成されて、第１導電パターン３９０はこのような開口内に配置される。第１導電パターン３９０から第２導電パターン３９５が基板３５０に対して実質的に垂直した方向に延びて、第３導電パターン４００は第２導電パターン３９５上に位置する。
エッチング阻止膜３８５上に第１〜第３導電パターン３９０、３９５、４００を具備する前記電極構造体をカバーする誘電層４０１が形成され、誘電層４０１上には上部電極４０２が配置される。
図２８〜図３０は本発明の実施形態に係る電極構造体を具備する半導体装置の製造方法を説明するための断面図である。
図２８を参照すると、半導体基板または、半導体層を有する基板３５０上に素子分離膜３５３を形成して、基板３５０にアクティブ領域とフィールド領域を定義する。素子分離膜３５３はシリコン酸化物などの酸化物を使って形成することができる。例えば、素子分離膜３５３はシャロートレンチ分離（ＳＴＩ）工程と同じ素子分離工程を通じて形成することができる。
素子分離膜３５３を有する基板３５０上にゲート絶縁膜、ゲート導電膜及びゲートマスク層を順次に形成した後、前記ゲート絶縁膜、前記ゲート導電膜及び前記ゲートマスク層をパターニングしてゲート構造物３６３を形成する。ゲート構造物３６３はゲート絶縁膜パターン３５５、ゲート電極３５８及びゲートマスク３６０を含む。ゲート絶縁膜パターン３５５はシリコン酸化物及び／または、金属酸化物を使って形成されることができ、ゲート電極３５８は金属、金属化合物及び／または、ポリシリコンを使って形成することができる。また、ゲートマスク３６０は窒化物、酸窒化物などを使って形成することができる。
ゲート構造物３６３の側壁上にゲートスペーサー３６５を形成する。ゲートスペーサー３６５はシリコン窒化物やシリコン酸窒化物を使って形成することができる。ゲート構造物３６３及びゲートスペーサー３６５をイオン注入マスクとして利用し、隣接するゲート構造物３６３らの間で露出する前記アクティブ領域に第１及び第２不純物領域３６８、３７０を形成する。
ゲートマスク３６５が提供されたゲート構造物３６３を十分に覆いながら基板３５０上に第１層間絶縁膜３７１を形成する。第１層間絶縁膜３７１はシリコン酸化物などの酸化物を使って形成することができる。第１層間絶縁膜３７１を部分的にエッチングして第１及び第２不純物領域３６８、３７０をそれぞれ露出させる第１及び第２開口３７２、３７４を形成する。例えば、第１及び第２開口３７２、３７４は異方性エッチング工程を利用して形成することができる。
図２９を参照すると、第１及び第２不純物領域３６８、３７０上の第１及び第２開口３７２、３７４をそれぞれ埋め立てる第１及び第２プラグ３７３、３７５を形成する。第１及び第２プラグ３７３、３７５はそれぞれ金属及び／または、金属化合物を使って形成することができる。
第２プラグ３７５上にビットライン（図示せず）を形成する。このようなビットラインはビットライン電極、ビットラインマスク及びビットラインスペーサーを具備することができる。前記ビットラインはゲート構造物３６３と実質的に類似の構造を有することができる。
前記ビットラインを覆いながら第１及び第２プラグ３７３、３７５と第１層間絶縁膜３７１上に第２層間絶縁膜３８０を形成する。第２層間絶縁膜３８０はシリコン酸化物と同じ酸化物を使って形成することができる。本発明の実施形態において、前記ビットラインが露出する時まで第２層間絶縁膜３８０を平坦化させることができる。例えば、化学機械的研磨工程及び／またはエッチバック工程を通じて第２層間絶縁膜３８０を研磨することができる。
第２層間絶縁膜３８０上に第３層間絶縁膜３８３を形成する。第３層間絶縁膜３８３は第１層間絶縁膜３７１及び／または、第２層間絶縁膜３８０と実質的に同一または類似の物質を使って形成することができる。第３層間絶縁膜３８３と第２層間絶縁膜３８０を部分的にエッチングして第１プラグ３７３を露出させる第３開口（図示せず）を形成する。例えば、異方性エッチング工程を通じて第２及び第３層間絶縁膜３８０、３８３を部分的にエッチングすることによって、前記第３開口を形成することができる。
前記第３開口を埋め立てながら第１プラグ３７３に接触する予備第１導電パターン３８８を形成する。予備第１導電パターン３８８は、図３または、図１３を参照して説明した工程と実質的に同一または類似の工程を通じて前記第３開口を埋め立てながら第３層間絶縁膜３８３上部に突出することができる。
図３０を参照すると、予備第１導電パターン３８８から第２導電パターン３９５を成長させながら予備第１導電パターン３８８を第１導電パターン３９０に変化させる。第１及び第２導電パターン３９０、３９５を形成するための酸化工程は上述の色々な実施形態の場合と実質的に同一または類似している。
第３層間絶縁膜３８３上にエッチング阻止膜３８５を形成する。エッチング阻止膜３８５は第１〜第３層間絶縁膜３７１、３８０、３８３に対してエッチング選択比を有する物質を使って形成することができる。例えば、エッチング阻止膜３８５は窒化物、酸窒化物などを使って形成することができる。
図１５〜図１７を参照して説明した工程と実質的に同一または類似の工程を実施して、図２７を参照して説明した電極構造体と実質的に同一または類似の構造を有する電極構造体を形成する。前記電極構造体とエッチング阻止膜３８５上に誘電層パターン（図示せず）及び上部電極（図示せず）を順に形成して図２７に示した半導体メモリ装置と実質的に同一または類似の構成を有する半導体装置を製造する。
図３１は本発明の他の実施形態に係る電極構造体を具備した半導体装置を説明するための断面図である。図３１に示した半導体装置に適用された電極構造体は図１２を参照して説明した電極構造体と実質的に同一または類似の構成を有するが、上述と類似に、図１８、図２２、または図２５を参照して説明した多様な電極構造体と実質的に同一または類似の構成を有する電極構造体が前記半導体装置に適用されることもできる。
図３１を参照すると、前記半導体装置は基板４０３上に配置されるスイッチング素子と電極構造体を含む。前記スイッチング素子は基板４０３の第１領域Ａに位置する第１トランジスタと、基板４０３の第２領域Ｂに位置する第２トランジスタを含むことができる。
基板４０３は半導体層を有する基板を含むことができる。例えば、基板４０３はＳＯＩ基板、ＧＯＩ基板などを含むことができる。基板４０３の第１領域Ａは前記半導体メモリ装置の単位セルが備わるセル領域に該当でき、第２領域Ｂは前記単位セルを制御するための素子が形成される周辺回路領域に該当することができる。前記第１トランジスタは基板４０３に対して実質的に垂直した方向に沿って形成されるチャネル領域を含むことができ、前記第２トランジスタは基板４０３に対して実質的に水平一方向に沿って形成されるチャネル領域を含むことができる。
基板４０３上には下部絶縁層４０６が形成され、下部絶縁層４０６上に前記スイッチング素子の電気的な接続のための第１及び第２配線４０８、４０９が配置される。前記第１及び第２トランジスタはそれぞれ第１及び第２配線４０８、４０９の上部に位置する。本発明の実施形態において、第１領域Ａの第１配線４０８は前記半導体装置のメモリセルのための埋め立てビットライン（ｂｕｒｉｅｄ ｂｉｔ ｌｉｎｅ）の役割を遂行することができる。
前記第１トランジスタは第１アクティブパターン４１２、第１ゲート絶縁膜４２１、第１ゲート電極４２４、第１不純物領域４１８及び第２不純物領域４２７を含む。
第１ゲート電極４２４は第１アクティブパターン４１２の上部を包みながら基板４０３上から所定の方向に延びる。前記第１トランジスタのチャネル領域は基板４０３に対して垂直するように配置された第１及び第２不純物領域４１８、４２７の間の第１アクティブパターン４１２に形成される。即ち、前記第１トランジスタは基板４０３に対して実質的に垂直する方向に沿って形成されるチャネルを有することができる。
前記第２トランジスタは第２アクティブパターン４１５上に配置される。前記第２トランジスタは第２ゲート絶縁膜パターン４３０、第２ゲート電極４３３、ゲートマスク４３６、ゲートスペーサー４３９、第３不純物領域４４２及び第４不純物領域４４５を含む。前記第２トランジスタのチャネル領域は基板４０３に対して水平するように配置された第３及び第４不純物領域４４２、４４５の間の第２アクティブパターン４１５に形成される。即ち、前記第２トランジスタは基板４０３に対して実質的に水平一方向に沿って形成されるチャネルを有することができる。
第１層間絶縁膜４１６は第１アクティブパターン４１２の下部と第２アクティブパターン４１５を覆いながら基板４０３上に配置され、第２層間絶縁膜４４０は、前記第１及び第２第２トランジスタを十分にカバーするように第１層間絶縁膜４１６上に形成される。第２層間絶縁膜４４０上にはエッチング阻止膜４４８が位置する。
前記電極構造体の第１導電パターン４５１はエッチング阻止膜４４８及び第２層間絶縁膜４４０を貫通して前記第１トランジスタの第２不純物領域４２７に接触する。前記電極構造体の第２導電パターン４５４は第１導電パターン４５１から延びてエッチング阻止膜４４８上部に突出する。前記電極構造体の第３導電パターン４５７は第２導電パターン４５４上に配置される。
基板４０３の第１領域Ａには前記電極構造体の第２及び第３導電パターン４５４、４５７を包む誘電層４６０が形成され、誘電層４６０上には上部電極４７０が配置される。
図３２〜図３５は、本発明の他の実施形態に係る電極構造体を具備した半導体装置の製造方法を説明するための断面図である。
図３２を参照すると、半導体層と下部絶縁層４０６を有する基板４０３上に配線層４０７を形成する。例えば、基板４０３は上部に半導体層が形成されたＳＯＩ基板、ＧＯＩ基板などを含むことができる。基板４０３がＳＯＩ基板またはＧＯＩ基板を含む場合、配線層４０７は基板４０３の半導体層と絶縁層間に形成することができる。
下部絶縁層４０６は酸化物または、窒化物からなることができ、配線層４０７は金属、金属化合物及び／または、ポリシリコンを使って形成することができる。これらは単独または、互いに混合して使うことができる。
基板４０３の前記半導体層上にマスク層（図示せず）を形成した後、前記マスク層をエッチングして基板４０３の第１領域Ａ上部に第１マスク４１０を形成して、基板４０３の第２領域Ｂ上部に第２マスク４１３を形成する。第１及び第２マスク４１０、４１３は前記半導体層に対してエッチング選択比を有する物質を使って形成することができる。例えば、第１及び第２マスク４１０、４１３はシリコン窒化物やシリコン酸窒化物を使って形成することができる。本発明の実施形態において、第２マスク４１３は第１マスク４１０より実質的に広い幅を有することができる。また、第１マスク４１０は円形ピラー、楕円形ピラーまたは、多角形ピラーなどの多様なピラー構造を有することができ、円形、楕円形、多角形などの断面形状を有することができる。一方、第２マスク４１３は前記半導体層上で所定の方向に沿って延びるライン形状または、バー形状を有することができる。基板４０３の第１領域Ａには複数の第１マスク４１０らが形成されることができ、第２領域Ｂにも複数の第２マスク４１３が形成されることができる。
第１及び第２マスク４１０、４１３をエッチングマスクとして使って基板４０３の半導体層を部分的にエッチングすることによって、基板４０３の第１領域Ａに予備第１アクティブパターン４１１を形成し、基板４０３の第２領域Ｂに予備第２アクティブパターン４１４を形成する。予備第１及び第２アクティブパターン４１１、４１４はそれぞれ異方性エッチング工程で前記半導体層をエッチングして形成することができる。基板４０３の第１領域Ａには複数の予備第１アクティブパターン４１１らが形成されることができ、基板４０３の第２領域Ｂには複数の予備第２アクティブパターン４１４が形成されることができる。この場合、予備第１アクティブパターン４１１は第１マスク４１０の形状により円形ピラー、楕円形ピラーまたは、多角形ピラーなどの色々なピラー形状を有することができ、円形、楕円形、多角形などの断面形状を有することができる。また、予備第２アクティブパターン４１４も第２マスク４１３の形状によりライン形状または、バーの形状を有することができる。
図３３を参照すると、予備第１アクティブパターン４１１及び第１マスク４１０の側壁上にスペーサー４６０を形成する。スペーサー４６０はシリコン窒化物と同じ窒化物やシリコン酸窒化物などの酸窒化物を使って形成することができる。
予備第１アクティブパターン４１１に隣接する部分の前記半導体層に第１不純物をドーピングして予備第１不純物領域４１７を形成する。予備第１不純物領域４１７は基板４０３の第１領域Ａで隣接する予備第１アクティブパターン４１１の間の露出する部分に形成される。前記第１不純物はＰ型不純物または、Ｎ型不純物を含むことができる。例えば、予備第１不純物領域４１７はホウ素（Ｂ）、インジウム（Ｉｎ）等と同じＰ型不純物などを含むかまたは、窒素（Ｎ）、ヒ素（Ａｓ）等と同じＮ型不純物を含むことができる。本発明の実施形態において、予備第１不純物領域４１７は追加的な配線やコンタクトまたは、プラグ等を通して後続して形成される第１配線４０８（図３４参照）に電気的に接続されることができる。
図３４を参照すると、第１及び第２マスク４１０、４１３とスペーサー４６０をエッチングマスクとして利用して前記半導体層の下部をエッチングすることによって、基板４０３の第１及び第２領域Ａ、Ｂにそれぞれ第１アクティブパターン４１２と第２アクティブパターン４１５を形成する。第１アクティブパターン４１２の下部は上部より実質的に広い幅を有することができ、第２アクティブパターン４１５の下部は上部と実質的に同じ幅を有することができる。即ち、第１アクティブパターン４１２の下部と上部との間には段差が形成されることができる。
第１及び第２アクティブパターン４１２、４１５を形成するためのエッチング工程の間、予備第１不純物領域４１７も部分的にエッチングされて第１アクティブパターン４１２の中央部に第１不純物領域４１８が形成される。第１不純物領域４１８は、基板４０３に対して実質的に垂直した方向に形成されるチャネルを有する第１トランジスタのソース／ドレーン領域として機能することができる。
第１及び第２マスク４１０、４１３とスペーサー４６０を続けてエッチングマスクとして利用して配線層４０７をパターニングすることによって、第１アクティブパターン４１２の下に第１配線４０８を形成する一方、第２アクティブパターン４１５の下に第２配線４０９を形成する。第１配線４０８は第１アクティブパターン４１２の下部と実質的に同じ幅を有することができる。低い抵抗を有する第１配線４０８は、第１不純物領域４１８に電気的に接続される埋め立てビットラインとして機能できるからこのような第１配線４０８を含む半導体メモリ装置の抵抗を減少させることができる。また、第２配線４０９は、第２アクティブパターン４１５の下部と実質的に同じ幅を有することができ、基板４０３の第２領域Ｂで接続配線として機能することができる。
図３４を再び参照すると、基板４０３の第１及び第２領域Ａ、Ｂ上に第１及び第２アクティブパターン４１２、４１５を覆う予備第１層間絶縁膜４６３を形成する。予備第１層間絶縁膜４６３はシリコン酸化物などの酸化物を使って形成することができる。
図３５を参照すると、予備第１層間絶縁膜４６３を部分的に除去して基板４０３上部に第１層間絶縁膜４１６を形成する。第１層間絶縁膜４１６は基板４０３の第１領域Ａで第１アクティブパターン４１２の下部の間を部分的に埋め立て、基板４０３の第２領域Ｂでは第２アクティブパターン４１５の上部表面を露出させる。例えば、第１層間絶縁膜４１６は第１アクティブパターン４１２の下部をカバーすることができ、第１アクティブパターン４１２の上部は露出させることができる。また、第１不純物領域４１８も第１層間絶縁膜４１６で覆われる。これに伴い、第１層間絶縁膜４１６は基板４０３の第１領域Ａで第１アクティブパターン４１２の下部と上部との間に位置する高さを有することができる。一方、基板４０３の第２領域Ｂでは第１層間絶縁膜４１６は第２アクティブパターン４１５上の第２マスク４１３を露出させる。即ち、第１層間絶縁膜４１６の上部面は、第２領域Ｂで第２マスク４１３の上部面と実質的に同じ高さに位置することができる。
第１層間絶縁膜４１６によって露出した第１アクティブパターン４１２の上部側壁上に第１ゲート絶縁膜４２１を形成する。第１ゲート絶縁膜４２１は、第１アクティブパターン４１２と後続して形成される第１ゲート電極４２４との間を電気的に絶縁させる機能を遂行する。第１ゲート絶縁膜４２１は、第１アクティブパターン４１２の上部側壁を包むように形成することができる。第１ゲート絶縁膜４２１はシリコン酸化物及び／または、金属酸化物を使って形成することができる。
第１層間絶縁膜４１６上に第１アクティブパターン４１２を覆う導電膜（図示せず）を形成する。このような導電膜は不純物がドーピングされたポリシリコン、金属及び／または、金属化合物を使って形成することができる。前記導電膜上に第３マスク（図示せず）を形成した後、前記第３マスクをエッチングマスクとして利用し、前記導電膜を部分的にエッチングすることによって第１層間絶縁膜４１６上に第１ゲート電極４２４を形成する。第１ゲート電極４２４は第１アクティブパターン４１２の上部側壁を包むように形成することができる。また、第１ゲート電極４２４は、第１アクティブパターン４１２の上部より実質的に低い高さで形成されることができる。これに伴い、第１アクティブパターン４１２の上部は第１ゲート電極４２４から部分的に露出されることができる。
基板４０３の第１領域Ａの第１マスク４１１を除去して第１アクティブパターン４１２の上部表面を露出させる。この場合、基板４０３の第２領域Ｂに位置する第２マスク４１３は除去されないこともある。
露出した第１アクティブパターン４１２の上部表面に第２不純物を注入して第２不純物領域４２７を形成する。第２不純物領域４２７は前記第１トランジスタのソース／ドレーン領域として機能することができる。例えば、前記第２不純物はＰ型不純物または、Ｎ型不純物を含むことができる。また、第２不純物領域４２７の第２不純物は第１不純物領域４１８の第１不純物と実質的に同一または類似していることができる。
第２不純物領域４２７が形成されると、基板４０３の第１領域Ａには第１アクティブパターン４１２、第１ゲート絶縁膜４２１、第１ゲート電極４２４、第１不純物領域４１８、及び第２不純物領域４２７を含む第１トランジスタが形成される。従って、前記第１トランジスタは第１ゲート電極４２４の下部及び上部にそれぞれ隣接する第１及び第２不純物領域４１８、４２７を含む。
基板４０３の第２領域Ｂで第２マスク４１３を除去して第２アクティブパターン４１５を露出させた後、露出した第２アクティブパターン４１５上に第２ゲート絶縁膜４３０、第２ゲート電極４３３及びゲートマスク４３６を順に形成する。第２ゲート絶縁膜４３０はシリコン酸化物及び／または、金属酸化物を使って形成することができ、第２ゲート電極４３３は不純物がドーピングされたポリシリコン、金属及び／または、金属化合物を使って形成することができる。また、ゲートマスク４３６はシリコン窒化物、シリコン酸窒化物などのように第１層間絶縁膜４１６及び第２アクティブパターン４１５に対してエッチング選択比を有する物質を使って形成することができる。
図３５を再び参照すると、ゲートマスク４３６と第２ゲート電極４３３の側壁上にゲートスペーサー４３９を形成する。ゲートスペーサー４３９はシリコン窒化物のような窒化物またはシリコン酸窒化物などの酸窒化物を使って形成することができる。
第２ゲート電極４３３とゲートスペーサー４３９をマスクとして利用し、第２ゲート電極４３３に隣接する第２アクティブパターン４１５に第３不純物を注入することによって第３不純物領域４４２及び第４不純物領域４４５を形成する。第３及び第４不純物領域４４２、４４５は、それぞれ第２ゲート電極４３３の一側及び他側に隣接する第２アクティブパターン４１５の部分に形成することができる。その結果、基板４０３の第２領域Ｂには第２ゲート絶縁膜４３０、第２ゲート電極４３３、第３不純物領域４４２、及び第４不純物領域４４５を含む第２トランジスタが形成される。
第１層間絶縁膜４１６上に第２層間絶縁膜４４０を形成した後、第２層間絶縁膜４４０上にエッチング阻止膜４４８及び犠牲膜４６６を順次に形成する。犠牲膜４６６、エッチング阻止膜４４８及び第２層間絶縁膜４４０を部分的にエッチングすることによって、第１アクティブパターン４１２上部に位置する第２不純物領域４２７を露出させる開口４６８を形成する。エッチング阻止膜４４８、犠牲膜４６６及び開口４６８を形成する工程は、上述の色々な実施形態の場合と実質的に同一または類似していることができる。
開口４６８を埋め立てる第１及び第２導電パターン（図示せず）を形成した後、前記第２導電パターン上に第３導電パターンを形成して図３１を参照して説明した電極構造体と実質的に同一または類似の構造を有する電極構造体を形成する。前記電極構造体をカバーする誘電層と上部電極を順次に形成することによって、基板４０３上にキャパシタを含む半導体装置を製造する。
図３６は本発明の実施形態に係るメモリ装置を具備するメモリシステムを説明するためのブロック図である。
図３６を参照すると、メモリ装置５１０はコンピュータのようなメモリシステム５００内に位置する中央処理装置（ＣＰＵ）５２０に電気的に接続される。メモリシステム５００は、パーソナルコンピュータ、パーソナルデータアシスタントなどを含むことができる。メモリ装置５１０は中央処理装置５２０に直接的に接続されるかまたは、バス（ｂｕｓ）等を介して接続されることができる。
メモリ装置５１０には前述した本発明の多様な実施形態に係る電極構造体を具備するキャパシタが適用されることができる。従って、メモリ装置５１０は、高い集積度と蓄積容量を有しながら要求されるレベルの電気的特性を満足させることができる。このようなメモリ装置５１０がメモリシステム５００に適用されるため、メモリシステム５００の性能向上を企てることができる。
図３７は、本発明の他の実施形態に係るメモリ装置を含むメモリシステムを説明するためのブロック図である。
図３７を参照すると、メモリシステム５５０は、携帯用電子装備を含むことができる。例えば、メモリシステム５５０はＰＭＰ装置、携帯用通信装置、ＭＰ３プレーヤー、携帯用ディスプレープレーヤー、電子辞典などに該当することができる。メモリシステム５５０は、半導体メモリ装置５５５、メモリコントローラー５６０、ＥＤＣ５６５、表示部材５７０、及びインターフェース５７５を具備する。メモリ装置５５５は、上述のような本発明の色々な実施形態に係る電極構造体を具備することができる。
音響データまたは、映像データなどのようなデータはＥＤＣ５６５によってメモリコントローラー５６０を通じて半導体メモリ装置５５５に入力または、メモリ装置５５５から出力される。このような音響及び／または映像データは、ＥＤＣ５６５からメモリ装置５５５に直接入力されることができ、メモリ装置５５５からＥＤＣ５６５に直接出力されることもできる。ＥＤＣ５６５は、前記音響及び／または、映像データをメモリ装置５５５内に保存するようにエンコーディング（ｅｎｃｏｄｉｎｇ）する。例えば、ＥＤＣ５６５は、メモリ装置５５５内に音響データを保存するためにＭＰ３ファイルでエンコーディングすることができる。また、ＥＤＣ５６５は、メモリ装置５５５内に映像データを保存するためにＭＰＥＧファイルでエンコーディングすることができる。ＥＤＣ５６５は、互いに異なるフォーマットによって互いに異なる形態のデータをエンコーディングするための複合エンコーダーを含むことができる。例えば、ＥＤＣ５６５は音響データのためのＭＰ３エンコーダー及び映像データのためのＭＰＥＧエンコーダーを同時に含むことができる。
また、ＥＤＣ５６５は、メモリ装置５５５から出力をデコーディング（ｄｅｃｏｄｉｎｇ）することができる。例えば、ＥＤＣ５６５はメモリ装置５５５から出力された音響データをＭＰ３ファイルでデコーディングすることができる。一方、ＥＤＣ５６５は、メモリ装置５５５から出力された映像データをＭＰＥＧファイルでデコーディングすることができる。また、ＥＤＣ５６５は、音響データのためのＭＰ３デコーダーと映像データのためのＭＰＥＧデコーダーを同時に含むことができる。しかし、ＥＤＣ５６５は、音響及び／または映像データのためのデコーダーのみを含むこともできる。例えば、エンコーディングされた音響及び／または映像データが、ＥＤＣ５６５に入力されてメモリコントローラー５６０及び／またはメモリ装置５５５に伝達されることができる。
ＥＤＣ５６５は、インターフェース５７５を経由してエンコーディングのための音響及び／または映像データ、またはエンコーディングされた音響及び／または映像データを受信することができる。インターフェース５７５はファイヤーワイヤーインターフェース、ＵＳＢインターフェースなどを含むことができる。音響及び／または映像データは、メモリ装置５５５からインターフェース５７５を経由して表示部材５７０を通じて出力されることができる。
表示部材５７０は、メモリ装置５５５から直接出力されるか、またはＥＤＣ５６５によってデコーディングされた音響及び／または映像データを使用者に表示することができる。表示部材５７０は音響データを出力するためのスピーカージャックや映像データを出力するディスプレースクリーンなどを含むことができる。
本発明の実施形態において、上述のように高い集積度と蓄積容量を確保しながら要求されるレベルの電気的特性を具備するメモリ装置５５５がメモリシステム５５０に適用されることによって、メモリシステム５５０の性能を改善させることができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
１、５０ 対象体
３、５３ 予備絶縁層
５、５５、１０５、２０５、３０５ 絶縁層
７、５８、１１３、３８８ 予備第１導電パターン
１０、６０、１１５、１１６、２１５、３１３、３９０、４５１
第１導電パターン
１５、６５、１２０、１２１、２２０、３２０、３９５、４５４
第２導電パターン
１８、１５０、２５０、３４０、４６０ 誘電層
２３ 上部電極層
２０、７０ 誘電層パターン
２５、７５、１６０、２６０、３４５、４７０
上部電極
４０、９５ キャパシタ
８０ 犠牲層
８５、１１８ 第１犠牲パターン
８８、１３４ 第２犠牲パターン
１００、２００、３００、３５０、４０３ 基板
１１０、２１０、３１０、３８５、４４８ エッチング阻止膜
１２３、１１７、２１８、３１８ 第１犠牲層
１２５、１２６、２２５、３２５、４００、４５７
第３導電パターン
１２３、１２８、２３３、３２３ 第２犠牲層
１２９ 支持層
１３０、２３０、３３０ 支持部材
１４０ 第３犠牲層
２２１ 犠牲導電パターン
３５３ 素子分離膜
３５５ ゲート絶縁膜パターン
３５８ ゲート電極
３６０、４３６ ゲートマスク
３６３ ゲート構造物
３６５、４３９ ゲートスペーサー
３６８、４１８ 第１不純物領域
３７０、４２７ 第２不純物領域
３７１、４１６ 第１層間絶縁膜
３７３ 第１プラグ
３７５ 第２プラグ
３８０、４４０ 第２層間絶縁膜
３８３ 第３層間絶縁膜
４０８ 第１配線
４０９ 第２配線
４１２ 第１アクティブパターン
４１５ 第２アクティブパターン
４２１ 第１ゲート絶縁膜
４２４ 第１ゲート電極
４３０ 第２ゲート絶縁膜
４３３ 第２ゲート電極
４４２ 第３不純物領域
４４５ 第４不純物領域
３、５３ 予備絶縁層
５、５５、１０５、２０５、３０５ 絶縁層
７、５８、１１３、３８８ 予備第１導電パターン
１０、６０、１１５、１１６、２１５、３１３、３９０、４５１
第１導電パターン
１５、６５、１２０、１２１、２２０、３２０、３９５、４５４
第２導電パターン
１８、１５０、２５０、３４０、４６０ 誘電層
２３ 上部電極層
２０、７０ 誘電層パターン
２５、７５、１６０、２６０、３４５、４７０
上部電極
４０、９５ キャパシタ
８０ 犠牲層
８５、１１８ 第１犠牲パターン
８８、１３４ 第２犠牲パターン
１００、２００、３００、３５０、４０３ 基板
１１０、２１０、３１０、３８５、４４８ エッチング阻止膜
１２３、１１７、２１８、３１８ 第１犠牲層
１２５、１２６、２２５、３２５、４００、４５７
第３導電パターン
１２３、１２８、２３３、３２３ 第２犠牲層
１２９ 支持層
１３０、２３０、３３０ 支持部材
１４０ 第３犠牲層
２２１ 犠牲導電パターン
３５３ 素子分離膜
３５５ ゲート絶縁膜パターン
３５８ ゲート電極
３６０、４３６ ゲートマスク
３６３ ゲート構造物
３６５、４３９ ゲートスペーサー
３６８、４１８ 第１不純物領域
３７０、４２７ 第２不純物領域
３７１、４１６ 第１層間絶縁膜
３７３ 第１プラグ
３７５ 第２プラグ
３８０、４４０ 第２層間絶縁膜
３８３ 第３層間絶縁膜
４０８ 第１配線
４０９ 第２配線
４１２ 第１アクティブパターン
４１５ 第２アクティブパターン
４２１ 第１ゲート絶縁膜
４２４ 第１ゲート電極
４３０ 第２ゲート絶縁膜
４３３ 第２ゲート電極
４４２ 第３不純物領域
４４５ 第４不純物領域
Claims (35)
- 開口を有する絶縁層を具備する対象体と、
前記開口を埋め立てながら前記絶縁層から突出する金属を含む第１導電パターン、そして前記第１導電パターンから生成される金属酸化物を含み、前記第１導電パターンから延びる第２導電パターンを具備する電極構造体と、
前記電極構造体上に配置される誘電層と、
前記誘電層上に配置される上部電極と、を含むキャパシタ。 - 前記第１導電パターンはタングステン、ルテニウム及び／またはインジウムを含み、前記第２導電パターンはタングステン酸化物、ルテニウム酸化物及び／またはインジウム酸化物を含むことを特徴とする請求項１に記載のキャパシタ。
- 前記第１導電パターンと前記第２導電パターンは一体で形成されることを特徴とする請求項１に記載のキャパシタ。
- 前記第１導電パターンと前記第２導電パターンは同じ断面構造を有することを特徴とする請求項１に記載のキャパシタ。
- 前記第１導電パターンはふっくらした上部表面を有することを特徴とする請求項１に記載のキャパシタ。
- 前記第２導電パターンは前記第１導電パターンの上部側部から前記対象体に対して垂直する方向に延びることを特徴とする請求項１に記載のキャパシタ。
- 前記第１導電パターンは凹んだ上部表面を有することを特徴とする請求項６に記載のキャパシタ。
- 前記第２導電パターンは円形シリンダー、楕円形シリンダーまたは、多角形シリンダーの形状を有することを特徴とする請求項６に記載のキャパシタ。
- 前記第２導電パターンの下部は前記第１導電パターンに部分的に埋め込まれていることを特徴とする請求項６に記載のキャパシタ。
- 絶縁層を有する基板と、
前記絶縁層に埋め立てられて金属を含む第１導電パターン、前記第１導電パターンから延びて金属酸化物を含む第２導電パターン、そして前記第２導電パターン上に配置される第３導電パターンを含む電極構造体と、
前記第２及び第３導電パターン上に配置される誘電層と、
前記誘電層上に配置される上部電極と、を含むキャパシタ。 - 前記第１導電パターンと前記第２導電パターンは同じ断面形状を有することを特徴とする請求項１０に記載のキャパシタ。
- 前記第３導電パターンは、円形ピラー、楕円形ピラー、多角形ピラー、円形シリンダー、楕円形シリンダーまたは、多角形シリンダーの形状を有することを特徴とする請求項１０に記載のキャパシタ。
- 前記第３導電パターンは下部幅より広い上部幅を有することを特徴とする請求項１２に記載のキャパシタ。
- 前記第３導電パターンの下部幅は前記第２導電パターンの幅と同一または小さいことを特徴とする請求項１３に記載のキャパシタ。
- 前記第３導電パターンは前記第１導電パターンと同一な金属を含むことを特徴とする請求項１０に記載のキャパシタ。
- 前記第３導電パターンは金属、金属化合物、及び／またはポリシリコンを含むことを特徴とする請求項１０に記載のキャパシタ。
- 隣接する第３導電パターンの間に配置される支持部材をさらに含むことを特徴とする請求項１０に記載のキャパシタ。
- 絶縁層を有する基板と、
前記絶縁層に埋め立てられ、金属を含む第１導電パターン、前記第１導電パターン上に配置される第２導電パターン、そして前記第２導電パターンから延びて前記第２導電パターンと一体で形成される第３導電パターンを含む電極構造体と、
前記第２及び第３導電パターン上に配置される誘電層と、
前記誘電層上に配置される上部電極と、を含むキャパシタ。 - 前記第２導電パターン及び前記第３導電パターンは、それぞれ前記第１導電パターンと同じ金属を含むことを特徴とする請求項１８に記載のキャパシタ。
- 前記第２導電パターン及び前記第３導電パターンはそれぞれ円形シリンダー、楕円形シリンダーまたは、多角形シリンダーの形状を有することを特徴とする請求項１８に記載のキャパシタ。
- 不純物領域を有する基板と、
前記基板上に配置されるスイッチング素子と、
前記不純物領域に電気的に接続されて金属を含む第１導電パターン、前記第１導電パターンから生成されて金属酸化物を含む第２導電パターン、及び前記第２導電パターン上に配置される第３導電パターンを具備する電極構造体と、
前記電極構造体上に配置される誘電層と、
前記誘電層上に配置される上部電極と、を含む半導体装置。 - 前記スイッチング素子は前記基板に対して水平に形成されるチャネルを有するトランジスタまたは前記基板に対して垂直に形成されるチャネルを有するトランジスタを含むことを特徴とする請求項２１に記載の半導体装置。
- 不純物領域を有する基板と、
前記基板上に配置されるトランジスタと、
前記不純物領域に電気的に接続される第１導電パターン、前記第１導電パターン上に配置される第２導電パターン、及び前記第２導電パターンから延びて前記第２導電パターンと一体で形成される第３導電パターンを具備する電極構造体と、
前記電極構造体を覆う誘電層と、
前記誘電層上に配置される上部電極と、を含む半導体装置。 - 対象体上に第１開口を有する予備絶縁層を形成する段階と、
前記第１開口を埋め立てして金属を含む予備第１導電パターンを形成する段階と、
前記予備絶縁層上部に突出して前記予備第１導電パターンから生成された金属酸化物を含む第２導電パターンを形成して前記予備第１導電パターンを第１導電パターンに変化させる段階と、
前記予備絶縁層を部分的に除去して前記第１導電パターンの上部を露出させる段階と、
前記第１及び第２導電パターン上に誘電層を形成する段階と、
前記誘電層上に上部電極を形成する段階と、を含むキャパシタの製造方法。 - 前記第２導電パターンの抵抗を調節する段階をさらに含むことを特徴とする請求項２４に記載のキャパシタの製造方法。
- 前記第２導電パターンの抵抗を調節する段階は、水素またはアンモニアを含む雰囲気下で遂行される還元工程を含むことを特徴とする請求項２５に記載のキャパシタの製造方法。
- 前記第２導電パターン及び前記第１導電パターンを形成する段階は、前記予備第１導電パターンを酸化させる段階を含むことを特徴とする請求項２４に記載のキャパシタの製造方法。
- 前記予備第１導電パターンを酸化させる段階は、熱酸化工程またはプラズマ酸化工程を含むことを特徴とする請求項２７に記載のキャパシタの製造方法。
- 前記第２導電パターンを形成する前に前記予備絶縁層上に第２開口を有する犠牲層を形成する段階と、
前記第２開口の側壁上に第１犠牲パターンを形成する段階と、
前記第２開口を埋め立てる第２犠牲パターンを形成する段階と、
前記第１犠牲パターンを除去して前記予備第１導電パターンを露出させる第３開口を形成する段階と、
前記第３開口に前記第２導電パターンを形成する段階と、をさらに含むことを特徴とする請求項２４に記載のキャパシタの製造方法。 - 基板上に絶縁層を形成する段階と、
前記絶縁層に埋め立てられた金属を含む第１導電パターンを形成する段階と、
前記第１導電パターンから生成される金属酸化物を含む第２導電パターンを形成する段階と、
前記第２導電パターン上に第３導電パターンを形成する段階と、
前記第２及び第３導電パターン上に誘電層を形成する段階と、
前記誘電層上に上部電極を形成する段階と、を含むキャパシタの製造方法。 - 前記第３導電パターンを形成する段階は、隣接する第３導電パターンの間に支持部材を形成する段階をさらに含むことを特徴とする請求項３０に記載のキャパシタの製造方法。
- 前記第２導電パターンを形成する前に前記絶縁層上に第１犠牲層を形成する段階と、
前記第１犠牲層上に前記第２導電パターンを覆う第２犠牲層を形成する段階と、
前記第２犠牲層をエッチングして前記第２導電パターンを露出させる開口を形成する段階と、
前記露出した第２導電パターンと前記開口の側壁上に前記第３導電パターンを形成する段階と、をさらに含むことを特徴とする請求項３０に記載のキャパシタの製造方法。 - 前記第１導電パターン及び前記第１犠牲層上に第２犠牲層を形成する段階と、
前記第２犠牲層をエッチングして前記第１導電パターンを露出させる第１開口を形成する段階と、
前記第１開口の側壁上に第１犠牲パターンを形成する段階と、
前記第１開口を埋め立てる第２犠牲パターンを形成する段階と、
前記第１犠牲パターンを除去して前記第１導電パターンを部分的に露出させる第２開口を形成する段階と、
前記第２開口を埋め立てる前記第２導電パターンを形成する段階と、をさらに含むことを特徴とする請求項３０に記載のキャパシタの製造方法。 - 基板上に絶縁層を形成する段階と、
前記絶縁層に埋め立てられた金属を含む第１導電パターンを形成する段階と、
前記第１導電パターンから生成される金属酸化物を含む犠牲導電パターンを形成する段階と、
前記犠牲導電パターンを除去して前記第１導電パターンを露出させる段階と、
前記第１導電パターン上に第２導電パターンを形成する段階と、
前記第２導電パターン上に第３導電パターンを形成する段階と、
前記第２及び第３導電パターン上に誘電層を形成する段階と、
前記誘電層上に上部電極を形成する段階と、を含むキャパシタの製造方法。 - 前記犠牲導電パターンを覆う犠牲層を形成する段階と、
前記犠牲層をエッチングして前記犠牲導電パターンを露出させる第１開口を形成する段階と、
前記犠牲導電パターンを除去して前記第１開口に連通して前記第１導電パターンを露出させる第２開口を形成する段階と、
露出した第１導電パターン及び前記第２開口の側壁上に前記第２導電パターンを形成する段階と、
前記第１開口の側壁上に前記第２導電パターンから延びる前記第３導電パターンを形成する段階と、をさらに含むことを特徴とする請求項３４に記載のキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100017134A KR101583516B1 (ko) | 2010-02-25 | 2010-02-25 | 전극 구조체를 구비하는 캐패시터, 이의 제조 방법 및 전극 구조체를 포함하는 반도체 장치 |
| KR10-2010-0017134 | 2010-02-25 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2011176313A true JP2011176313A (ja) | 2011-09-08 |
| JP2011176313A5 JP2011176313A5 (ja) | 2014-02-13 |
| JP5702183B2 JP5702183B2 (ja) | 2015-04-15 |
Family
ID=44475776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011033172A Active JP5702183B2 (ja) | 2010-02-25 | 2011-02-18 | 電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8580648B2 (ja) |
| JP (1) | JP5702183B2 (ja) |
| KR (1) | KR101583516B1 (ja) |
| TW (1) | TWI590470B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9202822B2 (en) * | 2010-12-17 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101877878B1 (ko) | 2012-06-11 | 2018-07-13 | 에스케이하이닉스 주식회사 | 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법 |
| KR20140108026A (ko) * | 2013-02-28 | 2014-09-05 | 삼성디스플레이 주식회사 | 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 |
| KR20150044646A (ko) * | 2013-10-17 | 2015-04-27 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102179169B1 (ko) * | 2014-09-02 | 2020-11-18 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조방법 |
| US9685368B2 (en) | 2015-06-26 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure having an etch stop layer over conductive lines |
| KR102449613B1 (ko) * | 2016-01-06 | 2022-10-04 | 삼성전자주식회사 | 커패시터 |
| TW201833991A (zh) * | 2016-11-08 | 2018-09-16 | 美商應用材料股份有限公司 | 自對準圖案化之方法 |
| KR101963285B1 (ko) * | 2017-04-26 | 2019-03-28 | 삼성전기주식회사 | 커패시터 및 이를 포함하는 실장기판 |
| KR102609518B1 (ko) | 2018-09-21 | 2023-12-05 | 삼성전자주식회사 | 반도체 소자 형성 방법 |
| US11233058B2 (en) * | 2018-12-19 | 2022-01-25 | Xia Tai Xin Semiconductor (Qing Dao) Ltd. | Semiconductor device and method for fabricating the same |
| KR102723487B1 (ko) | 2020-03-02 | 2024-10-28 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| KR102622419B1 (ko) | 2020-06-03 | 2024-01-08 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
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| US6576941B1 (en) | 2002-02-20 | 2003-06-10 | Samsung Electronics Co., Ltd. | Ferroelectric capacitors on protruding portions of conductive plugs having a smaller cross-sectional size than base portions thereof |
| JP4290421B2 (ja) * | 2002-12-27 | 2009-07-08 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7247537B2 (en) * | 2003-08-18 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device including an improved capacitor and method for manufacturing the same |
| KR101075528B1 (ko) | 2004-06-30 | 2011-10-20 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
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| KR100681274B1 (ko) * | 2004-11-25 | 2007-02-09 | 삼성전자주식회사 | 커패시터 및 그 제조 방법 |
| KR100712502B1 (ko) * | 2004-11-30 | 2007-05-02 | 삼성전자주식회사 | 금속-유전막-금속 캐패시터 및 그 제조방법 |
| KR100734144B1 (ko) | 2004-12-30 | 2007-06-29 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 커패시터 형성 방법 |
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-
2010
- 2010-02-25 KR KR1020100017134A patent/KR101583516B1/ko active IP Right Grant
-
2011
- 2011-02-11 TW TW100104675A patent/TWI590470B/zh active
- 2011-02-18 JP JP2011033172A patent/JP5702183B2/ja active Active
- 2011-02-25 US US13/035,342 patent/US8580648B2/en active Active
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| JP2004152864A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110097334A (ko) | 2011-08-31 |
| US20110204427A1 (en) | 2011-08-25 |
| TWI590470B (zh) | 2017-07-01 |
| TW201140852A (en) | 2011-11-16 |
| US8580648B2 (en) | 2013-11-12 |
| JP5702183B2 (ja) | 2015-04-15 |
| KR101583516B1 (ko) | 2016-01-11 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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