TWI757009B

TWI757009B - 半導體元件及其製造方法

Info

Publication number: TWI757009B
Application number: TW109146078A
Authority: TW
Inventors: 真鍋和孝; 魏宏諭
Original assignee: 華邦電子股份有限公司
Priority date: 2020-12-24
Filing date: 2020-12-24
Publication date: 2022-03-01
Also published as: TW202226534A

Abstract

一種半導體元件，包括基底與電容器。基底包括記憶體陣列區。電容器位於記憶體陣列區中。電容器包括第一電極、第二電極與絕緣層。第一電極位於基底上。第二電極包括第一導體層與金屬層。第一導體層位於第一電極上。金屬層位於第一導體層上。金屬層暴露出部分第一導體層。絕緣層位於第一電極與第二電極之間。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有電容器的半導體元件及其製造方法。

目前，在半導體元件的製程中，會藉由氫燒結(H₂ sintering)處理來減少懸浮鍵(dangling bonds)，以提升半導體元件的電性表現。在一些半導體元件(如，動態隨機存取記憶體(dynamic random access memory，DRAM))中，電容器的上電極包括硼摻雜矽鍺層(B-doped SiGe layer)與鎢層，其中鎢層亦可在形成接觸窗的過程中作為蝕刻終止層。然而，在進行氫燒結處理時，鎢層會形成氫穿透進入矽基底的强大屏障，而妨礙氫燒結處理的進行，而會降低半導體元件的電性表現。

目前的解決方案是省略上電極中的鎢層，以使得氫燒結處理可以順利進行。如此一來，由於在形成接觸窗的過程中缺少作為蝕刻終止層的鎢層，因此必須增加硼摻雜矽鍺層的厚度。然而，由於較厚的硼摻雜矽鍺層在不同記憶體陣列區之間的均勻性較差，因此會降低半導體元件的電性表現。此外，若省略上電極中的鎢層，會使得接觸窗與上電極之間的阻值增加，且增加接觸窗洞(contact hole)蝕刻時不均勻性，而降低半導體元件的電性表現。

本發明提供一種半導體元件及其製造方法，其可提升半導體元件的電性表現。

本發明提出一種半導體元件，包括基底與電容器。基底包括記憶體陣列區。電容器位於記憶體陣列區中。電容器包括第一電極、第二電極與絕緣層。第一電極位於基底上。第二電極包括第一導體層與金屬層。第一導體層位於第一電極上。金屬層位於第一導體層上。金屬層暴露出部分第一導體層。絕緣層位於第一電極與第二電極之間。

本發明提出一種半導體元件的製造方法，包括以下步驟。提供基底。基底包括記憶體陣列區。在記憶體陣列區中形成電容器。電容器的形成方法包括以下步驟。在記憶體陣列區的基底上形成第一電極。在第一電極上形成絕緣層。在絕緣層上形成第二電極。第二電極的形成方法包括以下步驟。在絕緣層上形成第一導體層。在第一導體層上形成金屬層。金屬層暴露出部分第一導體層。

基於上述，在本發明所提出的半導體元件及其製造方法中，由於金屬層暴露出第一導體層，亦即金屬層未完全覆蓋第一導體層，因此可順利進行後續的氫燒結處理，以提升半導體元件的電性表現。此外，由於金屬層可在後續形成接觸窗的過程中作為蝕刻終止層，因此無須增加第一導體層的厚度。如此一來，第一導體層在不同記憶體陣列區之間可具有較佳均勻性，進而可有效地提升半導體元件的電性表現。此外，後續形成的接觸窗可電性連接至第二電極中的金屬層，藉此可降低接觸窗與第二電極之間的阻值，進而提升半導體元件的電性表現。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10,20,30:半導體元件

100:基底

102:內連線結構

104,126,210,314:電極

106,108,118,130,200,202,214,306,318:介電層

110:絕緣材料層

110a:絕緣層

112,114:導體材料層

112a,114a:導體層

116,116a,208,304,304a:金屬材料層

116b,208a,304b:金屬層

120,122,204,300,308,310:圖案化光阻層

124,132,134,216,218,230,312,320,322:開口

128,212,316:電容器

130,200,202,306,318:介電層

136,140,220,224,324,328:阻障層

138,142,222,226,326,330:接觸窗

144,228,332:氫燒結處理

206,302:凹槽

R1:記憶體陣列區

R2:周邊電路區

圖1為根據本發明一實施例的半導體元件的立體圖。

圖2A至圖2G為沿著圖1中的I-I’剖面線的半導體元件的製造流程剖面圖。

圖3A為圖2G中的金屬層、接觸窗與導體層的上視圖。

圖3B至圖3G為根據本發明另一些實施例的金屬層、接觸窗與導體層的上視圖。

圖4為根據本發明另一實施例的半導體元件的立體圖。

圖5A至圖5H為沿著圖4中的II-II’剖面線的半導體元件的製造流程剖面圖。

圖6為根據本發明另一實施例的半導體元件的立體圖。

圖7A至圖7E為沿著圖6中的III-II’剖面線的半導體元件的製造流程剖面圖。

圖1為根據本發明一實施例的半導體元件的立體圖。圖2A至圖2G為沿著圖1中的I-I’剖面線的半導體元件的製造流程剖面圖。在圖1中省略圖2A至圖2G中的部分構件，以清楚繪示出圖1中各構件之間的配置關係。

請參照圖2A，提供基底100。基底100可為半導體基底，如矽基底。基底100可包括記憶體陣列區R1與周邊電路區R2。此外，依據半導體元件的種類，在基底100上可具有相應的元件。在本實施例中，半導體元件是以動態隨機存取記憶體(DRAM)為例。在此情況下，在記憶體陣列區R1中的基底100上可具有相應的電晶體(未示出)，且在周邊電路區R2的基底100上可具有相應的主動元件(如，感測放大器(sense amplifier))(未示出)以及電性連接於主動元件的內連線結構102。在一些實施例中，在內連線結構102上可具有蝕刻終止層(未示出)。此外，在基底100上更可具有所需的介電層(未示出)與其他內連線結構(未示出)等，且在基底100中更可具有所需的構件(如，隔離結構或摻雜區等)，於此省略其說明。

接著，在記憶體陣列區R1的基底100上形成電極104。電極104可電性連接至基底100上相應的電晶體。電極104的材料例如是鈦、氮化鈦或其組合。在一些實施例中，在形成電極104之後，會留下介電層106與介電層108。介電層106與介電層108 的材料例如是氮化矽。然後，可共形地在電極104上形成絕緣材料層110。絕緣材料層110的材料可為介電材料，如高介電常數材料(high-k material)。接下來，可共形地在絕緣材料層110上形成導體材料層112。導體材料層112的材料例如是鈦、氮化鈦或其組合。之後，可在導體材料層112上形成導體材料層114。導體材料層114的材料例如是經摻雜的半導體材料，如硼摻雜矽鍺層(BSiGe)或摻雜多晶矽。

請參照圖2B，可直接在導體材料層114上形成金屬材料層116。金屬材料層116的材料例如是鎢等金屬。接著，可在金屬材料層116上形成介電層118。介電層118的材料例如是氧化矽，如四乙氧基矽烷(tetraethyl orthosilicate，TEOS)氧化矽。然後，可在介電層118上形成圖案化光阻層120。圖案化光阻層120可暴露出位在周邊電路區R2中的部分介電層118。

請參照圖2C，可利用圖案化光阻層120作為罩幕，移除位在周邊電路區R2中的部分介電層118、部分金屬材料層116、部分導體材料層114、部分導體材料層112與部分絕緣材料層110，以在電極104上形成絕緣層110a、在絕緣層110a上形成導體層112a、在導體層112a上形成導體層114a、且在導體層114a上形成金屬材料層116a。接著，移除圖案化光阻層120。

請參照圖2D，可形成圖案化光阻層122。接著，可利用圖案化光阻層122作為罩幕，移除部分介電層118與部分金屬材料層116a。藉此，可對金屬材料層116a進行圖案化製程，而形成暴露出部分導體層114a的金屬層116b。如此一來，可在導體層114a上形成金屬層116b。舉例來說，在進行上述製程之後，金屬層116b可具有至少一個開口124，且開口124暴露出部分導體層114a。

藉由上述製程，可在絕緣層110a上形成電極126，且可在記憶體陣列區R1中形成電容器128，但本發明的電容器128的製造方法並不以此為限。電容器128可為柱狀電容器(cylinder capacitor)，但本發明並不以此為限。電極126可包括導體層114a、金屬層116b與導體層112a。電容器128可包括電極104、電極126與絕緣層110a。

請參照圖2E，可移除圖案化光阻層122。接著，可在記憶體陣列區R1與周邊電路區R2中形成介電層130，且介電層130可填入開口124。介電層130可具有平坦的上表面。介電層130的材料例如是氧化矽，如四乙氧基矽烷(TEOS)氧化矽。介電層130的形成方法例如是先沉積介電材料層，再利用蝕刻製程及/或化學機械研磨製程對介電材料層進行平坦化，但本發明並不以此為限。

請參照圖2F，可在記憶體陣列區R1的介電層130與介電層118中形成暴露出電容器128的開口132，且可在周邊電路區R2的介電層130中形成暴露出內連線結構102的開口134。舉例來說，開口132可暴露出電容器128中的金屬層116b。開口132與開口134的形成方法例如是藉由微影製程與蝕刻製程對介電層130與介電層118進行為圖案化。在一些實施例中，亦可利用圖案化硬罩幕層(未示出)作為形成開口132與開口134的罩幕。在用以形成開口132與開口134的蝕刻製程中，由於蝕刻製程對金屬層116b的蝕刻速率遠小於對介電層130的蝕刻速率，因此可藉由蝕刻製程依序形成開口132與開口134，且蝕刻製程可順利地停在開口132所暴露出的金屬層116b上以及開口134所暴露出的內連線結構102上。此外，內連線結構102與金屬層116b可為相同材料。另外，在用以形成開口132與開口134的蝕刻製程中，可能會移除部分內連線結構102與部分金屬層116b。

請參照圖2G，可在開口132中形成電性連接至金屬層116b的阻障層136與接觸窗138，且可在開口134中形成電性連接至內連線結構102的阻障層140與接觸窗142。阻障層136與阻障層140的材料例如是鈦、氮化鈦或其組合。接觸窗138與接觸窗142的材料例如是鎢。在另一些實施例中，可省略阻障層136與阻障層140。

接著，可進行氫燒結處理144，藉此可減少基底100上的懸浮鍵，進而可提升半導體元件的電性表現。在一些實施例中，可在進行後段製程(back-end-of-line，BEOL)之後，進行氫燒結處理144。

以下，藉由圖1與圖2G來說明上述實施例的半導體元件10。此外，雖然半導體元件10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1與圖2G，半導體元件10包括基底100與電容器128。基底100可包括記憶體陣列區R1與周邊電路區R2。周邊電路區R2中可具有內連線結構102。電容器128位於所述記憶體陣列區R1中，且包括電極104、電極126與絕緣層110a。電極104位於基底100上。電極126包括導體層114a與金屬層116b。導體層114a位於電極104上。金屬層116b位於導體層114a上。金屬層116b與導體層114a可直接接觸。金屬層116b暴露出部分導體層114a。舉例來說，金屬層116b可暴露出導體層114a的部分頂面。此外，金屬層116b可位於導體層114a的頂面與側面上。絕緣層110a位於電極104與電極126之間。此外，電極126更可包括導體層112a。導體層112a位於導體層114a與絕緣層110a之間。

另外，半導體元件10更可包括介電層118、介電層130、阻障層136、接觸窗138、阻障層140與接觸窗142中的至少一者。介電層118位在金屬層116b上。介電層130覆蓋電容器128與內連線結構102。阻障層136與接觸窗138位於記憶體陣列區R1中，且電性連接至金屬層116b。阻障層136可位在開口132中，且接觸窗138可位在開口132中的阻障層136上。阻障層140與接觸窗142位於周邊電路區R2中，且電性連接至內連線結構102。阻障層140可位在開口134中，且接觸窗142可位在開口134中的阻障層140上。接觸窗138與接觸窗142的上視形狀可為矩形、橢圓形、圓形或其組合。

圖3A為圖2G中的金屬層、接觸窗與導體層的上視圖。圖3B至圖3G為根據本發明另一些實施例的金屬層、接觸窗與導體層的上視圖。

請參照圖3A至圖3G，金屬層116b暴露出部分導體層114a。金屬層116b可具有至少一個開口124，且開口124暴露出部分導體層114a。開口124的形狀可為矩形(圖3A、圖3D與圖3E)、橢圓形(圖3B)、圓形(圖3C)或其組合，但本發明並不以此為限。只要金屬層116b暴露出部分導體層114a，且接觸窗138可位在金屬層116b正上方，即屬於本發明所涵蓋的範圍。

圖4為根據本發明另一實施例的半導體元件的立體圖。圖5A至圖5H為沿著圖4中的II-II’剖面線的半導體元件的製造流程剖面圖。在圖4中省略圖5A至圖5H中的部分構件，以清楚繪示出圖4中各構件之間的配置關係。圖5A至圖5H為接續圖2A的步驟之後的製作流程剖面圖。

請參照圖5A，可在導體材料層114上形成介電層200。介電層200可暴露出部分導體材料層114，且可作為硬罩幕層。介電層200的材料例如是氧化矽，如四乙氧基矽烷(TEOS)氧化矽。

請參照圖5B，可利用介電層200作為罩幕，移除位在周邊電路區R2中的部分導體材料層114、部分導體材料層112與部分絕緣材料層110，以在電極104上形成絕緣層110a、在絕緣層110a上形成導體層112a、且在導體層112a上形成導體層114a。

請參照圖5C，可形成覆蓋介電層200與內連線結構102的介電層202。介電層202的材料例如是氧化矽，如四乙氧基矽烷(TEOS)氧化矽。

請參照圖5D，可移除部分介電層202與部分介電層200，而暴露出導體層114a。部分介電層202與部分介電層200的移除方法例如是利用蝕刻製程及/或化學機械研磨製程進行平坦化，但本發明並不以此為限。

請參照圖5E，可形成圖案化光阻層204。接著，可利用圖案化光阻層204作為罩幕，移除部分導體層114a，而在導體層114a中形成凹槽206。

請參照圖5F，可移除圖案化光阻層204。接著，可直接在導體層114a上形成填入凹槽206的金屬材料層208。金屬材料層208的材料例如是鎢等金屬。

請參照圖5G，移除位於凹槽206外部的金屬材料層208，而在凹槽206中形成金屬層208a，而使得金屬層208a暴露出部分導體層114a。如此一來，可在導體層114a上形成金屬層208a。位於凹槽206外部的金屬材料層208的移除方法例如是回蝕刻法、化學機械研磨法或其組合。

藉由上述製程，可在絕緣層110a上形成電極210，且可在記憶體陣列區R1中形成電容器212，但本發明的電容器212的製造方法並不以此為限。電極210可包括導體層114a、金屬層208a與導體層112a。電容器212可包括電極104、電極210與絕緣層110a。電容器212可為柱狀電容器，但本發明並不以此為限。

請參照圖5H，可在記憶體陣列區R1與周邊電路區R2中形成介電層214。介電層214的材料例如是氧化矽。接著，可在記憶體陣列區R1的介電層214中形成暴露出電容器212的開口216，且可在周邊電路區R2的介電層214與介電層202中形成暴露出內連線結構102的開口218。舉例來說，開口216可暴露出電容器212中的金屬層208a。然後，在開口216中形成電性連接至金屬層208a的阻障層220與接觸窗222，且在開口218中形成電性連接至內連線結構102的阻障層224與接觸窗226。開口216、開口218、阻障層220、接觸窗222、阻障層224與接觸窗226的形成方法可參照圖2F與圖2G中的開口132、開口134、阻障層136、接觸窗138、阻障層140與接觸窗142的形成方法，於此不再說明。

接著，可進行氫燒結處理228，藉此可減少基底100上的懸浮鍵，進而可提升半導體元件的電性表現。在一些實施例中，可在進行後段製程(BEOL)之後，進行氫燒結處理228。

以下，藉由圖4與圖5H來說明上述實施例的半導體元件20。此外，雖然半導體元件20的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖4與圖5H，半導體元件20包括基底100與電容器212。基底100可包括記憶體陣列區R1與周邊電路區R2。周邊電路區R2中可具有內連線結構102。電容器212位於所述記憶體陣列區R1中，且包括電極104、電極210與絕緣層110a。電極104位於基底100上。電極210包括導體層114a與金屬層208a。導體層114a位於電極104上。金屬層208a位於導體層114a上，且可位在凹槽206中。金屬層208a與導體層114a可直接接觸。金屬層208a暴露出部分導體層 114a。舉例來說，金屬層208a可暴露出導體層114a的部分頂面。絕緣層110a位於電極104與電極210之間。此外，電極210更可包括導體層112a。導體層112a位於導體層114a與絕緣層110a之間。

另外，半導體元件20更可包括介電層200、介電層202、介電層214、阻障層220、接觸窗222、阻障層224與接觸窗226中的至少一者。介電層200位電容器212的側壁上。介電層202覆蓋內連線結構102。介電層214覆蓋電容器212與介電層202。阻障層220與接觸窗222位於記憶體陣列區R1中，且電性連接至金屬層208a。阻障層220可位在開口216中，且接觸窗222可位在開口216中的阻障層220上。阻障層224與接觸窗226位於周邊電路區R2中，且電性連接至內連線結構102。阻障層224可位在開口218中，且接觸窗226可位在開口218中的阻障層224上。

此外，金屬層208a可具有至少一個開口230，且開口230暴露出部分導體層114a。開口230的數量可依據需求進行調整，並不限於圖5H中的數量。金屬層208a與開口230的形狀與設置方式可參考圖3A至圖3G中的金屬層116a與開口124的形狀與設置方式，於此不再說明。

圖6為根據本發明另一實施例的半導體元件的立體圖。圖7A至圖7E為沿著圖6中的III-II’剖面線的半導體元件的製造流程剖面圖。在圖6中省略圖7A至圖7E中的部分構件，以清楚繪示出圖6中各構件之間的配置關係。圖7A至圖7E為接續圖2A的步驟之後的製作流程剖面圖。

請參照圖7A，可在導體材料層114上形成圖案化光阻層300。接著，可利用圖案化光阻層300作為罩幕，移除部分導體材料層114，而在導體材料層114中形成凹槽302。

請參照圖7B，可移除圖案化光阻層300。接著，可直接在導體材料層114上形成填入凹槽302的金屬材料層304。金屬材料層304的材料例如是鎢等金屬。然後，可在金屬材料層304上形成介電層306。介電層306的材料例如是氧化矽，如四乙氧基矽烷(TEOS)氧化矽。接下來，可在介電層306上形成圖案化光阻層308。圖案化光阻層308暴露出部分介電層306。

請參照圖7C，可利用圖案化光阻層308作為罩幕，對介電層306、金屬材料層304、導體材料層114、導體材料層112與絕緣材料層110進行圖案化製程，以移除位在周邊電路區R2中的部分介電層306、部分金屬材料層304、部分導體材料層114、部分導體材料層112與部分絕緣材料層110，而在電極104上形成絕緣層110a、在絕緣層110a上形成導體層112a、在導體層112a上形成導體層114a、且在導體層114a上形成金屬材料層304a。

請參照圖7D，可移除圖案化光阻層308。接著，可形成圖案化光阻層310。然後，可利用圖案化光阻層310作為罩幕，移除部分介電層306與部分金屬材料層304a。藉此，可對金屬材料層304a進行圖案化製程，而形成暴露出部分導體層114a的金屬層304b。如此一來，可在導體層114a上形成金屬層304b。舉例來說，在進行上述製程之後，金屬層304b可具有至少一個開口312，且開口312暴露出部分導體層114a。

藉由上述製程，可在絕緣層110a上形成電極314，且可在記憶體陣列區R1中形成電容器316，但本發明的電容器316的製造方法並不以此為限。電極314包括導體層114a、金屬層304b與導體層112a。電容器316包括電極104、電極314與絕緣層110a。電容器316可為柱狀電容器，但本發明並不以此為限。

請參照圖7E，可移除圖案化光阻層310。接著，可在記憶體陣列區R1與周邊電路區R2中形成介電層318，且介電層318可填入開口312。然後，可在記憶體陣列區R1的介電層318與介電層306中形成暴露出電容器316的開口320，且可在周邊電路區R2的介電層318中形成暴露出內連線結構102的開口322。舉例來說，開口320可暴露出電容器316中的金屬層304b。接下來，可在開口320中形成電性連接至金屬層304b的阻障層324與接觸窗326，且可在開口322中形成電性連接至內連線結構102的阻障層328與接觸窗330。介電層318、開口320、開口322、阻障層324、接觸窗326、阻障層328與接觸窗330的形成方法可參照圖2E至圖2G中的介電層130、開口132、開口134、阻障層136、接觸窗138、阻障層140與接觸窗142的形成方法，於此不再說明。

接著，可進行氫燒結處理332，藉此可減少基底100上的懸浮鍵，進而可提升半導體元件的電性表現。在一些實施例中，可在進行後段製程(BEOL)之後，進行氫燒結處理332。

以下，藉由圖6與圖7E來說明上述實施例的半導體元件30。此外，雖然半導體元件30的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖6與圖7E，半導體元件30包括基底100與電容器316。基底100可包括記憶體陣列區R1與周邊電路區R2。周邊電路區R2中可具有內連線結構102。電容器316位於所述記憶體陣列區R1中，且包括電極104、電極314與絕緣層110a。電極104位於基底100上。電極314包括導體層114a與金屬層304b。導體層114a位於電極104上。金屬層304b位於導體層114a上。金屬層304b與導體層114a可直接接觸。金屬層304b暴露出部分導體層114a。舉例來說，金屬層304b可暴露出導體層114a的部分頂面。此外，部分金屬層304b可位在導體層114a中。金屬層304b可位於導體層114a的頂面與側面上。絕緣層110a位於電極104與電極314之間。此外，電極314更可包括導體層112a。導體層112a位於導體層114a與絕緣層110a之間。

另外，半導體元件30更可包括介電層306、介電層318、阻障層324、接觸窗326、阻障層328與接觸窗330中的至少一者。介電層306位在金屬層304b上。介電層318覆蓋電容器316與內連線結構102。阻障層324與接觸窗326位於記憶體陣列區R1中，且電性連接至金屬層304b。阻障層324可位在開口320中，且接觸窗326可位在開口320中的阻障層324上。阻障層328與接觸窗330位於周邊電路區R2中，且電性連接至內連線結構102。阻障層328可位在開口322中，且接觸窗330可位在開口322中的阻障層328上。

此外，金屬層304b可具有至少一個開口312，且開口312暴露出部分導體層114a。開口312的數量可依據需求進行調整，並不限於圖7E中的數量。金屬層304b與開口312的形狀與設置方式可參考圖3A至圖3G中的金屬層116a與開口124的形狀與設置方式，於此不再說明。

基於上述實施例可知，在半導體元件(10、20或30)及其製造方法中，由於金屬層(116b、208a或304b)暴露出導體層(114a)，亦即金屬層(116b、208a或304b)未完全覆蓋導體層(114a)，因此可順利進行後續的氫燒結處理(144、228或332)，以提升半導體元件(10、20或30)的電性表現。此外，由於金屬層(116b、208a或304b)可在後續形成接觸窗(138、222或326)的過程中作為蝕刻終止層，因此無須增加導體層(114a)的厚度。如此一來，導體層(114a)在不同記憶體陣列區(R1)之間可具有較佳均勻性，進而可有效地提升半導體元件(10、20或30)的電性表現。此外，後續形成的接觸窗(138、222或326)可電性連接至電極(126、210或314)中的金屬層(116b、208a或304b)，藉此可降低接觸窗(138、222或326)與電極(126、210或314)之間的阻值，進而提升半導體元件(10、20或30)的電性表現。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:半導體元件

100:基底

102:內連線結構

104,126:電極

106,108,118,130:介電層

110a:絕緣層

112a,114a:導體層

116b:金屬層

124,132,134:開口

128:電容器

136,140:阻障層

138,142:接觸窗

144:氫燒結處理

R1:記憶體陣列區

R2:周邊電路區

Claims

一種半導體元件，包括：基底，包括記憶體陣列區；以及電容器，位於所述記憶體陣列區中，且包括：第一電極，位於所述基底上；第二電極，包括：第一導體層，位於所述第一電極上；以及金屬層，位於所述第一導體層上，其中所述金屬層暴露出部分所述第一導體層；以及絕緣層，位於所述第一電極與所述第二電極之間，其中所述基底更包括周邊電路區，在所述周邊電路區中具有內連線結構，且所述半導體元件更包括：第一接觸窗，位於所述記憶體陣列區中，且電性連接至所述金屬層；以及第二接觸窗，位於所述周邊電路區中，且電性連接至所述內連線結構。
如請求項1所述的半導體元件，其中所述第一導體層的材料包括經摻雜的半導體材料。
如請求項1所述的半導體元件，其中所述金屬層與所述第一導體層直接接觸。
如請求項1所述的半導體元件，其中所述金屬層具有多個開口，所述多個開口暴露出部分所述第一導體層，且所述多個開口彼此分離。
如請求項4所述的半導體元件，其中所述多個開口的形狀包括矩形、橢圓形、圓形或其組合。
如請求項1所述的半導體元件，其中所述第一導體層具有凹槽，且所述金屬層位於所述凹槽中。
如請求項1所述的半導體元件，其中所述金屬層位於所述第一導體層的頂面與側面上。
如請求項1所述的半導體元件，其中所述第二電極更包括：第二導體層，位於所述第一導體層與所述絕緣層之間。
一種半導體元件的製造方法，包括：提供基底，其中所述基底包括記憶體陣列區；以及在所述記憶體陣列區中形成電容器，其中所述電容器的形成方法包括：在所述記憶體陣列區的所述基底上形成第一電極；在所述第一電極上形成絕緣層；以及在所述絕緣層上形成第二電極，其中所述第二電極的形成方法包括：在所述絕緣層上形成第一導體層；以及在所述第一導體層上形成金屬層，其中所述金屬層暴露出部分所述第一導體層，且其中所述基底更包括周邊電路區，在所述周邊電路區中具有內連線結構，且所述半導體元件的製造方法更包括：在所述記憶體陣列區與所述周邊電路區中形成介電層；在所述記憶體陣列區的所述介電層中形成暴露出所述電容器的第一開口，且於所述周邊電路區的所述介電層中形成暴露出所述內連線結構的第二開口；以及在所述第一開口中形成電性連接至所述金屬層的第一接觸窗，且在所述第二開口中形成電性連接至所述內連線結構的第二接觸窗。
如請求項9所述的半導體元件的製造方法，其中所述金屬層的形成方法包括：在所述第一導體層上形成金屬材料層；以及對所述金屬材料層進行圖案化製程，而形成暴露出部分所述第一導體層的所述金屬層，其中所述金屬層具有至少一個開口，且所述至少一個開口暴露出部分所述第一導體層。
如請求項9所述的半導體元件的製造方法，其中所述金屬層的形成方法包括：在所述第一導體層中形成凹槽；在所述第一導體層上形成填入所述凹槽的金屬材料層；以及移除位於所述凹槽外部的所述金屬材料層，而在所述凹槽中形成所述金屬層。
如請求項9所述的半導體元件的製造方法，其中所述第一導體層與所述金屬層的形成方法包括：形成導體材料層；在所述導體材料層中形成凹槽；在所述導體材料層上形成填入所述凹槽的金屬材料層；對所述導體材料層進行第一圖案化製程，而形成所述第一導體層；以及對所述金屬材料層進行第二圖案化製程，而形成暴露出部分所述第一導體層的所述金屬層。
如請求項12所述的半導體元件的製造方法，其中所述金屬層位於所述第一導體層的頂面與側面上，且部分所述金屬層位在所述第一導體層中。
如請求項9所述的半導體元件的製造方法，更包括：在形成所述第一接觸窗與所述第二接觸窗之後，進行氫燒結處理。