TWI844249B - 半導體元件及其製造方法 - Google Patents
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Abstract
一種半導體元件及其製造方法。所述半導體元件包括基底、電容器、圖案化導電層以及接點。所述基底包括陣列區與周邊區，其中所述陣列區中的所述基底中設置有電晶體，且所述周邊區中的所述基底中設置有導電元件。所述電容器設置於所述基底上，且與所述電晶體電性連接。所述圖案化導電層設置於所述電容器上，且包括圖案部分以及與所述圖案部分連接的連接部分，其中所述圖案部分位於所述陣列區中且暴露出部分所述電容器，且所述連接部分延伸至所述周邊區中。所述接點設置於所述周邊區中的所述基底上，且連接所述連接部分與所述導電元件。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有電容器的半導體元件及其製造方法。
在半導體元件的製程中，會藉由氫燒結（H
2sintering）處理來減少形成於基底中的懸浮鍵（dangling bond），以提升半導體元件的電性表現。在動態隨機存取記憶體中，電容器的上電極在進行氫燒結處理時會在氫自外界進入矽基底的過程中造成阻擋，因而妨礙氫燒結處理的進行。如此一來，半導體元件的電性表現無法有效地提升。
本發明提供一種半導體元件及其製造方法，有效地避免電容器在高頻操作下的電容降低（capacitance drop）的問題，且可提升半導體元件的電性表現。
本發明的半導體元件包括基底、電容器、圖案化導電層以及接點（contact）。所述基底包括陣列區與周邊區，其中所述陣列區中的所述基底中設置有電晶體，且所述周邊區中的所述基底中設置有導電元件。所述電容器設置於所述基底上，且與所述電晶體電性連接。所述圖案化導電層設置於所述電容器上，且包括圖案部分以及與所述圖案部分連接的連接部分，其中所述圖案部分位於所述陣列區中且暴露出部分所述電容器，且所述連接部分延伸至所述周邊區中。所述接點設置於所述周邊區中的所述基底上，且連接所述連接部分與所述導電元件。
本發明的半導體元件的製造方法包括以下步驟。提供基底，其中所述基底包括陣列區與周邊區，所述陣列區中的所述基底中形成有電晶體，且所述周邊區中的所述基底中形成有導電元件。於所述陣列區中的所述基底上形成電容器，其中所述電容器與所述電晶體電性連接。於所述周邊區中的所述基底上形成接點，其中所述接點連接所述導電元件。於所述電容器上形成圖案化導電層，其中所述圖案化導電層包括圖案部分以及與所述圖案部分連接的連接部分，所述圖案部分位於所述陣列區中且暴露出部分所述電容器，且所述連接部分延伸至所述周邊區中以與所述接點連接。
基於上述，在本發明的半導體元件中，包括圖案部分以及與圖案部分連接的連接部分的圖案化導電層形成於電容器上，且圖案部分暴露出部分電容器。如此一來，在進行氫燒結處理時，氫氣可經由未被圖案化導電層覆蓋的區域自外界向下穿過金屬構件之間的間隙而進入基底中，以減少基底中的懸浮鍵，進而可提升半導體元件的電性表現。
此外，在本發明的半導體元件中，由於圖案化導電層的圖案部分自頂面至底面具有大致均一的寬度，因此相較於一般頂部寬度大於底部寬度的接點來說，圖案化導電層的圖案部分可具有較低的電阻值。如此一來，可有效地避免電容器在高頻操作下的電容降低的問題。
另外，在本發明的半導體元件的製造方法中，在所形成的圖案化導電層中，圖案部分可作為電性連接至電容器的接點，且連接部分可作為電性連接至位於周邊區中的接點的線路層。如此一來，可有效地簡化製程步驟。
首先，參照圖1A，提供基底100。在本實施例中，基底100包括陣列區100a以及周邊區100b。在本實施例中，基底100包括矽基體（silicon base）及形成於矽基體上的介電層，其中所述介電層覆蓋設置於矽基體上的電晶體、內連線結構、線路圖案等。陣列區100a為用以設置包括電容器的記憶體的區域。舉例來說，電容器與矽基體上的電晶體電性連接後可構成動態隨機存取記憶體。周邊區100b為用以設置內連線結構、線路圖案等的區域。基底100中的詳細架構為本領域技術人員所熟知，於此不另行說明。
在本實施例中，位於陣列區100a中的基底100中的電子元件區102可包括上述的電晶體、內連線結構等，位於周邊區100b中的基底100中的導電元件區104可包含上述的內連線結構、線路圖案等。
接著，在陣列區100a的基底100上形成多個中空柱狀的第一電極106。第一電極106電性連接至電子元件區102中的對應的電晶體。第一電極106的材料例如是鈦、氮化鈦或其組合。在本實施例中，在形成第一電極106之後，在相鄰的第一電極106之間會保留介電層108與介電層110，以穩固這些第一電極106，但本發明不限於此。介電層108與介電層110的材料例如是氮化矽。然後，可共形地在第一電極106上形成絕緣層112。絕緣層112的材料例如是高介電常數材料（high-k material）。接著，可共形地在絕緣層112上形成導電層114，但本發明不限於此。導電層114的材料例如是鈦、氮化鈦或其組合。之後，可在導電層114上形成第二電極116。第二電極116的材料例如是經摻雜的半導體材料。舉例來說，第二電極116的材料可為經硼摻雜的矽鍺層（BSiGe）或經摻雜的多晶矽。
在本實施例中，第一電極106、絕緣層112、導電層114與第二電極116可構成電容器118，其中第一電極106用以作為下電極，絕緣層112用以作為電容介電層，且導電層114與第二電極116用以作為上電極。此外，在本實施例中，電容器118為柱狀電容器（cylinder capacitor）)，但本發明不限於此。
接著，於基底100上形成第一介電層120，以覆蓋電容器118以及暴露於基底100的表面處的各種構件。在本實施例中，第一介電層120為氧化矽層，但本發明不限於此。
接著，參照圖1B，進行化學機械研磨製程，以移除部分第一介電層120，直到暴露出電容器118的頂表面。在本實施例中，在進行化學機械研磨製程之後，暴露出電容器118的上電極（第二電極116）的頂表面。接著，於周邊區100b中的第一介電層120中形成與導電元件區104連接的接點122。接點122的形成方法可包括以下步驟。在進行化學機械研磨製程之後，於周邊區100b中的第一介電層120中形成暴露出部分導電元件區104的開孔。之後，於開孔中填入導電材料。如此一來，在本實施例中，電容器118的頂表面（第二電極116的頂表面）、第一介電層120的頂表面以及接點122的頂表面實質上共平面，亦即電容器118的頂表面（第二電極116的頂表面）、第一介電層120的頂表面以及接點122的頂表面實質上位於相同水平高度處。
之後，於電容器118的上電極（第二電極116）上、第一介電層120上以及接點122上形成導電材料層124。導電材料層124例如為銅、鋁或鎢構成的金屬層，但本發明不限於此。導電材料層124用以作為後續所形成的接點與線路圖案的材料層，其中所述接點可與電容器118的上電極（第二電極116）連接，且所述線路圖案可與接點122連接。在其他實施例中，在導電材料層124的上方及/或下方可形成阻障層。舉例來說，當導電材料層124的材料為鋁或鎢時，阻障層可為鈦層與氮化鈦層所構成的複合層。此外，當導電材料層124的材料為銅時，阻障層可為鉭層。
之後，參照圖1C，對導電材料層124進行圖案化製程，以形成圖案化導電層126。如此一來，可完成本實施例的半導體元件10。
圖2為本實施例的半導體元件10的立體示意圖，其中圖1C為沿A-A剖線的剖面示意圖。此外，為了使圖式清楚，在圖2中，區域200包括第一電極106、介電層108、介電層110、絕緣層112以及導電層114，並未示出其詳細結構。
同時參照圖1C與圖2，在本實施例中，圖案化導電層126包括圖案部分126a以及與圖案部分126a連接的連接部分126b。圖案部分126a位於陣列區100a中且具有暴露出部分電容器118的上電極（第二電極116）的開口126c。連接部分126b在陣列區100a中與圖案部分126a連接，且延伸至周邊區100b中而與接點122連接，但本發明不限於此。在其他實施例中，連接部分126b可在陣列區100a與周邊區100b之間的交界處與圖案部分126a連接。或者，在其他實施例中，圖案部分126a延伸至周邊區100b中以與連接部分126b連接，使得連接部分126b可僅位於周邊區100b中。
在形成半導體元件10之後，可進行氫燒結處理，以減少基底100中的懸浮鍵，進而提升半導體元件10的電性表現。舉例來說，在一些實施例中，可在進行後段製程（back-end-of-line，BEOL）之後，進行氫燒結處理。
在本實施例中，由於形成於電容器118上的圖案化導電層126的圖案部分126a中具有開口126c，因此在氫燒結處理期間，氫氣可經由開口126c自外界向下穿過金屬構件之間的間隙而進入基底100中，以修補懸浮鍵。此外，由於電容器118的上電極（第二電極116）的材料並非金屬材料，因此不會對於氫氣造成阻擋問題。
此外，在進行後段製程期間，圖案化導電層126可直接作為接點與線路圖案。詳細地說，在進行後段製程而形成的結構中，圖案部分126a可作為電性連接至電容器118的接點，且連接部分126b可作為電性連接至接點122的線路層。如此一來，可有效地簡化製程步驟。此外，由於圖案部分126a自頂面至底面具有大致均一的寬度，因此相較於一般頂部寬度大於底部寬度的接點來說，圖案部分126a可具有較低的電阻值。如此一來，可有效地避免電容器在高頻操作下的電容降低的問題。
另外，在本實施例中，電容器118的頂表面（第二電極116的頂表面）與第一介電層120的頂表面實質上位於相同水平高度處，因此位於第一介電層120中的接點122的長度不須過長即可與作為線路層的連接部分126b連接。如此一來，可有效地降低接點122的電阻值。
本發明的第二實施例請參照圖3A至圖3B，與第一實施例相同的構件將以相同的參考符號表示，且不贅述。
參照圖3A，在如圖1B所述，在進行化學機械研磨製程之後，對第一介電層120進行回蝕刻製程，以進一步移除部分第一介電層120，使得第一介電層120的頂表面低於電容器118的頂表面（第二電極116的頂表面）。接著，於周邊區100b中的第一介電層120中形成與導電元件區104連接的接點122，且因此接點122的頂表面低於電容器118的頂表面（第二電極116的頂表面）。然後，於電容器118的上電極（第二電極116）上、第一介電層120上以及接點122上形成導電材料層124。在本實施例中，由於第一介電層120的頂表面低於電容器118的頂表面（第二電極116的頂表面），因此所形成的導電材料層124的位於第一介電層120上的底表面會低於電容器118的頂表面（第二電極116的頂表面）。如此一來，位於接點122上的導電材料層124可具有較大的厚度。
之後，參照圖3B，對導電材料層124進行圖案化製程，以形成圖案化導電層126。如此一來，可完成本實施例的半導體元件20。如圖3B所示，本實施例與第一實施例的差別在於：在半導體元件20中，接點122具有較短的長度，且位於接點122上的連接部分126b具有較大的厚度。如此一來，接點122可具有更低的電阻值，且作為電性連接至接點122的線路層的連接部分126b也可具有更低的電阻值。
本發明的第三實施例請參照圖4A至圖4C，與第一實施例相同的構件將以相同的參考符號表示，且不贅述。
參照圖4A，在如圖1B所述，在形成接點122之後，於電容器118的上電極（第二電極116）上、第一介電層120上以及接點122上形成第二介電層128。第二介電層128的材料可與第一介電層120的材料相同或不同。第二介電層128例如為氧化矽層，但本發明不限於此。在本實施例中，由於電容器118的頂表面（第二電極116的頂表面）、第一介電層120的頂表面以及接點122的頂表面實質上共平面，因此所形成的第二介電層128可具有均勻的厚度以及平坦的頂表面。
接著，參照圖4B，將第二介電層128圖案化，以形成暴露出部分電容器118的上電極（第二電極116）的溝槽128a以及暴露出接點122的頂表面的溝槽128b。在本實施例中，溝槽128a的位置可對應於後續所形成的圖案化導電層126的圖案部分126a的位置，且溝槽128b的位置可對應於後續所形成的圖案化導電層126的連接部分126b的位置。
之後，參照圖4C，於溝槽128a與溝槽128b中填入導電材料，以形成圖案化導電層126。如此一來，可完成本實施例的半導體元件30。在本實施例中，圖案化導電層126的頂表面與第二介電層128的頂表面實質上共平面，亦即圖案化導電層126的頂表面與第二介電層128的頂表面實質上位於相同水平高度處。圖5為本實施例的半導體元件30的立體示意圖，其中圖4C為沿B-B剖線的剖面示意圖。
此外，類似於第二實施例，在另一實施例中，可在如圖4A所述的步驟中，在形成接點122之前，對第一介電層120進行回蝕刻製程，以進一步移除部分第一介電層120，使得第一介電層120的頂表面低於電容器118的頂表面（第二電極116的頂表面）。如此一來，在形成第二介電層128之後，位於接點122上的第二介電層128可具有較大的厚度。之後，進行如圖4B與圖4C所述的步驟，以形成圖案化導電層126。此時，接點122可具有較短的長度，且位於接點122上的連接部分126b可具有較大的厚度。
在上述各實施例中，如圖2與圖5所示，圖案化導電層126的圖案部分126a具有多個開口126c，且一個連接部分126b與圖案部分126a連接，其中開口126c可被第二介電層128填充或不填充，但本發明不限於此。在其他實施例中，圖案化導電層126可具有其他圖案，只要位於陣列區100a中的圖案部分可暴露出部分電容器118且位於周邊區100b中的連接部分與圖案部分連接即可，其中暴露出的電容器118不限於被第二介電層128覆蓋或不覆蓋。
舉例來說，如圖6A所示，圖案化導電層126的圖案部分126a_1僅具有一個暴露出部分電容器118的上電極（第二電極116）的開口。此外，如圖6B所示，圖案化導電層126的圖案部分126a_2包括平行設置的兩個條狀部分，且兩個條狀部分之間的區域暴露出部分電容器118的上電極（第二電極116）。另外，如圖6C所示，在圖案化導電層126的圖案部分126a_3中，暴露出部分電容器118的上電極（第二電極116）的開口位於圖案部分126a_3的相對兩個側邊處。在其他實施例中，如圖6A至圖6C中所暴露的電容器118的上電極（第二電極116）不限於被第二介電層128覆蓋或不覆蓋。
在圖6A至圖6C所示的各實施例中，由於圖案化導電層126的圖案部分可暴露出分電容器118的上電極（第二電極116），因此在氫燒結處理期間，氫氣可經由未被圖案化導電層126覆蓋的區域自外界向下穿過金屬構件之間的間隙而進入基底100中，以減少懸浮鍵。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30:半導體元件
100:基底
100a:陣列區
100b:周邊區
102:電子元件區
104:導電元件區
106:第一電極
108、110:介電層
112:絕緣層
114:導電層
116:第二電極
118:電容器
120:第一介電層
122:接點
124:導電材料層
126:圖案化導電層
126a、126a_1、126a_2、126a_3:圖案部分
126b:連接部分
126c:開口
128:第二介電層
128a、128b:溝槽
200:區域
圖1A至圖1C為本發明的第一實施例的半導體元件的製造流程剖面示意圖。
圖2為本發明的第一實施例的半導體元件的立體示意圖。
圖3A至圖3B為本發明的第二實施例的半導體元件的製造流程剖面示意圖。
圖4A至圖4C為本發明的第三實施例的半導體元件的製造流程剖面示意圖。
圖5為本發明的第三實施例的半導體元件的立體示意圖。
圖6A至圖6C分別為本發明的不同實施例中的圖案化導電層的上視示意圖。
10:半導體元件
100:基底
100a:陣列區
100b:周邊區
102:電子元件區
104:導電元件區
116:第二電極
120:第一介電層
126a:圖案部分
126b:連接部分
126c:開口
200:區域
Claims (16)
- 一種半導體元件，包括：基底，包括陣列區與周邊區，其中所述陣列區中的所述基底中設置有電晶體，且所述周邊區中的所述基底中設置有導電元件；電容器，設置於所述基底上，且與所述電晶體電性連接；圖案化導電層，設置於所述電容器上，且包括圖案部分以及與所述圖案部分連接的連接部分，其中所述圖案部分位於所述陣列區中且暴露出部分所述電容器，且所述連接部分延伸至所述周邊區中；以及接點，設置於所述周邊區中的所述基底上，且連接所述連接部分與所述導電元件，其中所述接點的頂表面的水平高度不高於所述電容器的頂表面的水平高度。
- 如請求項1所述的半導體元件，其中所述電容器包括：第一電極，設置於所述基底上；第二電極，設置於所述第一電極上；以及絕緣層，設置於所述第一電極與所述第二電極之間。
- 如請求項2所述的半導體元件，其中所述接點的頂表面與所述第二電極的頂表面位於相同水平高度處。
- 如請求項2所述的半導體元件，其中所述接點的頂表面低於所述第二電極的頂表面。
- 如請求項1所述的半導體元件，還包括第一介電層，其中所述電容器與所述接點位於所述第一介電層中，且所述電容器的頂表面、所述接點的頂表面以及所述第一介電層的頂表面位於相同水平高度處。
- 如請求項5所述的半導體元件，還包括第二介電層，設置於所述電容器與所述第一介電層上，其中所述圖案化導電層位於所述第二介電層中，且所述圖案化導電層的頂表面與所述第二介電層的頂表面位於相同水平高度處。
- 如請求項1所述的半導體元件，還包括第一介電層，其中所述電容器與所述接點位於所述第一介電層中，所述第一介電層的頂表面低於所述電容器的頂表面，且所述接點的頂表面與所述第一介電層的頂表面位於相同水平高度處。
- 如請求項7所述的半導體元件，還包括第二介電層，設置於所述電容器與所述第一介電層上，其中所述圖案化導電層位於所述第二介電層中，且所述圖案化導電層的頂表面與所述第二介電層的頂表面位於相同水平高度處。
- 如請求項1所述的半導體元件，其中所述圖案化導電層的所述圖案部分自頂面至底面具有均一的寬度。
- 一種半導體元件的製造方法，包括：提供基底，其中所述基底包括陣列區與周邊區，所述陣列區中的所述基底中形成有電晶體，且所述周邊區中的所述基底中形成有導電元件； 於所述陣列區中的所述基底上形成電容器，其中所述電容器與所述電晶體電性連接；於所述周邊區中的所述基底上形成接點，其中所述接點連接所述導電元件；以及於所述電容器上形成圖案化導電層，其中所述圖案化導電層包括圖案部分以及與所述圖案部分連接的連接部分，所述圖案部分位於所述陣列區中且暴露出部分所述電容器，且所述連接部分延伸至所述周邊區中以與所述接點連接，其中所述接點的頂表面的水平高度不高於所述電容器的頂表面的水平高度。
- 如請求項10所述的半導體元件的製造方法，其中在形成所述電容器之後以及在形成所述圖案化導電層之前，還包括：於所述基底上形成第一介電層，以覆蓋所述電容器；以及進行化學機械研磨製程，以移除部分所述第一介電層，直到暴露出所述電容器的頂表面。
- 如請求項11所述的半導體元件的製造方法，其中在所述化學機械研磨製程之後，還包括進行回蝕刻製程，以移除部分所述第一介電層，使得所述第一介電層的頂表面低於所述電容器的頂表面。
- 如請求項11所述的半導體元件的製造方法，其中所述接點的形成方法包括： 在所述化學機械研磨製程之後，於所述周邊區中的所述第一介電層中形成開孔，其中所述開孔暴露出部分所述導電元件；以及於所述開孔中填入導電材料。
- 如請求項10所述的半導體元件的製造方法，其中所述圖案化導電層的形成方法包括：在形成所述接點之後，於所述電容器上形成導電材料層；以及對所述導電材料層進行圖案化製程。
- 如請求項10所述的半導體元件的製造方法，其中所述圖案化導電層的形成方法包括：在形成所述接點之後，於所述電容器上以及所述接點上形成第二介電層；將所述第二介電層圖案化，以形成暴露出部分電容器以及暴露出所述接點的溝槽；以及於所述溝槽中填入導電材料。
- 如請求項10所述的半導體元件的製造方法，其中在形成所述圖案化導電層之後，還包括進行氫燒結處理。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255161B1 (en) * | 2000-10-06 | 2001-07-03 | Nanya Technology Corporation | Method of forming a capacitor and a contact plug |
| CN114400287A (zh) * | 2022-01-17 | 2022-04-26 | 长鑫存储技术有限公司 | 一种半导体器件及其制备方法 |
| TW202226534A (zh) * | 2020-12-24 | 2022-07-01 | 華邦電子股份有限公司 | 半導體元件及其製造方法 |
-
2023
- 2023-02-01 TW TW112103403A patent/TWI844249B/zh active
Patent Citations (3)
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