JPH09199681A - 容量素子の形成方法 - Google Patents
容量素子の形成方法Info
- Publication number
- JPH09199681A JPH09199681A JP8005498A JP549896A JPH09199681A JP H09199681 A JPH09199681 A JP H09199681A JP 8005498 A JP8005498 A JP 8005498A JP 549896 A JP549896 A JP 549896A JP H09199681 A JPH09199681 A JP H09199681A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- nitride film
- oxide film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】水素雰囲気中での熱処理効果が小さい為、容量
素子にホールド特性不良が発生する。 【解決手段】コンタクトホール8を埋めパターニングさ
れたポリシリコン膜10とポリシリコン膜の第2のサイ
ドウォール12とを形成したのち、BPSG膜11とC
VD窒化膜7を除去する。次で誘電体膜13と上部電極
14とを形成したのち水素フォーミング処理を行う。
素子にホールド特性不良が発生する。 【解決手段】コンタクトホール8を埋めパターニングさ
れたポリシリコン膜10とポリシリコン膜の第2のサイ
ドウォール12とを形成したのち、BPSG膜11とC
VD窒化膜7を除去する。次で誘電体膜13と上部電極
14とを形成したのち水素フォーミング処理を行う。
Description
【0001】
【発明の属する技術分野】本発明は容量素子の形成方法
に関し、特にDRAM等の半導体メモリの容量素子の形
成方法に関する。
に関し、特にDRAM等の半導体メモリの容量素子の形
成方法に関する。
【0002】
【従来の技術】半導体装置の高集積化に伴ない、DRA
M(Dynamic RandomAccess Me
mory)等の半導体メモリにおいては、容量素子の面
積の縮小化が図れてきている。この面積の減少に伴う容
量の減少対策として、ストレージ(下部)電極の上面と
側面ばかりでなく、その底面の一部をも利用する方法
が、例えば特開平3−205861号公報に記載されて
いる。以下この容量素子の製造方法について図2を用い
て説明する。
M(Dynamic RandomAccess Me
mory)等の半導体メモリにおいては、容量素子の面
積の縮小化が図れてきている。この面積の減少に伴う容
量の減少対策として、ストレージ(下部)電極の上面と
側面ばかりでなく、その底面の一部をも利用する方法
が、例えば特開平3−205861号公報に記載されて
いる。以下この容量素子の製造方法について図2を用い
て説明する。
【0003】まず図2(a)に示すように、Si基板1
上に酸化膜6A及び窒化膜7Aを各々400nmの厚さ
に成長したのちコンタクトホールを形成し、次で全面に
不純物を含むポリシリコン膜10を600nmの厚さに
成長させパターニングして下部電極を形成する。この時
ポリシリコン膜10中の不純物がSi基板1に達し拡散
層4が形成される。
上に酸化膜6A及び窒化膜7Aを各々400nmの厚さ
に成長したのちコンタクトホールを形成し、次で全面に
不純物を含むポリシリコン膜10を600nmの厚さに
成長させパターニングして下部電極を形成する。この時
ポリシリコン膜10中の不純物がSi基板1に達し拡散
層4が形成される。
【0004】次に図2(b)に示すように、等方性エッ
チングにより窒化膜6Aをポリシリコン膜10の底面部
も含めて除去したのち、900℃のドライ酸化を行な
い、ポリシリコン膜10の底面を含む全面に容量酸化膜
13Aを15nmの厚さに形成する。
チングにより窒化膜6Aをポリシリコン膜10の底面部
も含めて除去したのち、900℃のドライ酸化を行な
い、ポリシリコン膜10の底面を含む全面に容量酸化膜
13Aを15nmの厚さに形成する。
【0005】次に図2(c)に示すように、全面に不純
物を含むポリシリコン膜14Aを600nmの厚さに成
長させ容量酸化膜13Aを覆うことにより容量素子が形
成される。
物を含むポリシリコン膜14Aを600nmの厚さに成
長させ容量酸化膜13Aを覆うことにより容量素子が形
成される。
【0006】このようにして形成された容量素子は、下
部電極の底面部を利用することにより従来のものより容
量は増加するものの、その増加量は精々1.2倍程度で
あり十分ではない。又窒化膜7Aの除去にリン酸溶液等
を用いる等方性エッチング法を用いているが、リン酸溶
液はリン等の不純物を含むポリシリコン膜も窒化膜と同
様にエッチングする。この為、窒化膜7Aの除去工程で
コンタクトホール中のポリシリコン膜10もエッチング
され細くなり、下部電極が曲ったり折れたりすると共
に、コンタクトホールからSi基板1に達したエッチン
グ液がその後の工程や半導体装置の特性に悪影響を与え
るという欠点がある。
部電極の底面部を利用することにより従来のものより容
量は増加するものの、その増加量は精々1.2倍程度で
あり十分ではない。又窒化膜7Aの除去にリン酸溶液等
を用いる等方性エッチング法を用いているが、リン酸溶
液はリン等の不純物を含むポリシリコン膜も窒化膜と同
様にエッチングする。この為、窒化膜7Aの除去工程で
コンタクトホール中のポリシリコン膜10もエッチング
され細くなり、下部電極が曲ったり折れたりすると共
に、コンタクトホールからSi基板1に達したエッチン
グ液がその後の工程や半導体装置の特性に悪影響を与え
るという欠点がある。
【0007】容量を飛躍的に増加させる方法として3次
元構造のシリンダ(筒状)形電極を用いるものが提案さ
れている。シリンダ電極では外面のみでなくその内面も
利用できる為、容量を2倍以上に増加させることが可能
である。又ストレージ電極の下部を利用する為に電極下
の絶縁膜をエッチングする際、コンタクトホールへのエ
ッチング液の侵入を阻止する為に、コンタクトホールの
側壁部に酸化膜等からなるサイドウォールを形成する方
法も提案されている。以下これらの方法について図面を
参照して説明する。
元構造のシリンダ(筒状)形電極を用いるものが提案さ
れている。シリンダ電極では外面のみでなくその内面も
利用できる為、容量を2倍以上に増加させることが可能
である。又ストレージ電極の下部を利用する為に電極下
の絶縁膜をエッチングする際、コンタクトホールへのエ
ッチング液の侵入を阻止する為に、コンタクトホールの
側壁部に酸化膜等からなるサイドウォールを形成する方
法も提案されている。以下これらの方法について図面を
参照して説明する。
【0008】図3(a)〜(c)はシリンダ形のストレ
ージ電極を平坦な主部と筒状の外周部に分けて形成する
為の工程順に示した半導体チップの断面図であり、特開
平6−29463号公報に記載されたものである。
ージ電極を平坦な主部と筒状の外周部に分けて形成する
為の工程順に示した半導体チップの断面図であり、特開
平6−29463号公報に記載されたものである。
【0009】まず、図3(a)に示すように、シリコン
(Si)基板1上にフィールド酸化膜2を形成してアク
ティブ領域とフィールド領域を分離する。次でアクティ
ブ領域にゲート絶縁膜を介してポリシリコン膜やシリサ
イド膜からなるゲート電極3と、ヒ素やリンのイオン注
入によりソース及びドレイン領域となる不純物拡散層4
A及び4Bを形成してMOSトランジスタ素子を形成す
る。次でCVD法によりSiO2 膜5Aとエッチング阻
止層としての窒化膜7Aを形成する。次に、不純物拡散
層4とストレージ電極とを接続する為のコンタクトホー
ルを形成したのち、全面にポリシリコン膜10を形成し
てこのコンタクトホールを埋め、続いてSiO2 等から
なる絶縁膜15を形成する。次にパターニングされたフ
ォトレジスト膜16を用いて絶縁15とポリシリコン膜
10とを同時にエッチングしポリシリコン膜10からな
るストレージ電極の主部を形成する。
(Si)基板1上にフィールド酸化膜2を形成してアク
ティブ領域とフィールド領域を分離する。次でアクティ
ブ領域にゲート絶縁膜を介してポリシリコン膜やシリサ
イド膜からなるゲート電極3と、ヒ素やリンのイオン注
入によりソース及びドレイン領域となる不純物拡散層4
A及び4Bを形成してMOSトランジスタ素子を形成す
る。次でCVD法によりSiO2 膜5Aとエッチング阻
止層としての窒化膜7Aを形成する。次に、不純物拡散
層4とストレージ電極とを接続する為のコンタクトホー
ルを形成したのち、全面にポリシリコン膜10を形成し
てこのコンタクトホールを埋め、続いてSiO2 等から
なる絶縁膜15を形成する。次にパターニングされたフ
ォトレジスト膜16を用いて絶縁15とポリシリコン膜
10とを同時にエッチングしポリシリコン膜10からな
るストレージ電極の主部を形成する。
【0010】次に図3(b)に示すように、フォトレジ
スト膜16を除去したのち全面にポリシリコン膜を形成
し、エッチバックすることによりポリシリコン膜10と
絶縁膜15の側壁部にストレージ電極の外周部となるサ
イドウォール17を形成する。
スト膜16を除去したのち全面にポリシリコン膜を形成
し、エッチバックすることによりポリシリコン膜10と
絶縁膜15の側壁部にストレージ電極の外周部となるサ
イドウォール17を形成する。
【0011】次に図3(c)に示すように、窒化膜7A
をストッパーとして絶縁膜15をエッチングした後、平
坦なポリシリコン膜10とサイドウォール17にヒ素等
の不純物を導入してシリンダ形のストレージ電極20A
を形成する。次でこのストレージ電極20Aの表面に窒
化膜等からなる誘電体膜18と上部電極となるポリシリ
コン膜19を形成して容量素子を完成させる。
をストッパーとして絶縁膜15をエッチングした後、平
坦なポリシリコン膜10とサイドウォール17にヒ素等
の不純物を導入してシリンダ形のストレージ電極20A
を形成する。次でこのストレージ電極20Aの表面に窒
化膜等からなる誘電体膜18と上部電極となるポリシリ
コン膜19を形成して容量素子を完成させる。
【0012】図4(a),(b)は、コンタクトホール
内に絶縁膜からなるスペーサ(サイドウォール)を形成
し、シリンダ形のストレージ電極を単一層のポリシリコ
ンで形成する為の工程順に示した半導体チップの断面図
であり、特開平5−218333号公報に記載されてい
るものである。
内に絶縁膜からなるスペーサ(サイドウォール)を形成
し、シリンダ形のストレージ電極を単一層のポリシリコ
ンで形成する為の工程順に示した半導体チップの断面図
であり、特開平5−218333号公報に記載されてい
るものである。
【0013】まず図4(a)に示すように、Si基板1
上にフィールド酸化膜2を形成したのち、MOSトラン
ジスタを構成するゲート電極3と不純物拡散層4A,4
Bを形成する。次で全面に絶縁膜21,平坦化膜22,
エッチング阻止層としての窒化膜7B及びスペーサ層と
してのSiO2 膜23を順次形成する。次にSiO2膜
23,窒化膜7B,平坦化膜22及び絶縁膜21をパタ
ーニングし、不純物拡散層4A(ソース)を部分的に露
出させるコンタクトホール8Aを形成する。次で全面に
窒化膜7CとSiO2 膜23Aを形成したのち異方性エ
ッチングを行ない、コンタクトホール8Aの側壁部に窒
化膜7CとSiO2 膜23Aからなるスペーサを形成す
る。次に全面にポリシリコン膜10Aを形成してコンタ
クトホールを埋め、続いてパターン化されたフォトレジ
スト膜24とこのフォトレジスト膜の側壁部にSiO2
からなるスペーサ25を形成する。次にこのフォトレジ
スト膜24とスペーサ25をマスクとし、SiO2 膜2
3を終了点としてポリシリコン膜10Aをエッチングす
る。
上にフィールド酸化膜2を形成したのち、MOSトラン
ジスタを構成するゲート電極3と不純物拡散層4A,4
Bを形成する。次で全面に絶縁膜21,平坦化膜22,
エッチング阻止層としての窒化膜7B及びスペーサ層と
してのSiO2 膜23を順次形成する。次にSiO2膜
23,窒化膜7B,平坦化膜22及び絶縁膜21をパタ
ーニングし、不純物拡散層4A(ソース)を部分的に露
出させるコンタクトホール8Aを形成する。次で全面に
窒化膜7CとSiO2 膜23Aを形成したのち異方性エ
ッチングを行ない、コンタクトホール8Aの側壁部に窒
化膜7CとSiO2 膜23Aからなるスペーサを形成す
る。次に全面にポリシリコン膜10Aを形成してコンタ
クトホールを埋め、続いてパターン化されたフォトレジ
スト膜24とこのフォトレジスト膜の側壁部にSiO2
からなるスペーサ25を形成する。次にこのフォトレジ
スト膜24とスペーサ25をマスクとし、SiO2 膜2
3を終了点としてポリシリコン膜10Aをエッチングす
る。
【0014】次に図4(b)に示すように、フォトレジ
スト膜24を除去したのちスペーサ25をマスクとして
ポリシリコン膜10Aを所定の深さ迄エッチングするこ
とにより、シリンダ形のストレージ電極20Bを形成す
る。
スト膜24を除去したのちスペーサ25をマスクとして
ポリシリコン膜10Aを所定の深さ迄エッチングするこ
とにより、シリンダ形のストレージ電極20Bを形成す
る。
【0015】以下スペーサ25を除去したのち、ストレ
ージ電極20Bの全面にONO膜等の誘電体膜と不純物
が導入されたポリシリコン膜からなる上部電極を形成し
て容量素子を完成させる。尚、更に容量を増加させる為
にはストレージ電極20B底面下のSiO2 膜23をエ
ッチングし電極の底面も利用する。この際コンタクトホ
ール内の窒化膜8A及びSiO2 膜23Aがエッチング
液の侵入を阻止しポリシリコン膜10Aがエッチングさ
れるのを防ぐ。
ージ電極20Bの全面にONO膜等の誘電体膜と不純物
が導入されたポリシリコン膜からなる上部電極を形成し
て容量素子を完成させる。尚、更に容量を増加させる為
にはストレージ電極20B底面下のSiO2 膜23をエ
ッチングし電極の底面も利用する。この際コンタクトホ
ール内の窒化膜8A及びSiO2 膜23Aがエッチング
液の侵入を阻止しポリシリコン膜10Aがエッチングさ
れるのを防ぐ。
【0016】
【発明が解決しようとする課題】半導体装置の製造工程
においては、Al等からなる配線が形成された後の工程
で、シリコンの結晶欠陥を不活性化させたり配線のコン
タクト抵抗を低減させ半導体装置の電気的特性を安定化
させる為、水素ガス雰囲気中で約400℃,30分間の
熱処理(水素フォーミング)が行なわれている。
においては、Al等からなる配線が形成された後の工程
で、シリコンの結晶欠陥を不活性化させたり配線のコン
タクト抵抗を低減させ半導体装置の電気的特性を安定化
させる為、水素ガス雰囲気中で約400℃,30分間の
熱処理(水素フォーミング)が行なわれている。
【0017】しかしながら、図3及び図4で説明した従
来の容量素子の形成方法においては、トランジスタ素子
上の積層された層間絶縁膜中に、水素の侵入を阻止する
窒化膜が形成されている為、水素フォーミングによる効
果は極めて小さなものとなり、電荷の保持時間が規定値
に達しない、いわゆるホールド特性不良が発生するとい
う問題点がある。これは活性化しているシリコン基板表
面の結晶欠陥を水素フォーミングにより十分に抑制でき
ず、リークが発生することに起因すると考えられてい
る。
来の容量素子の形成方法においては、トランジスタ素子
上の積層された層間絶縁膜中に、水素の侵入を阻止する
窒化膜が形成されている為、水素フォーミングによる効
果は極めて小さなものとなり、電荷の保持時間が規定値
に達しない、いわゆるホールド特性不良が発生するとい
う問題点がある。これは活性化しているシリコン基板表
面の結晶欠陥を水素フォーミングにより十分に抑制でき
ず、リークが発生することに起因すると考えられてい
る。
【0018】本発明の目的は、容量が大きくしかもホー
ルド特性不良の発生することのない容量素子の形成方法
を提供することにある。
ルド特性不良の発生することのない容量素子の形成方法
を提供することにある。
【0019】
【課題を解決するための手段】本発明の容量素子の形成
方法は、トランジスタ素子が形成された半導体基板上に
層間絶縁膜として酸化膜と窒化膜とを順次形成し、この
層間絶縁膜にコンタクトホールを形成したのちこのコン
タクトホールの側壁部に酸化膜からなるサイドウォール
を形成し、次で全面にシリコン膜を形成したのち主部と
外周部とからなるストレージ電極を形成し、次で水素の
侵入を阻止する窒化膜を除去することを特徴としてい
る。
方法は、トランジスタ素子が形成された半導体基板上に
層間絶縁膜として酸化膜と窒化膜とを順次形成し、この
層間絶縁膜にコンタクトホールを形成したのちこのコン
タクトホールの側壁部に酸化膜からなるサイドウォール
を形成し、次で全面にシリコン膜を形成したのち主部と
外周部とからなるストレージ電極を形成し、次で水素の
侵入を阻止する窒化膜を除去することを特徴としてい
る。
【0020】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図1(a)〜(d)は本発明の実施の形態
を説明する為の工程順に示した半導体チップの断面図で
ある。
て説明する。図1(a)〜(d)は本発明の実施の形態
を説明する為の工程順に示した半導体チップの断面図で
ある。
【0021】まず図1(a)に示すように、Si基板1
上に選択酸化法により厚さ約450nmのフィールド酸
化膜2を形成したのち、MOSトランジスタを構成する
ゲート電極3を厚さ150nmのポリシリコン膜で形成
する。次でAs等の不純物を導入し、ソース及びドレイ
ンとなる不純物拡散層4A及び4Bを形成する。次にC
VD法により全面に厚さ600nmのBPSG膜5を形
成したのち約850℃で熱処理して表面を平坦化する。
このBPSG膜5は複数回に分けて形成してもよい。次
にCVD法により厚さ200nmの酸化シリコン(Si
O2 )膜(CVD酸化膜)6と厚さ100nmの窒化シ
リコン膜(CVD窒化膜)7とを順次形成する。次にフ
ォトリソグラフィ技術によりCVD窒化膜7とCVD酸
化膜6とBPSG膜5をドライエッチングし、不純物拡
散層4Aを部分的に露出する直径500nmのコンタク
トホール8を形成する。
上に選択酸化法により厚さ約450nmのフィールド酸
化膜2を形成したのち、MOSトランジスタを構成する
ゲート電極3を厚さ150nmのポリシリコン膜で形成
する。次でAs等の不純物を導入し、ソース及びドレイ
ンとなる不純物拡散層4A及び4Bを形成する。次にC
VD法により全面に厚さ600nmのBPSG膜5を形
成したのち約850℃で熱処理して表面を平坦化する。
このBPSG膜5は複数回に分けて形成してもよい。次
にCVD法により厚さ200nmの酸化シリコン(Si
O2 )膜(CVD酸化膜)6と厚さ100nmの窒化シ
リコン膜(CVD窒化膜)7とを順次形成する。次にフ
ォトリソグラフィ技術によりCVD窒化膜7とCVD酸
化膜6とBPSG膜5をドライエッチングし、不純物拡
散層4Aを部分的に露出する直径500nmのコンタク
トホール8を形成する。
【0022】次に図1(b)に示すように、全面にCV
D法により酸化膜を150nmの厚さに形成したのちエ
ッチバックし、コンタクトホール8の側壁部に酸化膜か
らなる第1のサイドウォール9を形成する。次に全面に
CVD法により厚さ250nmのポリシリコン膜10を
形成してコンタクトホール8を埋めたのち、全面に厚さ
500nmのBPSG膜11を形成し850℃で熱処理
を行なう。次に、このBPSG膜11とポリシリコン膜
10をパターニングし、ポリシリコン膜10からなるス
トレージ電極の主部を形成する。
D法により酸化膜を150nmの厚さに形成したのちエ
ッチバックし、コンタクトホール8の側壁部に酸化膜か
らなる第1のサイドウォール9を形成する。次に全面に
CVD法により厚さ250nmのポリシリコン膜10を
形成してコンタクトホール8を埋めたのち、全面に厚さ
500nmのBPSG膜11を形成し850℃で熱処理
を行なう。次に、このBPSG膜11とポリシリコン膜
10をパターニングし、ポリシリコン膜10からなるス
トレージ電極の主部を形成する。
【0023】次に図1(c)に示すように、CVD法に
より全面に第2のポリシリコン膜を150nmの厚さに
形成したのちエッチバックし、ポリシリコン膜10(ス
トレージ電極の主部)とBPSG膜11の側壁部にスト
レージ電極の外周部となる筒状の第2のサイドウォール
12を形成する。続いてバッファード弗酸溶液(HF:
NH4 F=1:30)を用いてBPSG膜11を除去
し、次で約160℃のリン酸溶液を用いてポリシリコン
膜10の下部のCVD窒化膜7をエッチングし除去す
る。次に約820℃で第2のサイドウォール12とポリ
シリコン膜10にリン(P)を拡散し(約1×1020/
cm3 )導電性を持たせ、ポリシリコン膜10の主部と
第2のサイドウォール12の外周部とからなるストレー
ジ電極20を形成する。
より全面に第2のポリシリコン膜を150nmの厚さに
形成したのちエッチバックし、ポリシリコン膜10(ス
トレージ電極の主部)とBPSG膜11の側壁部にスト
レージ電極の外周部となる筒状の第2のサイドウォール
12を形成する。続いてバッファード弗酸溶液(HF:
NH4 F=1:30)を用いてBPSG膜11を除去
し、次で約160℃のリン酸溶液を用いてポリシリコン
膜10の下部のCVD窒化膜7をエッチングし除去す
る。次に約820℃で第2のサイドウォール12とポリ
シリコン膜10にリン(P)を拡散し(約1×1020/
cm3 )導電性を持たせ、ポリシリコン膜10の主部と
第2のサイドウォール12の外周部とからなるストレー
ジ電極20を形成する。
【0024】次に図1(d)に示すようにこのストレー
ジ電極20の表面に誘電体膜13(例えば厚さ7nmの
窒化膜と厚さ1〜2nmの熱酸化膜)と厚さ約200n
mのポリシリコン膜からなる上部電極14を形成し容量
素子を完成させる。以下Al配線(図示せず)等を形成
したのち水素ガス雰囲気中で450℃、30分間のフォ
ーミング処理を行なう。
ジ電極20の表面に誘電体膜13(例えば厚さ7nmの
窒化膜と厚さ1〜2nmの熱酸化膜)と厚さ約200n
mのポリシリコン膜からなる上部電極14を形成し容量
素子を完成させる。以下Al配線(図示せず)等を形成
したのち水素ガス雰囲気中で450℃、30分間のフォ
ーミング処理を行なう。
【0025】このように本発明の実施の形態によれば、
最終的に層間絶縁膜はBPSG膜5とCVD酸化膜6の
酸化膜で形成され、水素の侵入を阻止する窒化膜がない
為、配線形成後の工程で施される水素フォーミングの効
果が大きくなり、容量素子のホールド特性不良はほとん
ど発生せず、信頼性の向上したものとなった。又本実施
の形態によれば窒化膜7をエッチングする際コンタクト
ホール内へのエッチング液の侵入を阻止できる為、コン
タクトホール内のポリシリコン膜がエッチングされるこ
とはない。又窒化膜の除去によりストレージ電極の裏側
も利用できる為、容量が増加するという効果もある。
最終的に層間絶縁膜はBPSG膜5とCVD酸化膜6の
酸化膜で形成され、水素の侵入を阻止する窒化膜がない
為、配線形成後の工程で施される水素フォーミングの効
果が大きくなり、容量素子のホールド特性不良はほとん
ど発生せず、信頼性の向上したものとなった。又本実施
の形態によれば窒化膜7をエッチングする際コンタクト
ホール内へのエッチング液の侵入を阻止できる為、コン
タクトホール内のポリシリコン膜がエッチングされるこ
とはない。又窒化膜の除去によりストレージ電極の裏側
も利用できる為、容量が増加するという効果もある。
【0026】尚、上記実施の形態においては、平坦化さ
れた第1の酸化膜としてBPSG膜とCVD酸化膜を用
いた場合について説明したが、CVD酸化膜のみを厚く
形成し、その表面をCMP(化学的機械的研磨)法によ
り平坦化するか、CVD酸化膜上にフォトレジスト膜を
形成しエッチバックして平坦化する方法を用いてもよ
い。これら酸化膜やポリシリコン膜等の厚さは実施の形
態で記された値に限定されるものではなく、適宜変更で
きるものである。
れた第1の酸化膜としてBPSG膜とCVD酸化膜を用
いた場合について説明したが、CVD酸化膜のみを厚く
形成し、その表面をCMP(化学的機械的研磨)法によ
り平坦化するか、CVD酸化膜上にフォトレジスト膜を
形成しエッチバックして平坦化する方法を用いてもよ
い。これら酸化膜やポリシリコン膜等の厚さは実施の形
態で記された値に限定されるものではなく、適宜変更で
きるものである。
【0027】又、図1(c)ではBPSG膜11と窒化
膜7の除去を別々に行った場合について説明したが、約
160℃のリン酸溶液を用いて同時にエッチングして除
去してもよい。この場合BPSG膜11はCVD酸化膜
からなるサイドウォール9より約20倍の速度でエッチ
ングされる為、特に問題はない。更にストレージ電極を
形成する容量電極膜にポリシリコン膜を用いた場合につ
いて説明したが、アモルファスシリコン,WやMo等の
高融点金属又は酸化ルテニウムを用いることができる。
膜7の除去を別々に行った場合について説明したが、約
160℃のリン酸溶液を用いて同時にエッチングして除
去してもよい。この場合BPSG膜11はCVD酸化膜
からなるサイドウォール9より約20倍の速度でエッチ
ングされる為、特に問題はない。更にストレージ電極を
形成する容量電極膜にポリシリコン膜を用いた場合につ
いて説明したが、アモルファスシリコン,WやMo等の
高融点金属又は酸化ルテニウムを用いることができる。
【0028】
【発明の効果】以上説明したように本発明は、酸化膜か
らなる層間絶縁膜上に形成した窒化膜を除去し水素の侵
入を容易にすることにより、後工程で施される水素雰囲
気中での熱処理の効果を大きくできる為、ホールド特性
不良の発生することのない容量素子が得られるという効
果がある。
らなる層間絶縁膜上に形成した窒化膜を除去し水素の侵
入を容易にすることにより、後工程で施される水素雰囲
気中での熱処理の効果を大きくできる為、ホールド特性
不良の発生することのない容量素子が得られるという効
果がある。
【図1】本発明の実施の形態を説明する為の工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図2】従来の容量素子の形成方法を説明する為の工程
順に示した半導体チップの断面図。
順に示した半導体チップの断面図。
【図3】従来の他の容量素子の形成方法を説明する為の
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図4】従来の他の容量素子の形成方法を説明する為の
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
1 Si基板 2 フィールド酸化膜 3 ゲート電極 4,4A,4B 不純物拡散層 5 BPSG膜 5A SiO2 膜 6 CVD酸化膜 7,7A〜7C 窒化膜 8,8A コンタクトホール 9 第1のサイドウォール 10,10A ポリシリコン膜 11 BPSG膜 12 サイドウォール 13 誘電体膜 14 上部電極 15 絶縁膜 16 フォトレジスト膜 17 第2のサイドウォール 18 誘電体膜 19 ポリシリコン膜 20,20A,20B ストレージ電極 21 絶縁膜 22 平坦化層 24 フォトレジスト膜 25 スペーサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822
Claims (5)
- 【請求項1】 半導体基板上にトランジスタ素子を形成
したのち層間絶縁膜として酸化膜と窒化膜とを順次形成
し、次でこの窒化膜上に柱状の主部と底面部でこの主部
に連結された筒状の外周部とからなる容量電極を形成す
る容量素子の形成方法において、前記容量電極を形成し
たのち前記窒化膜を除去することを特徴とする容量素子
の形成方法。 - 【請求項2】 トランジスタ素子が形成された半導体基
板上に第1の酸化膜と窒化膜とを順次形成する工程と、
前記窒化膜と前記第1の酸化膜とをパターニングし前記
半導体基板に達するコンタクトホールを形成する工程
と、このコンタクトホールの側壁部に第2の酸化膜から
なる第1のサイドウォールを形成する工程と、この第1
のサイドウォールの表面を含む全面に第1の容量電極膜
を形成し前記コンタクトホールを埋める工程と、この第
1の容量電極膜上に第3の酸化膜を形成する工程と、こ
の第3の酸化膜と前記第1の容量電極膜とをパターニン
グし容量電極の主部を形成する工程と、この主部を覆う
ように第2の容量電極膜を形成したのちエッチバックし
前記主部と前記第3の酸化膜の側壁部に第2のサイドウ
ォールを形成する工程と、前記第1の酸化膜と前記第1
のサイドウォールをストッパとし前記主部上の前記第3
の酸化膜と前記窒化膜とを除去する工程とを含むことを
特徴とする容量素子の形成方法。 - 【請求項3】 主部上の第3の酸化膜と窒化膜とを除去
する工程が主部上の第3の酸化膜を除去したのち窒化膜
を除去する工程である請求項2記載の容量素子の形成方
法。 - 【請求項4】 主部上の第3の酸化膜と窒化膜とを除去
する工程が主部上の第3の酸化膜と窒化膜とを同時に除
去する工程である請求項2記載の容量素子の形成方法。 - 【請求項5】 窒化膜除去後電極表面に誘電体膜とシリ
コン膜からなる上部電極を形成し、次で水素フォーミン
グ処理を行う工程を設ける請求項1乃至請求項4記載の
容量素子の形成方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005498A JP2751906B2 (ja) | 1996-01-17 | 1996-01-17 | 容量素子の形成方法 |
US08/784,774 US5691229A (en) | 1996-01-17 | 1997-01-16 | Process of fabricating dynamic random access memory cell having inter-level insulating structure without silicon nitride layer between access transistor and storage node |
KR1019970001670A KR100235122B1 (ko) | 1996-01-17 | 1997-01-17 | 억세스 트랜지스터와 저장 노드 사이에 실리콘 질화막이 없고, 층간 절연구조를 갖는 동적 랜덤 억세스 메모리 셀의 제조과정 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005498A JP2751906B2 (ja) | 1996-01-17 | 1996-01-17 | 容量素子の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09199681A true JPH09199681A (ja) | 1997-07-31 |
JP2751906B2 JP2751906B2 (ja) | 1998-05-18 |
Family
ID=11612896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8005498A Expired - Lifetime JP2751906B2 (ja) | 1996-01-17 | 1996-01-17 | 容量素子の形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5691229A (ja) |
JP (1) | JP2751906B2 (ja) |
KR (1) | KR100235122B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6383869B1 (en) | 1998-05-19 | 2002-05-07 | Nec Corporation | Side wall contact structure and method of forming the same |
JP2011176313A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | 電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5973910A (en) * | 1991-12-31 | 1999-10-26 | Intel Corporation | Decoupling capacitor in an integrated circuit |
TW463288B (en) * | 1997-05-20 | 2001-11-11 | Nanya Technology Corp | Manufacturing method for cup-like capacitor |
US5946571A (en) * | 1997-08-29 | 1999-08-31 | United Microelectronics Corp. | Method of forming a capacitor |
JP3220066B2 (ja) * | 1997-09-22 | 2001-10-22 | 九州日本電気株式会社 | 半導体装置およびその製造方法 |
JP2000021892A (ja) * | 1998-06-26 | 2000-01-21 | Nec Corp | 半導体装置の製造方法 |
TW429618B (en) * | 1998-08-01 | 2001-04-11 | United Microelectronics Corp | Fabricating method for the capacitor of dynamic random access memory |
EP0984490A1 (de) * | 1998-08-13 | 2000-03-08 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung strukturierter Materialschichten |
KR100319168B1 (ko) * | 1999-12-30 | 2002-01-04 | 박종섭 | 반도체소자의 제조방법 |
US11756794B2 (en) * | 2019-11-01 | 2023-09-12 | Texas Instruments Incorporated | IC with deep trench polysilicon oxidation |
US11715520B2 (en) | 2021-04-05 | 2023-08-01 | Micron Technology, Inc. | Socket structure for spike current suppression in a memory array |
US11348640B1 (en) * | 2021-04-05 | 2022-05-31 | Micron Technology, Inc. | Charge screening structure for spike current suppression in a memory array |
US11862215B2 (en) | 2021-08-27 | 2024-01-02 | Micron Technology, Inc. | Access line having a resistive layer for memory cell access |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03205861A (ja) * | 1990-01-08 | 1991-09-09 | Nec Corp | 半導体装置 |
JP3123073B2 (ja) * | 1990-11-08 | 2001-01-09 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
JPH0629463A (ja) * | 1992-07-10 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
KR960003773B1 (ko) * | 1992-08-25 | 1996-03-22 | 금성일렉트론주식회사 | 디램(DRAM) 셀(Cell) 제조방법 |
KR960015122B1 (ko) * | 1993-04-08 | 1996-10-28 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 제조방법 |
JP2751016B2 (ja) * | 1993-12-27 | 1998-05-18 | 現代電子産業株式会社 | 半導体素子のキャパシタ製造方法 |
-
1996
- 1996-01-17 JP JP8005498A patent/JP2751906B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-16 US US08/784,774 patent/US5691229A/en not_active Expired - Fee Related
- 1997-01-17 KR KR1019970001670A patent/KR100235122B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6383869B1 (en) | 1998-05-19 | 2002-05-07 | Nec Corporation | Side wall contact structure and method of forming the same |
JP2011176313A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | 電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2751906B2 (ja) | 1998-05-18 |
US5691229A (en) | 1997-11-25 |
KR100235122B1 (ko) | 1999-12-15 |
KR970060498A (ko) | 1997-08-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2930016B2 (ja) | 半導体装置の製造方法 | |
US6150209A (en) | Leakage current reduction of a tantalum oxide layer via a nitrous oxide high density annealing procedure | |
JP2751906B2 (ja) | 容量素子の形成方法 | |
JP3222944B2 (ja) | Dramセルのキャパシタの製造方法 | |
JPH06151749A (ja) | 半導体装置およびその製造方法 | |
US5723373A (en) | Method of making porous-Si capacitors for high density drams cell | |
US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
US6097053A (en) | Semiconductor device having a multi-wall cylindrical capacitor | |
JP2770789B2 (ja) | 半導体記憶装置の製造方法 | |
US6541807B1 (en) | Semiconductor device having capacitor and method of manufacturing the same | |
US6518613B2 (en) | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same | |
JPH0888332A (ja) | 半導体記憶装置の製造方法 | |
JPH0846154A (ja) | 半導体記憶装置のキャパシタの蓄積電極の製造方法 | |
US6013550A (en) | Method to define a crown shaped storage node structure, and an underlying conductive plug structure, for a dynamic random access memory cell | |
JP2642364B2 (ja) | 半導体記憶装置及びその製造方法 | |
US5874334A (en) | Method for fabricating DRAM capacitor | |
KR100318684B1 (ko) | 반도체 메모리 장치의 캐패시터 제조 방법 | |
JP3085831B2 (ja) | 半導体装置の製造方法 | |
JPH11135749A (ja) | 半導体記憶装置 | |
JPH1126712A (ja) | 半導体集積回路装置およびその製造方法ならびにその製造装置 | |
JP2003163283A (ja) | 半導体装置の製造方法および半導体装置 | |
JPH1197640A (ja) | Dramにおけるメモリセルの製造方法 | |
US6080633A (en) | Method for manufacturing capacitor's lower electrode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980127 |