KR20140108026A - 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 - Google Patents

박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 Download PDF

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Abstract

모서리가 라운딩된 액티브 패턴을 구비하는 박막 트랜지스터를 포함하는 박막 반도체 장치 및 유기 발광 표시 장치가 제공된다. 상기 박막 반도체 장치는 기판, 및 상기 기판 상의 액티브 패턴을 포함하는 박막 트랜지스터를 포함한다. 상기 액티브 패턴의 상측 모서리는 라운딩된다.

Description

박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법{Thin film semiconductor device, organic light emitting display, and method of manufacturing the same}
본 발명은 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성이 개선된 박막 트랜지스터를 포함하는 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법에 관한 것이다.
반도체 기판을 사용하는 반도체 장치에 비하여, 유리 기판 상에 형성된 반도체 박막을 이용하여 박막 트랜지스터를 형성할 경우, 제조 비용을 줄일 수 있고 대면적 공정이 용이하기 때문에, 다양한 분야에서 평판 표시 장치와 같은 박막 반도체 장치가 사용되고 있다.
유기 발광 표시 장치는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체 발광형이기 때문에 명암비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현에 안정적이다. 또한, 유기 발광 표시 장치는 시야각의 제한이 없으며 저온에서도 안정적이고, 낮은 직류 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하며, 제조 공정도 단순하다.
이러한 유기 발광 표시 장치는 픽셀들의 발광을 제어하기 위해 박막 트랜지스터들을 포함한다. 박막 트랜지스터는 반도체 물질 층을 패터닝하여 형성되는 액티브 패턴을 포함한다. 종래 패터닝 공정에 의해 형성된 액티브 패턴은 각진 에지 부분을 갖게 된다. 액티브 패턴의 센터 부분에 비해 각진 에지 부분에는 전기장이 집중된다. 그 결과, 액티브 패턴의 에지 부분에서는 낮은 전압에서 약한 반전(weak inversion)이 일어나게 되며, 기생 트랜지스터가 형성된다. 이로 인하여, 게이트 전압(Vg)에 따른 드레인 전류(Id)의 응답에서 원하지 않는 험프(hump) 현상이 나타날 수 있다. 액티프 패턴의 에지 부분에서 발생되는 험프 현상으로 인해 누설 전류가 증가하고, 트랜지스터의 컷오프(cut-off) 특성이 저하되는 문제가 있다. 또한, 이러한 문제는 박막 트랜지스터의 특성 편차 인자로 작용하여, 패널의 랜덤 얼룩을 유발할 수 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로서, 본 발명은 박막 트랜지스터의 오프 전류 특성과 같은 전기적 특성을 개선할 수 있는 박막 반도체 장치 및 유기 발광 표시 장치, 및 이의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 박막 반도체 장치는 기판, 및 상기 기판 상의 액티브 패턴을 포함하는 박막 트랜지스터를 포함한다. 상기 액티브 패턴의 상측 모서리는 라운딩된다.
상기 박막 반도체 장치의 일 특징에 따르면, 상기 액티브 패턴의 라운딩된 상측 모서리를 노출하고 상기 액티브 패턴의 평탄한 상면을 덮는 제1 게이트 절연막을 더 포함할 수 있다.
상기 박막 반도체 장치의 다른 특징에 따르면, 상기 액티브 패턴의 라운딩된 상측 모서리 및 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 더 포함할 수 있다. 또한, 상기 제2 게이트 상기 액티브 패턴의 일부와 중첩하는 게이트 전극을 더 포함할 수 있다. 상기 제1 및 제2 게이트 절연막들은 상기 액티브 패턴과 상기 게이트 전극 사이에 개재될 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 액티브 패턴의 하측 모서리는 라운딩될 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 기판 상의 제1 버퍼막, 및 상기 제1 버퍼막 상에 배치되고, 상기 액티브 패턴의 라운딩된 하측 모서리를 제외한 평탄한 저면과 접하는 제2 버퍼막을 더 포함할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 액티브 패턴의 라운딩된 상측 모서리, 라운딩된 하측 모서리, 및 측면를 둘러싸는 열산화막을 더 포함할 수 있다. 상기 열 산화막의 두께는 상기 라운딩된 상측 모서리 또는 상기 라운딩된 하측 모서리를 둘러싼 부분이 상기 측면을 둘러싸는 부분보다 두꺼울 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 액티브 패턴은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함할 수 있다. 상기 채널 영역의 상측 모서리와 하측 모서리는 라운딩될 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 액티브 패턴의 채널 영역 상에서 상기 액티브 패턴과 교차하도록 연장되는 게이트 전극을 더 포함할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 기판과 상기 액티브 패턴 사이에 개재되는 버퍼막을 더 포함할 수 있다. 상기 액티브 패턴의 하측 모서리는 각질 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 액티브 패턴은 실리콘 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치는 기판, 상기 기판 상의 복수의 박막 트랜지스터들, 상기 복수의 박막 트랜지스터들 중 하나에 전기적으로 연결된 픽셀 전극, 상기 픽셀 전극 상의 대향 전극, 및 상기 픽셀 전극과 상기 대향 전극 사이에 배치되고 유기 발광층을 포함하는 중간층을 포함한다. 상기 복수의 박막 트랜지스터들 중 적어도 하나는 상기 기판 상에 배치되고 라운딩된 상측 모서리를 갖는 액티브 패턴을 포함한다.
상기 유기 발광 표시 장치의 일 특징에 따르면, 상기 적어도 하나의 박막 트랜지스터는, 상기 액티브 패턴의 상기 라운딩된 상측 모서리를 노출하고 상기 액티브 패턴의 평탄한 상면을 덮는 제1 게이트 절연막, 상기 액티브 패턴의 상기 라운딩된 상측 모서리 및 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막, 및 상기 제1 및 제2 게이트 절연막들 상에 배치되고 상기 제2 게이트 상기 액티브 패턴의 일부와 중첩하는 게이트 전극을 더 포함할 수 있다.
상기 유기 발광 표시 장치의 다른 특징에 따르면, 상기 액티브 패턴은 라운딩된 하측 모서리를 가질 수 있다.
상기 유기 발광 표시 장치의 또 다른 특징에 따르면, 상기 기판 상의 제1 버퍼막, 및 상기 제1 버퍼막 상에 배치되고, 상기 액티브 패턴의 상기 라운딩된 하측 모서리와 접촉하지 않고 상기 액티브 패턴의 평탄한 저면과 접하는 제2 버퍼막을 더 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 특징에 따르면, 상기 액티브 패턴은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함할 수 있다. 상기 채널 영역의 상측 모서리와 하측 모서리는 라운딩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 박막 반도체 장치의 제조 방법에 따르면, 기판 상에 순차적으로 적층된 제1 물질 패턴, 액티브 물질 패턴, 및 제2 물질 패턴이 형성된다. 상기 액티브 물질 패턴의 상부 모서리 부분과 하부 모서리 부분이 노출되도록, 상기 제1 물질 패턴의 측부와 상기 제2 물질 패턴의 측부가 제거된다. 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분을 라운딩 처리된다. 상기 기판 상에 게이트 절연막이 형성된다. 상기 게이트 절연막 상에서 상기 액티브 물질 패턴의 일부와 교차하도록 연장되는 도전 패턴이 형성된다.
상기 박막 반도체 장치의 제조 방법의 일 특징에 따르면, 상기 제1 물질 패턴, 액티브 물질 패턴, 및 제2 물질 패턴이 형성되는 단계에서, 상기 기판 상에 버퍼막이 형성된다. 그 후, 상기 버퍼막 상에 제1 물질막, 액티브 물질막, 제2 물질막 및 하드 마스크 패턴이 순차적으로 형성된다. 그 후, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제1 물질막, 상기 액티브 물질막 및 상기 제2 물질막이 패터닝된다.
상기 박막 반도체 장치의 제조 방법의 다른 특징에 따르면, 상기 제1 물질 패턴의 측부와 상기 제2 물질 패턴의 측부가 제거되는 단계에서, 상기 버퍼막, 상기 액티브 물질 패턴, 및 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제1 물질 패턴과 상기 제2 물질 패턴이 습식 식각된다.
상기 박막 반도체 장치의 제조 방법의 또 다른 특징에 따르면, 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분을 열 산화함으로써, 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분이 라운딩될 수 있다.
상기 박막 반도체 장치의 제조 방법의 또 다른 특징에 따르면, 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분을 습식 식각함으로써, 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분이 라운딩될 수 있다.
본 발명에 따르면, 박막 트랜지스터는 에지 부분이 라운딩된 액티브 패턴을 포함하게 된다. 그 결과, 전기장의 집중은 완화되고, 전기장 집중으로 인한 문제는 제거 또는 감소될 수 있다. 즉, 험프 현상이 방지될 수 있으며, 누설 전류가 감소되고 컷오프 특성이 개선될 수 있다. 또한, 박막 트랜지스터의 특성 편차도 감소하여, 박막 트랜지스터를 포함하는 유기 발광 표시 장치에서 패널의 랜덤 얼룩도 제거될 수 있다.
도 1a는 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 평면도이다.
도 1b는 도 1a에 도시된 박막 반도체 장치의 제2 방향(Y)에 따른 단면도이다.
도 1c는 도 1a에 도시된 박막 반도체 장치의 제1 방향(X)에 따른 단면도이다.
도 2는 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 4a 내지 도 4e는 본 발명의 다양한 실시예들에 따라 박막 반도체 장치를 제조하는 방법을 설명하기 위해 공정 순서에 따른 단면도들이다. 예시적으로, 도 1a 내지 도 1c의 박막 반도체 장치(100)를 제조하기 위한 방법을 설명한다.
도 5는 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명의 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있고, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.
본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다. 또한, 제1 요소가 제2 요소 상에 배치된다고 기재될 때, 제3 요소가 제1 요소와 제2 요소 사이에 개재되는 것을 배제하지 않는다. 다만, 제1 요소가 제2 요소 상에 직접 배치된다고 기재될 때에는, 제3 요소가 제1 요소와 제2 요소 사이에 개재되는 것을 배제한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a는 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 평면도이다.
도 1a를 참조하면, 박막 반도체 장치(100)는 제1 방향(X)을 따라 연장되는 액티브 패턴(Act)과 제2 방향(Y)을 따라 연장되는 게이트 패턴(G)을 포함하는 박막 트랜지스터(TFT)를 포함한다. 액티브 패턴(Act)에는 소스 영역(S)과 드레인 영역(D)이 한정되며, 소스 영역(S)과 드레인 영역(D)에 각각 연결되는 콘택 플러그들이 도시된다.
박막 반도체 장치(100)는 박막 트랜지스터(TFT)를 포함할 수 있는 모든 장치를 포함한다. 예컨대, 박막 반도체 장치(100)는 박막 트랜지스터들(TFT)의 어레이가 형성되는 백플레인(backplane)을 포함하는 유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치일 수 있다.
게이트 패턴(G)과 액티브 패턴(Act)은 서로 이격되어 있으며, 실제로는 이들 사이에 개재된 게이트 절연막(미 도시)에 의해 게이트 패턴(G)과 액티브 패턴(Act)은 서로 절연된다.
액티브 패턴(Act)의 일부 영역은 게이트 패턴(G)과 중첩하며, 이 일부 영역은 게이트 패턴(G)에 전압이 인가될 경우 반전층이 형성되는 채널 영역으로 지칭될 수 있다. 채널 영역은 소스 영역(S)과 드레인 영역(D) 사이에 배치되며, 제1 방향(X)에 따른 치수는 채널 길이로 정의되고, 제2 방향(Y)에 따른 치수는 채널 폭으로 정의된다. 따라서, 제1 방향(X)은 채널 길이 방향으로 지칭될 수 있고, 제2 방향(Y)은 채널 폭 방향으로 지칭될 수 있다.
도 1a에는 액티브 패턴(Act)이 연장되는 방향인 제1 방향(X)과 게이트 패턴(G)이 연장되는 방향인 제2 방향(Y)이 수직인 것으로 도시되어 있지만, 제1 방향(X)과 제2 방향(Y)이 이루는 각도는 본 발명을 한정하지 않는다.
도 1a에는 게이트 패턴(G)이 액티브 패턴(Act)의 상부에 배치되는 탑 게이트 구조의 박막 트랜지스터가 도시되어 있지만, 본 발명은 이러한 구조로 한정되지 않으며, 본 출원의 발명적 사상은 게이트 패턴(G)이 액티브 패턴(Act)의 아래에 배치되는 바텀 게이트 구조의 박막 트랜지스터에도 적용될 수 있다. 그러나, 아래에서는 탑 게이트 구조의 박막 트랜지스터에 기초하여 본 출원의 발명적 사상을 설명한다.
도 1b는 도 1a에 도시된 박막 반도체 장치의 제2 방향(Y)에 따른 단면도이다.
도 1b를 참조하면, 박막 반도체 장치(100)는 기판(105), 및 기판(105) 상의 액티브 패턴(120)을 포함한다. 액티브 패턴(120)은 라운딩된 상측 모서리를 갖는다. 또한, 도 1b에 도시된 바와 같이, 액티브 패턴(120)은 라운딩된 하측 모서리를 갖는다. 도 1b에 도시된 액티브 패턴(120)의 단면은 채널 영역을 제2 방향(Y), 즉, 게이트 연장 방향에 따라 절취한 단면이다.
구체적으로, 박막 반도체 장치(100)는 기판(105) 상에 배치되는 제1 버퍼막(110), 및 제1 버퍼막(110)과 액티브 패턴(120) 사이에 배치되는 제2 버퍼막(115)을 더 포함할 수 있다. 또한, 박막 반도체 장치(100)는 액티브 패턴(120) 상에 배치되는 제1 게이트 절연막(125), 및 액티브 패턴(120)과 제1 게이트 절연막(125) 상에 배치되는 제2 게이트 절연막(130)을 더 포함할 수 있다. 또한, 박막 반도체 장치(100)는 제2 게이트 절연막(130) 상에서 제2 방향(Y)을 따라 연장되는 게이트 전극(140)을 더 포함할 수 있다.
기판(105)은 실리콘 산화물(SiO2)을 주성분으로 하는 투명 재질의 유리 물질, 또는 투명한 플라스틱 물질로 이루어진 절연성 기판일 수 있다. 기판(105)은 박막 금속 물질로 이루어진 도전성 기판일 수 있다. 기판(105)은 플렉서블 기판 또는 리지드 기판일 수 있다.
기판(105) 상에는 불순물 이온의 확산 및 수분이나 외기의 침투를 방지하고, 평탄화된 표면을 제공하기 위한 제1 버퍼막(110)이 배치될 수 있다. 제1 버퍼막(110)은 기판(105)의 전면 상에 형성될 수 있다.
제1 버퍼막(110) 상에 액티브 패턴(120)이 배치될 수 있다. 도 1b에 도시된 바와 같이 액티브 패턴(120)은 라운딩된 모서리를 갖는 둥근 직사각형 단면을 가질 수 있다. 도 1b에 도시된 액티브 패턴(120)의 단면에 따르면, 액티브 패턴(120)은 평탄한 상면, 저면 및 양 측면과 4개의 라운딩된 모서리를 가질 수 있다.
제1 버퍼막(110)과 액티브 패턴(120) 사이에는 제2 버퍼막(115)이 개재될 수 있다. 도 1b에 도시된 바와 같이 제2 버퍼막(115)은 액티브 패턴(120)의 평탄한 저면과 접하며, 액티브 패턴(120)의 라운딩된 하측 모서리와 접촉하지 않을 수 있다. 제2 버퍼막(115)은 액티브 패턴(120)의 굴곡진 모서리 부분을 제외한 평탄한 중앙 부분의 아래에 배치될 수 있다.
액티브 패턴(120) 상에 제1 게이트 절연막(125)이 배치될 수 있다. 제1 게이트 절연막(125)은 액티브 패턴(120)의 평탄한 상면과 접하고, 액티브 패턴(120)의 라운딩된 상측 모서리와는 접촉하지 않을 수 있다. 즉, 제1 게이트 절연막(125)은 액티브 패턴(120)의 굴곡진 모서리 부분을 제외한 평탄한 중앙 부분의 위에 배치될 수 있다.
액티브 패턴(120)과 제1 게이트 절연막(125)을 덮도록 기판(105) 상에 전면적으로 제2 게이트 절연막(130)이 배치될 수 있다. 제2 게이트 절연막(130)이 단일층인 것으로 도시되어 있지만, 제2 게이트 절연막(130)은 복수의 물질막들이 적층된 구조를 가질 수도 있다. 또한, 제1 게이트 절연막(125)과 제2 게이트 절연막(130)의 두께가 비슷한 것처럼 도 1b에 도시되어 있지만, 이는 예시적이며, 제1 게이트 절연막(125)과 제2 게이트 절연막(130)의 두께는 필요에 따라 다르게 정해질 수 있다. 또한, 도 1b에는 제1 게이트 절연막(125)을 덮는 제2 게이트 절연막(130) 부분의 두께와 액티브 패턴(120)의 측부를 덮는 제2 게이트 절연막(130) 부분의 두께가 서로 비슷한 것처럼 도시되어 있지만, 필요에 따라 공정 조건을 다르게 조절함으로써 액티브 패턴(120)의 측부를 덮는 제2 게이트 절연막(130) 부분의 두께가 제1 게이트 절연막(125)을 덮는 제2 게이트 절연막(130) 부분의 두께보다 두껍게 할 수도 있다.
제2 게이트 절연막(130) 상에 게이트 전극(140)이 배치될 수 있다. 게이트 전극(140)은 도 1a의 게이트 패턴(G)에 대응되며, 액티브 패턴(120)의 채널 영역 상에서 제2 방향(Y)을 따라 연장될 수 있다. 도 1b에 도시된 바와 같이 게이트 전극(140)은 액티브 패턴(120)의 채널 영역의 측면을 덮도록 배치될 수 있다. 도 1b에 도시된 바와 같이 게이트 전극(140)은 액티브 패턴(120)의 상측 모서리뿐만 아니라 하측 모서리에도 인접하게 배치될 수 있기 때문에, 하측 모서리에 전기장이 집중될 수 있다. 따라서, 액티브 패턴(120)의 하측 모서리도 역시 라운딩될 수 있다. 그 결과, 액티브 패턴(120)의 하측 모서리 부분을 통해 험프가 발생하는 것이 방지될 수 있다.
게이트 전극(140)과 제2 게이트 절연막(130)은 층간 절연막(145)에 의해 덮일 수 있다.
도 1c는 도 1a에 도시된 박막 반도체 장치의 제1 방향(X)에 따른 단면도이다.
도 1c를 참조하면, 도 1a에 도시된 박막 반도체 장치(100)를 제1 방향(X), 즉, 액티브 연장 방향에 따라 절취한 단면이 도시된다.
기판(105) 상에 제1 버퍼막(110)과 제2 버퍼막(115)이 배치될 수 있다. 액티브 패턴(120)은 제2 버퍼막(115) 상에 배치될 수 있고, 액티브 패턴(120)과 게이트 전극(140) 사이에는 제1 게이트 절연막(125)과 제2 게이트 절연막(130)이 개재될 수 있다.
액티브 패턴(120)은 게이트 전극(140) 아래의 채널 영역(120c), 및 채널 영역(120c)의 양 쪽에 배치되는 소스 영역(120s)과 드레인 영역(120d)을 포함할 수 있다.
제2 게이트 절연막(130)과 게이트 전극(140) 상에 층간 절연막(145)이 배치될 수 있다. 또한, 제1 게이트 절연막(125), 제2 게이트 절연막(130) 및 층간 절연막(145)을 관통하여 소스 영역(120s)과 드레인 영역(120d)에 전기적으로 연결되는 소스 콘택 플러그(150s) 및 드레인 콘택 플러그(150d)이 배치될 수 있다.
도 2는 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 도 1b에 도시된 박막 반도체 장치(100)의 단면도와 유사하게, 박막 반도체 장치(200)를 제2 방향(Y)에 따라 절취한 단면도가 도시된다.
박막 반도체 장치(200)는 액티브 패턴(220)의 하측 모서리가 라운딩되지 않고, 액티브 패턴(220)이 제1 버퍼막(210) 상에 직접 배치된다는 점을 제외하고는 박막 반도체 장치(100)와 유사하다. 박막 반도체 장치(200)에 포함되는 기판(205), 버퍼막(210), 제1 게이트 절연막(225), 제2 게이트 절연막(230), 게이트 전극(240) 및 층간 절연막(245)은 박막 반도체 장치(100)의 기판(105), 제1 버퍼막(110), 제1 게이트 절연막(125), 제2 게이트 절연막(130), 게이트 전극(140) 및 층간 절연막(145)에 각각 대응된다. 따라서, 액티브 패턴(220)을 제외한 나머지 구성요소들에 대해서는 반복하여 설명하지 않는다.
도 2에 도시된 바와 같이, 액티브 패턴(220)은 라운딩된 상측 모서리와 각진 하측 모서리를 가질 수 있다. 또한, 액티브 패턴(220)은 제1 버퍼막(210) 상에 직접 배치될 수 있다. 즉, 액티브 패턴(120)과 제1 버퍼막(110) 사이에 배치되는 제2 버퍼막(115)은 생략될 수 있다.
게이트 전극(240)은 액티브 패턴(220)의 상측 모서리가 라운딩되는 것에 대응하여 액티브 패턴(220)의 상부에 배치될 수 있다. 게이트 전극이 액티브 패턴의 하부에 배치되는 바텀 게이트 구조의 경우에는, 액티브 패턴은 라운딩된 하측 모서리와 각진 상측 모서리를 가질 수도 있다.
도 3은 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 도 1b에 도시된 박막 반도체 장치(100)의 단면도와 유사하게, 박막 반도체 장치(300)를 제2 방향(Y)에 따라 절취한 단면도가 도시된다.
박막 반도체 장치(300)는 열 산화막(323)이 액티브 패턴(320)의 측부를 둘러싼다는 점을 제외하고는 박막 반도체 장치(100)와 유사하다. 박막 반도체 장치(300)에 포함되는 기판(305), 제1 버퍼막(310), 제2 버퍼막(315), 제1 게이트 절연막(325), 제2 게이트 절연막(330), 게이트 전극(340) 및 층간 절연막(345)은 박막 반도체 장치(100)의 기판(105), 제1 버퍼막(110), 제2 버퍼막(115), 제1 게이트 절연막(125), 제2 게이트 절연막(130), 게이트 전극(140) 및 층간 절연막(145)에 각각 대응된다. 따라서, 액티브 패턴(320)와 열 산화막(323)을 제외한 나머지 구성요소들에 대해서는 반복하여 설명하지 않는다.
도 3에 도시된 액티브 패턴(320)의 단면에 따르면, 액티브 패턴(320)의 측부는 라운딩된 상부 모서리, 평탄한 측면, 라운딩된 하부 모서리를 포함할 수 있다. 액티브 패턴(320)의 측부 상에는 열 산화막(323)이 배치될 수 있다. 평면 상에서 액티브 패턴(320)이 아일랜드와 같이 배치되어 있을 경우, 열 산화막(323)은 액티브 패턴(320)의 측부를 완전히 둘러쌀 수 있다.
아래에서 더욱 자세히 설명되겠지만, 열 산화막(323)은 실리콘 물질로 이루어진 액티브 패턴(320)을 고온에서 산소 분위기에 노출시킴으로써 형성되는 실리콘 산화물로 이루어질 수 있다. 도 3에 도시된 바와 같이, 액티브 패턴(320)의 라운딩된 상부 모서리 및 라운딩된 하부 모서리를 덮는 열 산화막(323) 부분의 두께는 액티브 패턴(320)의 평탄한 측면을 덮는 열 산화막(323) 부분의 두께보다 두꺼울 수 있다.
도시되지는 않았지만, 도 2의 박막 반도체 장치(200)도 액티브 패턴(220)의 측부를 둘러싸는 열 산화막을 더 포함할 수 있다.
도 4a 내지 도 4e는 본 발명의 다양한 실시예들에 따라 박막 반도체 장치를 제조하는 방법을 설명하기 위해 공정 순서에 따른 단면도들이다. 예시적으로, 도 1a 내지 도 1c의 박막 반도체 장치(100)를 제조하기 위한 방법을 설명한다.
도 4a를 참조하면, 기판(105) 상에 제1 버퍼막(110), 제2 버퍼 물질막(115a), 액티브 물질막(120a), 제1 게이트 절연 물질막(125a) 및 식각 마스크 물질막(127a)이 순차적으로 형성된다.
기판(105)은 실리콘 산화물(SiO2)을 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(105)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재질로 형성할 수도 있다.
기판(105) 상에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어막 및/또는 블록킹막과 같은 제1 버퍼막(110)이 배치될 수 있다. 제1 버퍼막(110)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 사용하여, PECVD(plasma enhanced chemical vapor deposition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등과 같은 다양한 증착 방법에 의해 형성될 수 있다.
제1 버퍼막(110) 상에 제2 버퍼 물질막(115a)이 배치될 수 있다. 제2 버퍼 물질막(115a)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 사용하여, PECVD법, APCVD법, LPCVD법 등과 같은 다양한 증착 방법에 의해 형성될 수 있다. 제2 버퍼 물질막(115a)은 제1 버퍼막(110)에 대해 높은 식각 선택비를 갖는 물질로 이루어질 수 있다.
제2 버퍼 물질막(115a)이 기판(105)에 대해 높은 식각 선택비를 갖는 물질로 이루어진 경우라면, 제1 버퍼막(110)은 생략될 수도 있다. 아래의 예에서, 제1 버퍼막(110)은 실리콘 나이트라이드로 이루어지고, 제2 버퍼 물질막(115a)은 실리콘 옥사이드로 이루어지는 것으로 가정하여 설명한다. 이러한 물질은 예시적이며, 필요에 따라 다른 물질이 사용될 수 있다는 것은 자명하다.
제2 버퍼 물질막(115a) 상에 박막 트랜지스터(TFT)의 액티브 패턴(120)으로 기능할 액티브 물질막(120a)이 배치될 수 있다. 액티브 물질막(120a)은 반도체 물질막일 수 있다. 예컨대, 액티브 물질막(120a)은 실리콘 물질막, 특히, 폴리 실리콘 물질막일 수 있다. 액티브 물질막(120a)은 제2 버퍼 물질막(115a)에 대해 높은 식각 선택비를 갖는 물질로 이루어질 수 있다.
구체적으로, 제2 버퍼 물질막(115a) 상에 반도체 물질막(미 도시), 예컨대, 비정질 실리콘 층을 먼저 증착한 후 이를 결정화함으로써 폴리 실리콘으로 이루어진 액티브 물질막(120a)이 형성될 수 있다. 상기 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
액티브 물질막(120a) 상에 제1 게이트 절연 물질막(125a)이 배치될 수 있다. 제1 게이트 절연 물질막(125a)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 사용하여, PECVD법, APCVD법, LPCVD법 등과 같은 다양한 증착 방법에 의해 형성될 수 있다. 제1 게이트 절연 물질막(125a)은 액티브 물질막(120a)에 대해 높은 식각 선택비를 갖는 물질로 이루어질 수 있다. 또한, 제1 게이트 절연 물질막(125a)은 제2 버퍼 물질막(115a)과 동일한 물질로 이루어질 수 있다. 예컨대, 제1 게이트 절연 물질막(125a)과 제2 버퍼 물질막(115a)은 실리콘 옥사이드로 이루어질 수 있다.
제1 게이트 절연 물질막(125a) 상에 식각 마스크 물질막(127a)이 배치될 수 있다. 식각 마스크 물질막(127a)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 사용하여, PECVD법, APCVD법, LPCVD법 등과 같은 다양한 증착 방법에 의해 형성될 수 있다. 식각 마스크 물질막(127a)은 아래에 배치되는 제2 버퍼 물질막(115a), 액티브 물질막(120a), 제1 게이트 절연 물질막(125a)의 패터닝 시에 식각 마스크로 이용될 수 있는 물질로 이루어질 수 있다. 예컨대, 식각 마스크 물질막(127a)은 제1 버퍼막(110)과 동일한 물질로 이루어질 수 있다. 예컨대, 식각 마스크 물질막(127a)은 실리콘 나이트라이드로 이루어질 수 있다.
제1 버퍼막(110), 제2 버퍼 물질막(115a), 액티브 물질막(120a), 제1 게이트 절연 물질막(125a) 및 식각 마스크 물질막(127a)이 각각 단일 물질막인 것으로 도시되어 있지만, 이는 예시적이며 복수의 물질막들이 적층된 구조를 가질 수도 있다.
도 4b를 참조하면, 제2 버퍼 물질막(115a), 액티브 물질막(120a), 제1 게이트 절연 물질막(125a) 및 식각 마스크 물질막(127a)이 패터닝되어, 제1 버퍼막(110) 상에 제2 버퍼 물질 패턴(115b), 액티브 물질 패턴(120b), 제1 게이트 절연 물질 패턴(125b) 및 식각 마스크 패턴(127b)이 형성된다.
구체적으로, 식각 마스크 물질막(127a) 상에 식각 마스크 패턴(127b)에 대응하는 제1 마스크(미 도시)가 형성될 수 있다. 이후, 상기 제1 마스크를 식각 마스크로 이용한 식각 공정에 의해, 식각 마스크 물질막(127a)은 식각 마스크 패턴(127b)으로 패터닝될 수 있다. 상기 제1 마스크는 제거될 수 있다.
이후, 식각 마스크 패턴(127b)을 식각 마스크로 이용하여 제1 게이트 절연 물질막(125a), 액티브 물질막(120a), 및 제2 버퍼 물질막(115a)을 순차적으로 식각함으로써, 제1 버퍼막(110) 상의 제2 버퍼 물질 패턴(115b), 액티브 물질 패턴(120b), 및 제1 게이트 절연 물질 패턴(125b)이 형성될 수 있다. 이를 위하여, 상술한 바와 같이, 식각 마스크 패턴(127b)과 제1 버퍼막(110)은 실리콘 나이트라이드로 이루어지고, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)은 실리콘 옥사이드로 이루어지고, 액티브 물질 패턴(120b)은 실리콘 물질로 이루어질 수 있다.
다른 예에 따르면, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)은 실리콘 나이트라이드로 이루어지고, 액티브 물질 패턴(120b)은 실리콘 물질로 이루어지며, 제1 버퍼막(110)은 생략되고, 식각 마스크 패턴(127b)은 실리콘, 실리콘 나이트라이드 및 실리콘 옥사이드에 대해 식각 선택비를 갖는 물질로 이루어질 수도 있다.
도 4c를 참조하면, 액티브 물질 패턴(120b)의 상부 및 하부 모서리 부분들이 노출되도록, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)의 측부들이 제거된다. 여기서, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)의 측부들은 도 4b에서 노출되는 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)의 측면들을 의미한다. 그 결과, 식각 마스크 패턴(127b)과 액티브 물질 패턴(120b)의 측면에 비해 안쪽에 측면이 위치하는 제2 버퍼막(115) 및 제1 게이트 절연막(125)이 형성된다.
구체적으로, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)의 노출된 측면 부분은 습식 식각에 의해 안쪽으로 함몰될 수 있다. 이때, 제1 버퍼막(110), 액티브 물질 패턴(120b) 및 식각 마스크 패턴(127b)은 식각 마스크로 이용될 수 있다.
액티브 물질 패턴(120b)이 아일랜드 형태일 경우, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)의 도 4c에 도시된 측부들뿐만 아니라 도 4c에 도시되지 않은 측부들 모두 제거될 수 있다.
상술한 바와 같이, 동일한 습식 식각액에 의해 동시에 리세스되기 위해, 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)은 동일 물질로 이루어질 수 있다. 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)이 서로 다른 물질로 이루어질 경우, 2번의 습식 식각 공정이 수행될 수 있다.
또한, 액티브 물질 패턴(120b)의 상측 모서리 부분과 하측 모서리 부분 중 어느 한 부분만이 노출되도록 제2 버퍼 물질 패턴(115b)과 제1 게이트 절연 물질 패턴(125b)은 식각 선택비를 갖는 다른 물질로 이루어질 수도 있다.
도 4d를 참조하면, 액티브 물질 패턴(120b)은 라운딩 처리될 수 있다. 구체적으로, 액티브 물질 패턴(120b)의 노출된 모서리 부분들 및 측면은 등방성 식각될 수 있다. 등방성 식각이 수행될 경우, 모서리 부분은 평탄한 부분보다 식각 속도가 높기 때문에, 도 4d에 도시된 바와 같이 라운딩될 수 있다. 일 예에 따르면, 액티브 물질 패턴(120b)의 노출된 모서리 부분들 및 측면은 습식 식각될 수 있다.
본 발명의 다른 예에 따르면, 액티브 물질 패턴(120b)의 모서리 부분들 및 측면은 고온으로 산소 분위기에 노출될 수 있다. 그 결과, 액티브 물질 패턴(120b)의 모서리 부분들 및 측면 부분들에는 도 3에 도시된 바와 같이 산화막이 형성될 수 있다. 산화막은 절연 물질이며, 액티브 물질 패턴(120b)은 도 4d에 도시된 바와 같이 라운딩된 모서리를 갖는 액티브 패턴(120)으로 변형된다.
폴리실리콘 물질이 결정질 실리콘 물질에 비해 저온에서도 산화가 이루어지므로, 액티브 패턴(120)은 폴리실리콘 물질로 이루어질 수 있다.
전술한 바와 같이, 액티브 물질 패턴(120b)이 아일랜드 형태일 경우, 어느 한 방향의 모서리 부분들뿐만 아니라 다른 방향의 모서리 부분들도 모두 라운딩될 수 있다. 즉, 도 1a에서 액티브 패턴(Act)의 제1 방향의 단부들에 위치한 모서리들도 라운딩될 수 있다.
도 4e를 참조하면, 식각 마스크 패턴(127b)은 제거되고, 액티브 패턴(120) 및 제1 게이트 절연막(125)을 덮는 제2 게이트 절연막(130)이 형성된다. 그 후, 제2 게이트 절연막(130) 상에 도전 패턴(140p)이 형성된다.
구체적으로, 라운딩된 모서리를 갖는 액티브 패턴(120)이 형성된 후, 식각 마스크 패턴(127b)은 예컨대 습식 식각을 이용하여 제거될 수 있다.
이후, 액티브 패턴(120)의 노출된 부분을 덮기 위해, 액티브 패턴(120) 및 제1 게이트 절연막(125)을 덮는 제2 게이트 절연막(130)이 형성될 수 있다. 이후, 제2 게이트 절연막(130) 상에 도전 물질층이 적층되고, 상기 도전 물질층은 제2 마스크(미 도시)를 이용한 포토리소그래픽 공정 및 식각 공정을 이용하여 도전 패턴(140p)으로 패터닝될 수 있다. 전술한 바와 같이, 도전 패턴(140p)은 도 1b의 게이트 전극(140)에 대응할 수 있다.
이후, 도전 패턴(140p)을 덮도록 층간 절연막(도 1b의 145)이 형성될 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 5를 참조하면, 유기 발광 표시 장치(400)는 기판(405), 기판(405) 상의 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 전기적으로 연결된 픽셀 전극(460), 픽셀 전극(460) 상의 대향 전극(475), 및 픽셀 전극(460)과 대향 전극(475) 사이에 배치되고 유기 발광층을 포함하는 중간층(470)을 포함한다. 박막 트랜지스터(TFT)는 기판(405) 상에 배치되고 라운딩된 상측 모서리를 갖는 액티브 패턴(420)을 포함한다.
도 5에 도시된 박막 트랜지스터(TFT)는 도 1c에 도시된 박막 트랜지스터(TFT)에 대응할 수 있다. 다만, 도 1c에 도시된 액티브 패턴(120)은 도 5에 도시된 액티브 패턴(420)의 일부에 대응한다. 전술한 바와 같이, 아일랜드 형태의 액티브 패턴(120)의 모든 모서리는 라운딩될 수 있다. 즉, 도 1b에 도시된 바와 같이 액티브 패턴의 채널 영역에 위치한 모서리가 라운딩될 뿐만 아니라, 도 5에 도시된 바와 같이 액티브 패턴(420)의 소스 영역과 드레인 영역에 위치한 모서리들도 함께 라운딩될 수 있다.
도 5에 도시된 기판(405), 제1 버퍼막(410), 제2 버퍼막(415), 액티브 패턴(420), 제1 게이트 절연막(425) 제2 게이트 절연막(430), 게이트 전극(440), 층간 절연막(445), 소스 콘택 플러그(450s) 및 드레인 콘택 플러그(450d)는 도 1b 및 도 1c에 도시되는 박막 반도체 장치(100)의 기판(105), 제1 버퍼막(110), 제2 버퍼막(115), 액티브 패턴(120), 제1 게이트 절연막(125) 제2 게이트 절연막(130), 게이트 전극(140), 층간 절연막(145), 소스 콘택 플러그(150s) 및 드레인 콘택 플러그(150d)에 대응된다. 기판(405), 제1 버퍼막(410), 제2 버퍼막(415), 액티브 패턴(420), 제1 게이트 절연막(425) 제2 게이트 절연막(430), 게이트 전극(440), 층간 절연막(445), 소스 콘택 플러그(450s) 및 드레인 콘택 플러그(450d)에 대해서는 도 1a 내지 1c를 참조로 앞에서 설명되어 있으므로, 여기서는 반복하여 설명하지 않는다.
층간 절연막(445) 상에는 소스 콘택 플러그(450s)에 연결되는 소스 배선(450sw) 및 드레인 콘택 플러그(450d)에 연결되는 드레인 배선(450dw)이 배치된다. 층간 절연막(445) 상의 소스 배선(450sw) 및 드레인 배선(450dw)을 덮는 평탄화막(455)이 배치될 수 있다. 평탄화막(455)은 산화물, 질화물, 및/또는 산질화물을 포함하는 무기 절연 물질로 이루어지거나, 유기 절연 물질로 이루어질 수 있다.
평탄화막(455) 상에 픽셀 전극(460)이 배치된다. 픽셀 전극(460)은 평탄화막(455)을 관통하는 콘택 플러그(460p)를 통해 예컨대, 소스 배선(450sw)에 연결될 수 있다.
픽셀 전극(460)은 투명 전극 또는 반사형 전극일 수 있다. 픽셀 전극(460)이 투명 전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3을 포함할 수 있다. 또한, 픽셀 전극(460)이 반사형 전극으로 사용될 때에는Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 이루어진 제1 층, 및 상기 제1 층 상에 적층되고 ITO, IZO, ZnO 또는 In2O3 등을 포함하는 제2 층을 포함하는 다층 구조로 형성될 수 있다.
픽셀 전극(460)의 일부를 노출하여 화소를 정의하는 화소 정의막(465)이 평탄화막(455) 상에 배치될 수 있다. 화소 정의막(465)에 의해 노출되는 픽셀 전극(460) 상에 유기 발광층을 포함하는 중간층(470)이 배치될 수 있다.
기판(405)의 전면에 걸쳐 대향 전극(475)이 배치될 수 있다. 이때, 대향 전극(475)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 대향 전극(475)이 투명 전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물로 이루어진 제1 층, 및 상기 제1 층 상에 적층되고 ITO, IZO, ZnO 또는 In2O3 등을 포함하는 제2 층을 포함할 수 있다. 이 때, 상기 제2 층은 보조 전극으로 형성되거나 버스 전극 라인으로 형성될 수 있다. 대향 전극(475)이 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물로 이루어질 수 있다.
픽셀 전극(460)과 대향 전극(475) 사이에 개재되는 중간층(470)은 저분자 유기물 또는 고분자 유기물을 포함할 수 있다.
중간층(470)이 저분자 유기물을 포함하는 경우, 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 유기 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electroninjection layer)이 단독으로 또는 복합 구조로 적층되어 형성될 수 있다.
이때, 사용 가능한 유기물로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등이 있으며, 이들 저분자 유기물은 마스크들을 이용한 진공 증착의 방법으로 형성될 수 있다.
중간층(470)이 고분자 유기물을 포함하는 경우, 홀 수송층(HTL) 및 발광층(EML)으로 구성되는 구조를 가질 수 있으며, 이때, 홀 수송층이 폴리에틸렌디옥시티오펜을 포함하고, 발광층이 폴리-페닐렌비닐렌(Poly-Phenylenevinylene; PPV)계 또는 폴리플루오렌(Polyfluorene)계 물질을 포함할 수 있다.
유기 발광층은 적색, 녹색, 및 청색 중에서 선택된 색상의 광을 방출할 수 있다. 다른 예에 따르면, 유기 발광층은 백색광을 방출할 수 있으며, 유기 발광 표시 장치는 다양한 컬러의 이미지를 출력하기 위해, 적색, 녹색 및 청색의 컬러 필터층을 더 포함할 수 있다.
도시되지는 않았지만, 대향 전극(475) 상에는 봉지층(미 도시)이 형성될 수 있다. 상기 봉지층은 복수의 무기막들이 적층된 구조이거나, 유기막과 무기막이 교대로 적층된 구조일 수 있다.
다른 예에 따르면, 대향 전극(475) 상에는 봉지 기판(미 도시)이 배치될 수 있다. 기판(405)은 상기 봉지 기판에 의해 밀봉될 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
100, 200, 300: 박막 반도체 장치 400: 유기 발광 표시 장치
105: 기판 110: 제1 버퍼막
115: 제2 버퍼막 120: 액티브 패턴
125: 제1 게이트 절연막 130: 제2 게이트 절연막
140: 게이트 전극 145: 층간 절연막

Claims (20)

  1. 기판; 및
    상기 기판 상의 액티브 패턴을 포함하는 박막 트랜지스터를 포함하고,
    상기 액티브 패턴의 상측 모서리는 라운딩되는 것을 특징으로 하는 박막 반도체 장치.
  2. 제1 항에 있어서,
    상기 액티브 패턴의 라운딩된 상측 모서리를 노출하고 상기 액티브 패턴의 평탄한 상면을 덮는 제1 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 반도체 장치.
  3. 제2 항에 있어서,
    상기 액티브 패턴의 라운딩된 상측 모서리 및 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막; 및
    상기 제2 게이트 상기 액티브 패턴의 일부와 중첩하는 게이트 전극을 더 포함하고,
    상기 제1 및 제2 게이트 절연막들은 상기 액티브 패턴과 상기 게이트 전극 사이에 개재되는 것을 특징으로 하는 박막 반도체 장치.
  4. 제1 항에 있어서,
    상기 액티브 패턴의 하측 모서리는 라운딩되는 것을 특징으로 하는 박막 반도체 장치.
  5. 제4 항에 있어서,
    상기 기판 상의 제1 버퍼막; 및
    상기 제1 버퍼막 상에 배치되고, 상기 액티브 패턴의 라운딩된 하측 모서리를 제외한 평탄한 저면과 접하는 제2 버퍼막을 더 포함하는 것을 특징으로 하는 박막 반도체 장치.
  6. 제4 항에 있어서,
    상기 액티브 패턴의 라운딩된 상측 모서리, 라운딩된 하측 모서리, 및 측면를 둘러싸는 열산화막을 더 포함하고,
    상기 열 산화막의 두께는 상기 라운딩된 상측 모서리 또는 상기 라운딩된 하측 모서리를 둘러싼 부분이 상기 측면을 둘러싸는 부분보다 두꺼운 것을 특징으로 하는 박막 반도체 장치.
  7. 제1 항에 있어서,
    상기 액티브 패턴은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하고,
    상기 채널 영역의 상측 모서리와 하측 모서리는 라운딩되는 것을 특징으로 하는 박막 반도체 장치.
  8. 제7 항에 있어서,
    상기 액티브 패턴의 채널 영역 상에서 상기 액티브 패턴과 교차하도록 연장되는 게이트 전극을 더 포함하는 것을 특징으로 하는 박막 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판과 상기 액티브 패턴 사이에 개재되는 버퍼막을 더 포함하고,
    상기 액티브 패턴의 하측 모서리는 각진 것을 특징으로 하는 박막 반도체 장치.
  10. 제1 항에 있어서,
    상기 액티브 패턴은 실리콘 물질을 포함하는 것을 특징으로 하는 박막 반도체 장치.
  11. 기판;
    상기 기판 상의 복수의 박막 트랜지스터들;
    상기 복수의 박막 트랜지스터들 중 하나에 전기적으로 연결된 픽셀 전극;
    상기 픽셀 전극 상의 대향 전극; 및
    상기 픽셀 전극과 상기 대향 전극 사이에 배치되고 유기 발광층을 포함하는 중간층을 포함하며,
    상기 복수의 박막 트랜지스터들 중 적어도 하나는 상기 기판 상에 배치되고 라운딩된 상측 모서리를 갖는 액티브 패턴을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  12. 제11 항에 있어서,
    상기 적어도 하나의 박막 트랜지스터는,
    상기 액티브 패턴의 상기 라운딩된 상측 모서리를 노출하고 상기 액티브 패턴의 평탄한 상면을 덮는 제1 게이트 절연막;
    상기 액티브 패턴의 상기 라운딩된 상측 모서리 및 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막; 및
    상기 제1 및 제2 게이트 절연막들 상에 배치되고 상기 제2 게이트 상기 액티브 패턴의 일부와 중첩하는 게이트 전극을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  13. 제11 항에 있어서,
    상기 액티브 패턴은 라운딩된 하측 모서리를 갖는 것을 특징으로 하는 유기 발광 표시 장치.
  14. 제13 항에 있어서,
    상기 기판 상의 제1 버퍼막; 및
    상기 제1 버퍼막 상에 배치되고, 상기 액티브 패턴의 상기 라운딩된 하측 모서리와 접촉하지 않고 상기 액티브 패턴의 평탄한 저면과 접하는 제2 버퍼막을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  15. 제11 항에 있어서,
    상기 액티브 패턴은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하고,
    상기 채널 영역의 상측 모서리와 하측 모서리는 라운딩되는 것을 특징으로 하는 유기 발광 표시 장치.
  16. 기판 상에 순차적으로 적층된 제1 물질 패턴, 액티브 물질 패턴, 및 제2 물질 패턴을 형성하는 단계;
    상기 액티브 물질 패턴의 상부 모서리 부분과 하부 모서리 부분이 노출되도록, 상기 제1 물질 패턴의 측부와 상기 제2 물질 패턴의 측부를 제거하는 단계;
    노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분을 라운딩 처리하는 단계;
    상기 기판 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에서 상기 액티브 물질 패턴의 일부와 교차하도록 연장되는 도전 패턴을 형성하는 단계를 포함하는 박막 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 물질 패턴, 액티브 물질 패턴, 및 제2 물질 패턴을 형성하는 단계는,
    상기 기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 제1 물질막, 액티브 물질막, 제2 물질막 및 하드 마스크 패턴을 순차적으로 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제1 물질막, 상기 액티브 물질막 및 상기 제2 물질막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 물질 패턴의 측부와 상기 제2 물질 패턴의 측부를 제거하는 단계는 상기 버퍼막, 상기 액티브 물질 패턴, 및 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제1 물질 패턴과 상기 제2 물질 패턴을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 라운딩 처리하는 단계는 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분을 열 산화시키는 단계를 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 라운딩 처리하는 단계는 노출된 상기 액티브 물질 패턴의 상기 상부 모서리 부분 및 상기 하부 모서리 부분을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
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