KR20190063415A - 반도체 장치의 제조 방법 - Google Patents

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KR20190063415A
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히데끼 마끼야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다. 반도체 장치의 제조 방법에서는, 메모리 트랜지스터 형성 영역과는 다른 영역인 전계 효과 트랜지스터 형성 영역에 있어서, 질소가 도입된 기판의 표면에 희생막 DF1을 형성한 후, 이 희생막 DF1을 제거함으로써, 전계 효과 트랜지스터 형성 영역에 있어서, 기판의 표면에 도입된 질소를 제거한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 기술에 관한 것이며, 예를 들어 불휘발성 메모리 셀을 갖는 반도체 장치의 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 기입ㆍ소거가 가능한 불휘발성 메모리 셀로서, EEPROM(Electrically Erasable and Programmable Read Only Memory) 및 플래시 메모리가 널리 사용되고 있다. 이들 불휘발성 메모리 셀은, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 전극 아래에, 산화막 등의 절연막으로 둘러싸인 부유 게이트 전극 또는 트랩성 절연막을 갖고 있고, 부유 게이트 전극 또는 트랩성 절연막에 축적된 전하 상태를 기억 정보로 하고 있다. 이 트랩성 절연막은, 전하의 축적 가능한 절연층을 말하고, 일례로서, 질화실리콘막 등을 들 수 있다. 이와 같은 불휘발성 메모리 셀로서, MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)형 트랜지스터(메모리 트랜지스터)가 널리 사용되고 있다.
예를 들어, 특허문헌 1(국제 공개 제2015/112245호 공보)에는, 불휘발성 메모리와 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 기술이 기재되어 있다.
국제 공개 제2015/112245호 공보
메모리 트랜지스터의 게이트 절연막은, 반도체 기판을 열 산화함으로써 형성되는 산화실리콘막을 포함하는 하층막과, 하층막 상에 형성되는 질화실리콘막을 포함하는 전하 축적막과, 전하 축적막 상에 형성되는 산화실리콘막을 포함하는 상층 막을 포함한다. 이때, 리텐션 특성 등의 불휘발성 메모리 특성을 향상시킬 목적으로, 하층막에 대하여 NO 분위기 또는 N2O 분위기에서 열처리를 행하여, 이 하층막과 반도체 기판의 계면에 질소를 도입한다. 그러나, 이 열처리는 반도체 기판 전체(전면)에 대하여 실시되기 때문에, 이 열처리에 의해, 메모리 트랜지스터와는 다른 영역에 형성되는 전계 효과 트랜지스터의 특성이, 변동되거나 또는 열화될 우려가 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, 메모리 트랜지스터 형성 영역과는 다른 영역인 전계 효과 트랜지스터 형성 영역에 있어서, 질소가 편석된 기판의 표면에 희생막을 형성한 후, 이 희생막을 제거함으로써, 전계 효과 트랜지스터 형성 영역에 있어서, 기판의 표면에 편석된 질소를 제거한다.
일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시 형태 1에 있어서의 반도체 칩의 모식적인 레이아웃 구성을 도시하는 회로 블록도.
도 2는 제1 회로 블록의 불휘발성 메모리 회로의 일부를 도시하는 도면이며, 4개의 메모리 셀(불휘발성 메모리 셀)의 회로도.
도 3은 「2폴리 기술」을 설명하는 도면.
도 4는 「2폴리 기술」을 설명하는 도면.
도 5는 「1폴리 기술」(관련 기술)을 설명하는 도면.
도 6은 「1폴리 기술」(관련 기술)을 설명하는 도면.
도 7은 「1폴리 기술」(관련 기술)을 설명하는 도면.
도 8은 「1폴리 기술」(관련 기술)을 설명하는 도면.
도 9는 실시 형태 1에 있어서의 반도체 장치의 디바이스 구조를 도시하는 단면도.
도 10은 실시 형태 1에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 30은 실시 형태 2에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 31은 도 30에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 32는 도 31에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 33은 도 32에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 34는 도 33에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 35는 저내압 전계 효과 트랜지스터 형성 영역의 평면 레이아웃 구성을 모식적으로 도시하는 도면.
도 36은 도 35의 A-A선으로 절단한 모식적인 단면도이며, 소자 분리부로부터 매립 절연층에 걸치는 삭감량이 큰 경우를 도시하는 도면.
도 37은 도 35의 A-A선으로 절단한 모식적인 단면도이며, 소자 분리부로부터 매립 절연층에 걸치는 삭감량이 작은 경우를 도시하는 도면.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도여도 해칭을 첨부하는 경우가 있다.
(실시 형태 1)
<반도체 칩의 레이아웃 구성>
도 1은 본 실시 형태 1에 있어서의 반도체 칩 CHP의 모식적인 레이아웃 구성을 도시하는 회로 블록도이다.
회로 블록 C1은, EEPROM 및 플래시 메모리 등의 불휘발성 메모리 회로를 구성하고, 반도체 소자로서, 복수의 메모리 셀 MC가 형성되어 있는 영역이다.
회로 블록 C2는, 입출력 회로를 구성하고, 반도체 소자로서, 3.3V 정도의 전압으로 구동되는 고내압 MISFET가 형성되어 있는 영역이다.
회로 블록 C3은, CPU(Central Processing Unit)를 포함하는 로직 회로, 및, SRAM(Static Random Access Memory)을 구성하고, 반도체 소자로서, 고내압 MISFET보다도 내압이 낮고, 또한, 0.75V 정도의 전압으로 구동되는 저내압 MISFET가 형성되어 있는 영역이다.
<메모리 셀의 회로 구성>
도 2는 회로 블록 C1의 불휘발성 메모리 회로의 일부를 도시하고 있고, 4개의 메모리 셀(불휘발성 메모리 셀) MC의 회로도를 나타내고 있다.
1개의 메모리 셀 MC는, 메모리 트랜지스터 MTr 및 선택 트랜지스터 STr을 포함하고, 예를 들어 메모리 게이트선 MG0, 제어 게이트선 CG0, 비트선 BL0 및 소스선 SL0에 접속되어 있다. 복수의 메모리 셀 MC는, 소자 분리부에 의해 구획된 활성 영역에 복수 형성되어 있다. 활성 영역은, 주로, 메모리 셀 MC의 소스 영역과, 메모리 셀 MC의 드레인 영역이 형성되어 있는 영역이다.
도 2에 있어서, 메모리 게이트선 MG0, MG1의 각각은, x 방향으로 연장되며, x 방향에서 인접하는 각 메모리 셀 MC에 접속되어 있다.
제어 게이트선 CG0, CG1의 각각은, x 방향으로 연장되며, x 방향에서 인접하는 각 메모리 셀 MC에 접속되어 있다.
비트선 BL0, BL1의 각각은, y 방향으로 연장되는 배선이며, y 방향에서 인접하는 각 메모리 셀 MC에 접속되어 있다.
소스선 SL0, SL1의 각각은, y 방향으로 연장되는 배선이며, y 방향에서 인접하는 각 메모리 셀 MC에 접속되어 있다.
<메모리 트랜지스터에의 질소 도입의 필요성>
상술한 바와 같이, 메모리 셀은, 메모리 트랜지스터와 선택 트랜지스터를 포함하고 있고, 메모리 트랜지스터에 정보가 기억된다. 구체적으로, 메모리 트랜지스터는, 채널 형성 영역 상에 형성된 제1 전위 장벽막과, 제1 전위 장벽막 상에 형성된 전하 축적막과, 전하 축적막 상에 형성된 제2 전위 장벽막과, 제2 전위 장벽막 상에 형성된 메모리 게이트 전극을 갖는다. 이때, 전하 축적막은, 예를 들어 질화실리콘막으로 대표되는 트랩 준위를 갖는 절연막을 포함한다. 그리고, 트랩 준위에 전자가 포획되어 있는 경우에는, 채널 형성 영역에 반전층을 형성하기 위한 역치 전압이 높아진다. 이것으로부터, 전하 축적막에 전자가 축적되어 있는 경우에는, 메모리 게이트 전극에 인가되는 판독 전압이 역치 전압보다도 작아지도록, 판독 전압을 미리 설정한다. 한편, 전하 축적막에 전자가 축적되어 있지 않은 경우에는, 메모리 게이트 전극에 인가되는 판독 전압이 역치 전압보다도 커지도록, 판독 전압을 미리 설정한다. 이에 의해, 메모리 게이트 전극에 판독 전압을 인가한 경우, 전하 축적막에의 전자의 축적의 유무에 따라서, 채널 형성 영역에 있어서의 반전층의 형성의 유무가 발생한다. 즉, 전하 축적막에 전자가 축적되어 있는 경우, 메모리 게이트 전극에 판독 전압을 인가해도, 채널 형성 영역에 반전층이 형성되지 않아, 판독 전류가 흐르지 않는다. 한편, 전하 축적막에 전자가 축적되어 있지 않은 경우, 메모리 게이트 전극에 판독 전압을 인가하면, 채널 형성 영역에 반전층이 형성되어, 판독 전류가 흐른다. 이와 같이 하여, 예를 들어 전하 축적막에 전자가 축적되어, 판독 전류가 흐르지 않는 상태를 「1」에 대응시키는 한편, 전하 축적막에 전자가 축적되어 있지 않아, 판독 전류가 흐르는 상태를 「0」에 대응시킴으로써, 메모리 트랜지스터에 정보를 기억시킬 수 있다. 이때, 전하 축적막에 축적되어 있는 전자가, 전하 축적막으로부터 기판측으로 누출되는 현상이 발생하면, 메모리 트랜지스터에 기억되어 있는 「1」이라는 정보가, 「0」이라는 정보로 변화되어 버릴 우려가 있다. 이것은, 메모리 트랜지스터에 기억되어 있는 정보가 소실되는 것을 의미한다. 따라서, 메모리 트랜지스터에 있어서는, 전하 축적막의 전하 유지 특성(리텐션 특성)을 향상시키는 것이 중요하다.
이 점에 관해, 메모리 트랜지스터에 있어서는, 전하 축적막과 기판 사이에 형성되는 제1 전위 장벽막에 고안을 실시함으로써, 전하 축적막의 전하 유지 특성을 향상시키는 것이 행해지고 있다. 구체적으로, 제1 전위 장벽막은, 예를 들어 산화실리콘막을 포함하지만, 이 제1 전위 장벽막에 질소를 도입하는 것이 행해지고 있다. 왜냐하면, 산화실리콘막을 포함하는 제1 전위 장벽막에 질소를 도입함으로써, 전자에 대한 제1 전위 장벽막의 포텐셜을 크게 할 수 있기 때문이다. 즉, 전자에 대한 제1 전위 장벽막의 포텐셜을 크게 함으로써, 전하 축적막에 축적되어 있는 전자의 기판측으로의 누설을 저감할 수 있는 것이다. 따라서, 산화실리콘막을 포함하는 제1 전위 장벽막에 질소를 도입함으로써, 전하 축적막에 있어서의 전하 유지 특성을 향상시킬 수 있다. 이와 같이, 메모리 트랜지스터에 있어서의 전하 유지 특성을 향상시키는 관점에서, 메모리 트랜지스터를 구성하는 제1 전위 장벽막에 질소를 도입하는 것이 행해지는 것이다. 즉, 메모리 트랜지스터에 있어서는, 전하 유지 특성을 향상시키기 위해, 제1 전위 장벽막에 질소를 도입할 필요가 있다.
<질소 도입 방법>
여기서, 메모리 트랜지스터를 구성하는 제1 전위 장벽막에 질소를 도입하는 방법으로서는, 먼저, 산화실리콘막을 포함하는 제1 전위 장벽막에 대하여, 플라즈마 질화 처리를 실시하는 방법이 생각된다. 그런데, 플라즈마 질화 처리에서는, 제1 전위 장벽막에 대미지를 주게 되기 때문에, 오히려 메모리 트랜지스터의 전하 유지 특성의 열화를 초래하게 된다. 이것으로부터, 메모리 트랜지스터를 구성하는 제1 전위 장벽막에 질소를 도입하는 방법으로서는, NO 분위기나 N2O 분위기로 대표되는 질소를 포함하는 분위기 중에서 기판을 가열하는 방법이 채용되고 있다. 그런데, 제1 전위 장벽막의 표면을 질화하는 플라즈마 질화 처리와는 달리, 질소를 포함하는 분위기 중에서의 가열 처리에서는, 제1 전위 장벽막의 내부에까지 질소가 침투하여, 제1 전위 장벽막과 채널 형성 영역의 계면에 질소가 편석되는 현상이 발생한다. 이 결과, 질소를 포함하는 분위기 중에서의 가열 처리에서는, 부작용이 발생한다. 이하에, 이 질소 도입에 수반되는 부작용에 대하여 설명하기로 한다.
<질소 도입에 수반되는 부작용>
예를 들어, 질소를 포함하는 분위기 중에서의 가열 처리는, 기판 상에 제1 전위 장벽막이 되는 산화실리콘막을 형성한 후에 행해진다. 구체적으로는, 제1 전위 장벽막이 되는 산화실리콘막을 기판의 주면의 전체에 형성한 상태에서, 질소를 포함하는 분위기 중에서의 가열 처리가 행해진다. 이것은, 메모리 트랜지스터 형성 영역뿐만 아니라, 메모리 트랜지스터 형성 영역 이외의 전계 효과 트랜지스터 형성 영역에까지 산화실리콘막이 형성된 상태에서, 질소를 포함하는 분위기 중에서의 가열 처리가 실시되는 것을 의미한다. 이 경우, 질소를 포함하는 분위기 중에서의 가열 처리에 의해, 메모리 트랜지스터 형성 영역의 채널 형성 영역과 제1 전위 장벽막의 계면이나, 전계 효과 트랜지스터 형성 영역의 채널 형성 영역과 게이트 절연막의 계면에도 질소가 도입되게(편석되게) 된다. 즉, 전계 효과 트랜지스터 형성 영역에 형성되는 전계 효과 트랜지스터의 채널 형성 영역과 게이트 절연막의 계면에도 질소가 편석되어 버리는 것에 기인하여, 전계 효과 트랜지스터의 특성의 열화가 발생하는 것이다. 구체적으로, 전계 효과 트랜지스터가 p채널형 전계 효과 트랜지스터인 경우, 「NBTI(Negative Bias Temperature Instability)」가 야기된다. 「NBTI」란, p채널형 전계 효과 트랜지스터의 게이트 전극에 대하여, 기판의 전위가 부인 상태에서, 기판의 온도가 상승하면, p채널형 전계 효과 트랜지스터의 역치 전압의 절댓값이 서서히 커져, p채널형 전계 효과 트랜지스터의 특성(드레인 전류나 역치 전압)이 변동되는 현상을 말한다. 이와 같은 「NBTI」가 발생하면, 최종적으로는, p채널형 전계 효과 트랜지스터의 동작 불량을 초래하게 된다. 특히, 「NBTI」는, 질소를 많이 포함하는 게이트 절연막에서 현재화되기 쉬워지는 경향이 있다. 따라서, 질소를 포함하는 분위기 중에서의 가열 처리에 의해, p채널형 전계 효과 트랜지스터 형성 영역의 채널 형성 영역과 게이트 절연막의 계면에 질소가 편석되면, p채널형 전계 효과 트랜지스터의 특성 열화를 초래하는 「NBTI」가 현재화되는 것이다.
한편, 전계 효과 트랜지스터가 n채널형 전계 효과 트랜지스터인 경우도, 질소를 포함하는 분위기 중에서의 가열 처리에 의해, n채널형 전계 효과 트랜지스터 형성 영역의 채널 형성 영역과 게이트 절연막의 계면에 질소가 편석되면, n채널형 전계 효과 트랜지스터의 역치 전압의 변동을 초래하게 된다. 이상의 것으로부터, 전계 효과 트랜지스터가 p채널형 전계 효과 트랜지스터인 경우와 n채널형 전계 효과 트랜지스터인 경우 중 어느 경우에 있어서도, 질소를 포함하는 분위기 중에서의 가열 처리에 의해, 트랜지스터의 특성 열화가 발생하는 것이 현재화되는 것이다. 즉, 질소를 포함하는 분위기 중에서의 가열 처리는, 메모리 트랜지스터 형성 영역에 형성된 제1 전위 장벽막과의 계면에 질소를 도입하여, 메모리 트랜지스터의 전하 유지 특성을 향상시키는 관점에서 유용한 처리이다. 한편, 질소를 포함하는 분위기 중에서의 가열 처리는, 전계 효과 트랜지스터 형성 영역에 형성되는 전계 효과 트랜지스터의 채널 형성 영역과 게이트 절연막의 계면에 질소를 편석시켜 버리는 것에 기인하여, 전계 효과 트랜지스터의 특성 열화라는 부작용이 발생하는 처리이기도 하다.
여기서, 예를 들어 메모리 트랜지스터의 메모리 게이트 전극을 구성하는 폴리실리콘막과, 전계 효과 트랜지스터의 게이트 전극을 구성하는 폴리실리콘막을 따로따로 형성하는 기술(이하에서는, 「2폴리 기술」이라 칭함)에서는, 질소를 포함하는 분위기 중에서의 가열 처리에 기인하는 전계 효과 트랜지스터의 특성의 열화라는 부작용은 현재화되지 않는다. 왜냐하면, 「2폴리 기술」에서는, 전계 효과 트랜지스터 형성 영역의 게이트 절연막 상에 폴리실리콘막이 형성되어 있는 상태에서, 질소를 포함하는 분위기 중에서의 가열 처리가 실시되게 되기 때문이다. 즉, 「2폴리 기술」에서는, 전계 효과 트랜지스터 형성 영역의 게이트 절연막 상에 폴리실리콘막이 존재하고 있는 상태에서, 질소를 포함하는 분위기 중에서의 가열 처리가 실시되기 때문에, 전계 효과 트랜지스터 형성 영역에서는, 폴리실리콘막에 의해, 게이트 절연막과 채널 형성 영역의 계면에 질소가 편석되는 일은 없는 것이다.
구체적으로, 「2폴리 기술」에 대하여 도면을 참조하면서 설명한다. 먼저, 도 3에는, 메모리 셀 형성 영역(1A)과, 고내압 전계 효과 트랜지스터 형성 영역(2A)과, 저내압 전계 효과 트랜지스터 형성 영역(3A)이 도시되어 있다. 도 3에 있어서, 메모리 셀 형성 영역(1A)은, 예를 들어 도 1에 도시한 회로 블록 C1에 형성되어 있는 불휘발성 메모리 회로를 구성하는 메모리 셀이 형성되어 있는 영역이다. 이 메모리 셀 형성 영역(1A)은, 메모리 트랜지스터가 형성되는 메모리 트랜지스터 형성 영역(1Aa)과, 선택 트랜지스터가 형성되는 선택 트랜지스터 형성 영역(1Ab)을 포함하고 있다. 또한, 도 3에 있어서, 고내압 전계 효과 트랜지스터 형성 영역(2A)은, 예를 들어 도 1에 도시한 회로 블록 C2에 형성되어 있는 고내압 전계 효과 트랜지스터가 형성되어 있는 영역이다. 또한, 도 3에 있어서, 저내압 전계 효과 트랜지스터 형성 영역(3A)은, 예를 들어 도 1에 도시한 회로 블록 C3에 형성되어 있는 저내압 전계 효과 트랜지스터가 형성되어 있는 영역이다.
도 3에 있어서, 메모리 셀 형성 영역(1A)에는, 지지 기판 SB의 일부가 배치되어 있고, 이 지지 기판 SB의 일부에는, n형 웰 DNW1과 p형 웰 PW1이 형성되어 있다. 그리고, 메모리 셀 형성 영역(1A)에 포함되는 선택 트랜지스터 형성 영역(1Ab)에는, p형 웰 PW1 상에 산화실리콘막 OXF1a가 형성되고, 또한, 이 산화실리콘막 OXF1a 상에 폴리실리콘막 PF가 형성되고, 또한, 폴리실리콘막 PF 상에 질화실리콘막 SNF가 형성되어 있다. 한편, 메모리 셀 형성 영역(1A)에 포함되는 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, p형 웰 PW1의 표면 상에 산화실리콘막 OXF2가 형성되어 있고, 이 산화실리콘막 OXF2는, 선택 트랜지스터 형성 영역(1Ab)에 형성되어 있는 질화실리콘막 SNF 상에도 형성되어 있다.
또한, 도 3에 있어서, 고내압 전계 효과 트랜지스터 형성 영역(2A)에는, 지지 기판 SB의 일부가 배치되어 있고, 이 지지 기판 SB의 일부에는, n형 웰 NW가 형성되어 있다. 그리고, n형 웰 NW 상에 산화실리콘막 OXF1a가 형성되고, 또한, 이 산화실리콘막 OXF1a 상에 폴리실리콘막 PF가 형성되고, 또한, 폴리실리콘막 PF 상에 질화실리콘막 SNF가 형성되고, 또한, 질화실리콘막 SNF 상에 산화실리콘막 OXF2가 형성되어 있다.
또한, 도 3에 있어서, 저내압 전계 효과 트랜지스터 형성 영역(3A)에는, 지지 기판 SB의 일부가 배치되어 있고, 이 지지 기판 SB의 일부에는, n형 웰 DNW2와 p형 웰 PW2가 형성되어 있다. 그리고, p형 웰 PW2 상에 매립 절연층 BX가 형성되고, 또한, 이 매립 절연층 BX 상에 반도체층 SM이 형성되어 있다. 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에는, 반도체층 SM과 매립 절연층 BX를 관통하여 지지 기판 SB에 도달하는 소자 분리부 STI가 형성되어 있다. 도 3에 있어서, 저내압 전계 효과 트랜지스터 형성 영역(3A)에는, 반도체층 SM 상에 산화실리콘막 OXF1b가 형성되고, 또한, 이 산화실리콘막 OXF1b 상에 폴리실리콘막 PF가 형성되고, 또한, 폴리실리콘막 PF 상에 질화실리콘막 SNF가 형성되고, 또한, 질화실리콘막 SNF 상에 산화실리콘막 OXF2가 형성되어 있다.
여기서, 「2폴리 기술」에서는, 도 3에 도시한 상태에서, 질소를 포함하는 분위기 중에서의 가열 처리가 실시된다. 이 경우, 도 3에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, p형 웰 PW1 상에 산화실리콘막 OXF2만 있기 때문에, 질소를 포함하는 분위기 중에서의 가열 처리에 의해, p형 웰 PW1과 산화실리콘막 OXF2의 계면에 질소가 편석된다(도트 부분). 한편, 선택 트랜지스터 형성 영역(1Ab)에 있어서는, p형 웰 PW1 상에 산화실리콘막 OXF1a뿐만 아니라 폴리실리콘막 PF도 형성되어 있기 때문에, 질소를 포함하는 분위기 중에서의 가열 처리에 의해서도, p형 웰 PW1과 산화실리콘막 OXF1a의 계면에 질소가 편석되는 일은 없다. 마찬가지로, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서도, n형 웰 NW 상에 산화실리콘막 OXF1a뿐만 아니라 폴리실리콘막 PF도 형성되어 있기 때문에, 질소를 포함하는 분위기 중에서의 가열 처리에 의해서도, n형 웰 NW와 산화실리콘막 OXF1a의 계면에 질소가 편석되는 일은 없다. 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서도, 반도체층 SM 상에 산화실리콘막 OXF1b뿐만 아니라 폴리실리콘막 PF도 형성되어 있기 때문에, 질소를 포함하는 분위기 중에서의 가열 처리에 의해서도, 반도체층 SM과 산화실리콘막 OXF1b의 계면에 질소가 편석되는 일은 없다. 그 후, 「2폴리 기술」에서는, 도 4에 도시한 바와 같이, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐 형성되어 있는 산화실리콘막 OXF2 상에, 질화실리콘막 SNF1을 형성하고, 이 질화실리콘막 SNF1 상에 산화실리콘막 OXF3을 형성한다. 그리고, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐 형성되어 있는 산화실리콘막 OXF3 상에 폴리실리콘막 PF2를 형성하고, 이 폴리실리콘막 PF2 상에 질화실리콘막 SNF2를 형성한다. 이와 같이, 「2폴리 기술」에서는, 도 3과 도 4에 도시한 바와 같이, 서로 다른 공정에서 형성되는 폴리실리콘막 PF와 폴리실리콘막 PF2를 사용한다.
그리고, 이 「2폴리 기술」에서는, 질소를 포함하는 분위기 중에서의 가열 처리를 실시할 때, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 폴리실리콘막 PF가 형성되어 있다. 이 때문에, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 채널 형성 영역의 표면에 질소가 편석되는 일은 없는 것이다. 즉, 「2폴리 기술」에서는, 질소를 포함하는 분위기 중에서의 가열 처리에 기인하는 전계 효과 트랜지스터의 특성의 열화라는 부작용은 현재화되지 않는다.
다음으로, 예를 들어 메모리 트랜지스터의 메모리 게이트 전극을 구성하는 폴리실리콘막과, 전계 효과 트랜지스터의 게이트 전극을 구성하는 폴리실리콘막을 함께 형성하는 기술(이하에서는, 「1폴리 기술」이라 칭함)에서는, 질소를 포함하는 분위기 중에서의 가열 처리에 기인하는 전계 효과 트랜지스터의 특성의 열화라는 부작용이 현재화되므로, 이하에서는, 이 점에 대하여 도면을 참조하면서 설명한다.
먼저, 도 5에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, p형 웰 PW1 상에 산화실리콘막 OXF2가 형성된다. 한편, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서는, 열 산화법을 사용하고 있기 때문에, 산화실리콘막 OXF1a 상에 산화실리콘막 OXF2가 형성되지 않는다. 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서도, 열 산화법을 사용하고 있기 때문에, 산화실리콘막 OXF1b 상에 산화실리콘막 OXF2는 형성되지 않는다.
그리고, 「1폴리 기술」에서는, 도 5에 도시한 상태에서, 질소를 포함하는 분위기 중에서의 가열 처리가 실시된다. 이 결과, 메모리 트랜지스터 형성 영역(1Aa)에 있어서의 산화실리콘막 OXF2와 p형 웰 PW1(채널 형성 영역)의 계면에 질소가 편석된다. 또한, 선택 트랜지스터 형성 영역(1Ab)에 있어서도, 「1폴리 기술」에서는, 「2폴리 기술」과 달리, 막 두께가 두꺼운 폴리실리콘막 PF가 존재하지 않기 때문에, 선택 트랜지스터 형성 영역(1Ab)에 있어서의 산화실리콘막 OXF1a와 p형 웰 PW1(채널 형성 영역)의 계면에 질소가 편석되게 된다. 마찬가지로, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서도, 「1폴리 기술」에서는, 「2폴리 기술」과 달리, 막 두께가 두꺼운 폴리실리콘막 PF가 존재하지 않기 때문에, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서의 산화실리콘막 OXF1a와 n형 웰 NW(채널 형성 영역)의 계면에 질소가 편석되게 된다. 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서도, 「1폴리 기술」에서는, 「2폴리 기술」과 달리, 막 두께가 두꺼운 폴리실리콘막 PF가 존재하지 않기 때문에, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서의 산화실리콘막 OXF1b와 반도체층 SM(채널 형성 영역)의 계면에 질소가 편석되게 된다.
그 후, 「1폴리 기술」에서는, 도 6에 도시한 바와 같이, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 질화실리콘막 SNF1을 형성하고, 이 질화실리콘막 SNF1 상에 산화실리콘막 OXF3을 형성한다. 그리고, 도 7에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 메모리 트랜지스터 형성 영역(1Aa)에 산화실리콘막 OXF2와 질화실리콘막 SNF1과 산화실리콘막 OXF3의 적층 절연막을 잔존시킨다. 한편, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 적층 절연막을 제거한다.
그리고, 도 8에 도시한 바와 같이, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐 폴리실리콘막 PF1을 형성하고, 이 폴리실리콘막 PF1 상에 질화실리콘막 SNF2를 형성한다. 그 후, 「1폴리 기술」에서는, 도 8에 도시한 바와 같이, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐 형성된 폴리실리콘막 PF1을 가공한다. 이에 의해, 「1폴리 기술」에서는, 메모리 트랜지스터의 메모리 게이트 전극과, 선택 트랜지스터의 게이트 전극과, 고내압 전계 효과 트랜지스터의 게이트 전극과, 저내압 전계 효과 트랜지스터의 게이트 전극이 형성된다.
이와 같이 구성되어 있는 「1폴리 기술」에서는, 「2폴리 기술」과는 달리, 질소를 포함하는 분위기 중에서의 가열 처리를 실시할 때, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 폴리실리콘막 PF가 형성되어 있지 않다. 이것으로부터, 메모리 트랜지스터 형성 영역(1Aa)뿐만 아니라, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서도, 채널 형성 영역의 표면에 질소가 편석되게 된다. 이 결과, 「1폴리 기술」에서는, 질소를 포함하는 분위기 중에서의 가열 처리에 기인하는 전계 효과 트랜지스터의 특성의 열화라는 부작용이 현재화되는 것이다. 따라서, 본 실시 형태 1에서는, 질소 도입 공정에서의 「1폴리 기술」에 특유의 부작용을 억제하는 고안을 실시하고 있다. 이하에서는, 이 고안을 실시한 본 실시 형태 1에 있어서의 기술적 사상에 대하여 설명하기로 한다.
<반도체 장치의 디바이스 구조>
도 9는 본 실시 형태 1에 있어서의 반도체 장치의 디바이스 구조를 모식적으로 도시하는 단면도이다. 도 9에 있어서, 메모리 셀 형성 영역(1A)에 형성되어 있는 메모리 셀의 디바이스 구조에 대하여 설명한다. 메모리 셀은, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 메모리 트랜지스터 MTr과, 선택 트랜지스터 형성 영역(1Ab)에 형성되어 있는 선택 트랜지스터 STr을 포함하고 있다.
먼저, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 메모리 트랜지스터 MTr의 디바이스 구조에 대하여 설명한다. 도 9에 있어서, 지지 기판 SB에는, n형 웰 DNW1과 p형 웰 PW1이 형성되어 있고, 이 p형 웰 PW1의 내부로부터 상방에 걸쳐 메모리 트랜지스터 MTr이 형성되어 있다. 구체적으로, 도 9에 도시한 바와 같이, 메모리 트랜지스터 MTr은, p형 웰 PW1의 표면에 형성된 서로 이격되는 한 쌍의 불순물 영역(n형 반도체 영역) LMD를 가짐과 함께, 좌측의 불순물 영역 LMD의 외측에 형성된 확산 영역 MD를 갖는다. 또한, 메모리 트랜지스터 MTr은, 우측의 불순물 영역 LMD의 외측에 형성된 확산 영역 D1도 갖는다. 그리고, 서로 이격되는 한 쌍의 불순물 영역 LMD 사이에 끼워지는 위치에 채널 형성 영역이 형성되어 있다. 본 실시 형태 1에 있어서의 메모리 트랜지스터 MTr의 채널 형성 영역의 표면에는, 질소가 편석되어 있다. 또한, 메모리 트랜지스터 MTr은, 채널 형성 영역 상에 형성된 전위 장벽막 BF1과, 전위 장벽막 BF1 상에 형성된 전하 축적막 ECF와, 전하 축적막 ECF 상에 형성된 전위 장벽막 BF2를 갖고 있다. 이때, 전위 장벽막 BF1 및 전위 장벽막 BF2의 각각은, 예를 들어 산화실리콘막을 포함하고 있다. 한편, 전하 축적막 ECF는, 예를 들어 질화실리콘막으로 대표되는 트랩 준위를 갖는 절연막을 포함하고 있다.
계속해서, 메모리 트랜지스터 MTr은, 전위 장벽막 BF2 상에 형성된 메모리 게이트 전극 MG를 갖는다. 이 메모리 게이트 전극 MG는, 예를 들어 폴리실리콘막 PF1과, 실리사이드막 SI를 포함하고 있다. 그리고, 도 9에 도시한 바와 같이, 메모리 트랜지스터 MTr은, 메모리 게이트 전극 MG의 양측의 측벽에 형성된 오프셋 스페이서 OS와, 오프셋 스페이서 OS의 외측에 형성된 사이드 월 스페이서 SW를 갖는다. 이 오프셋 스페이서 OS 및 사이드 월 스페이서 SW는, 예를 들어 산화실리콘막으로 형성되어 있다. 이상과 같이 하여, 메모리 트랜지스터 MTr이 구성되어 있다.
다음으로, 선택 트랜지스터 형성 영역(1Ab)에 형성되어 있는 선택 트랜지스터 STr의 디바이스 구조에 대하여 설명한다. 도 9에 있어서, p형 웰 PW1의 내부로부터 상방에 걸쳐 선택 트랜지스터 STr이 형성되어 있다. 구체적으로, 도 9에 도시한 바와 같이, 선택 트랜지스터 STr은, p형 웰 PW1의 표면에 형성되고, 또한, 서로 이격되는 불순물 영역(n형 반도체 영역) LDD1과 불순물 영역 LMS를 가짐과 함께, 불순물 영역 LDD1의 외측에 형성된 확산 영역 D1을 갖는다. 또한, 선택 트랜지스터 STr은, 불순물 영역 LMS의 외측에 형성된 확산 영역 MS도 갖는다. 그리고, 서로 이격되는 불순물 영역 LDD1과 불순물 영역 LMS 사이에 끼워지는 위치에 채널 형성 영역이 형성되어 있다. 본 실시 형태 1에 있어서의 선택 트랜지스터 STr의 채널 형성 영역의 표면에는, 질소가 편석되어 있지 않다(거의 편석되어 있지 않다). 또한, 선택 트랜지스터 STr은, 채널 형성 영역 상에 형성된 게이트 절연막 GOX1을 갖고 있다. 이때, 게이트 절연막 GOX1은, 예를 들어 산화실리콘막을 포함하고 있다.
계속해서, 선택 트랜지스터 STr은, 게이트 절연막 GOX1 상에 형성된 게이트 전극 GE1을 갖는다. 이 게이트 전극 GE1은, 예를 들어 폴리실리콘막 PF1과, 실리사이드막 SI를 포함하고 있다. 그리고, 도 9에 도시한 바와 같이, 선택 트랜지스터 STr은, 게이트 전극 GE1의 양측의 측벽에 형성된 오프셋 스페이서 OS와, 오프셋 스페이서 OS의 외측에 형성된 사이드 월 스페이서 SW를 갖는다. 이 오프셋 스페이서 OS 및 사이드 월 스페이서 SW는, 예를 들어 산화실리콘막으로 형성되어 있다. 이상과 같이 하여, 선택 트랜지스터 STr이 구성되어 있다.
다음으로, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 고내압 전계 효과 트랜지스터(1Q)의 디바이스 구조에 대하여 설명한다. 도 9에 있어서, 지지 기판 SB에는, n형 웰 NW가 형성되어 있고, n형 웰 NW의 내부로부터 상방에 걸쳐 고내압 전계 효과 트랜지스터(1Q)가 형성되어 있다. 구체적으로, 도 9에 도시한 바와 같이, 고내압 전계 효과 트랜지스터(1Q)는, n형 웰 NW의 표면에 형성되고, 또한, 서로 이격되는 한 쌍의 불순물 영역(p형 반도체 영역) LDD2를 가짐과 함께, 좌측의 불순물 영역 LDD2의 외측에 형성된 확산 영역 D2를 갖는다. 또한, 고내압 전계 효과 트랜지스터(1Q)는, 우측의 불순물 영역 LDD2의 외측에 형성된 확산 영역 D2도 갖는다. 그리고, 서로 이격되는 한 쌍의 불순물 영역 LDD2 사이에 끼워지는 위치에 채널 형성 영역이 형성되어 있다. 본 실시 형태 1에 있어서의 고내압 전계 효과 트랜지스터(1Q)의 채널 형성 영역의 표면에는, 질소가 편석되어 있지 않다(거의 편석되어 있지 않다). 또한, 고내압 전계 효과 트랜지스터(1Q)는, 채널 형성 영역 상에 형성된 게이트 절연막 GOX2를 갖고 있다. 이때, 게이트 절연막 GOX2는, 예를 들어 산화실리콘막을 포함하고 있다.
계속해서, 고내압 전계 효과 트랜지스터(1Q)는, 게이트 절연막 GOX2 상에 형성된 게이트 전극 GE2를 갖는다. 이 게이트 전극 GE2는, 예를 들어 폴리실리콘막 PF1과, 실리사이드막 SI를 포함하고 있다. 그리고, 도 9에 도시한 바와 같이, 고내압 전계 효과 트랜지스터(1Q)는, 게이트 전극 GE2의 양측의 측벽에 형성된 오프셋 스페이서 OS와, 오프셋 스페이서 OS의 외측에 형성된 사이드 월 스페이서 SW를 갖는다. 이 오프셋 스페이서 OS 및 사이드 월 스페이서 SW는, 예를 들어 산화실리콘막으로 형성되어 있다. 이상과 같이 하여, 고내압 전계 효과 트랜지스터(1Q)가 구성되어 있다.
다음으로, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 저내압 전계 효과 트랜지스터(2Q)의 디바이스 구조에 대하여 설명한다. 도 9에 있어서, 지지 기판 SB에는, n형 웰 DNW2와 p형 웰 PW2가 형성되어 있다. 그리고, p형 웰 PW2 상에는, 예를 들어 산화실리콘막을 포함하는 매립 절연층 BX가 형성되고, 이 매립 절연층 BX 상에, 예를 들어 실리콘을 포함하는 반도체층 SM이 형성되어 있다. 이때, 반도체층 SM 및 매립 절연층 BX를 관통하여 지지 기판 SB에 도달하는 소자 분리부 STI가 형성되어 있고, 소자 분리부 STI로 둘러싸인 반도체층 SM의 내부로부터 상방에 걸쳐 저내압 전계 효과 트랜지스터(2Q)가 형성되어 있다. 구체적으로, 도 9에 도시한 바와 같이, 저내압 전계 효과 트랜지스터(2Q)는, 반도체층 SM에 형성되고, 또한, 서로 이격되는 한 쌍의 익스텐션 영역(n형 반도체 영역) EX를 가짐과 함께, 좌측의 익스텐션 영역 EX의 외측에 형성되고, 또한, 반도체층 SM의 상방으로 돌출된 부분을 포함하는 확산 영역 D3을 갖는다. 또한, 저내압 전계 효과 트랜지스터(2Q)는, 우측의 익스텐션 영역 EX의 외측에 형성되고, 또한, 반도체층 SM의 상방으로 돌출된 부분을 포함하는 확산 영역 D3도 갖는다. 그리고, 서로 이격되는 한 쌍의 익스텐션 영역 EX 사이에 끼워지는 위치에 채널 형성 영역이 형성되어 있다. 본 실시 형태 1에 있어서의 저내압 전계 효과 트랜지스터(2Q)의 채널 형성 영역의 표면에는, 질소가 편석되어 있지 않다(거의 편석되어 있지 않다). 또한, 저내압 전계 효과 트랜지스터(2Q)는, 채널 형성 영역 상에 형성된 게이트 절연막 GOX3을 갖고 있다. 이때, 게이트 절연막 GOX3은, 예를 들어 산화실리콘막을 포함하고 있다.
계속해서, 저내압 전계 효과 트랜지스터(2Q)는, 게이트 절연막 GOX3 상에 형성된 게이트 전극 GE3을 갖는다. 이 게이트 전극 GE3은, 예를 들어 폴리실리콘막 PF1과, 실리사이드막 SI를 포함하고 있다. 그리고, 도 9에 도시한 바와 같이, 저내압 전계 효과 트랜지스터(2Q)는, 게이트 전극 GE3의 양측의 측벽에 형성된 오프셋 스페이서 OS와, 오프셋 스페이서 OS의 외측에 형성된 사이드 월 스페이서 SW를 갖는다. 이 오프셋 스페이서 OS 및 사이드 월 스페이서 SW는, 예를 들어 산화실리콘막으로 형성되어 있다. 이상과 같이 하여, 저내압 전계 효과 트랜지스터(2Q)가 구성되어 있다.
다음으로, 도 9에 도시한 바와 같이, 메모리 셀 형성 영역(1A)에는, 메모리 트랜지스터 MTr과 선택 트랜지스터 STr을 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1 상에는, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있다. 그리고, 도 9에 도시한 바와 같이, 층간 절연막 IL1에는, 층간 절연막 IL1을 관통하여 확산 영역 MD(실리사이드막 SI)에 도달하는 플러그 PG와, 층간 절연막 IL1을 관통하여 확산 영역 MS(실리사이드막 SI)에 도달하는 플러그 PG가 형성되어 있다. 또한, 층간 절연막 IL2에는, 배선 M1이 형성되어 있고, 이 배선 M1은, 플러그 PG와 전기적으로 접속되어 있다.
마찬가지로, 도 9에 있어서, 고내압 전계 효과 트랜지스터 형성 영역(2A)에는, 고내압 전계 효과 트랜지스터(1Q)를 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1 상에는, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있다. 그리고, 도 9에 도시한 바와 같이, 층간 절연막 IL1에는, 층간 절연막 IL1을 관통하여 확산 영역 D2(실리사이드막 SI)에 도달하는 플러그 PG가 형성되어 있다. 또한, 층간 절연막 IL2에는, 배선 M1이 형성되어 있고, 이 배선 M1은, 플러그 PG와 전기적으로 접속되어 있다.
또한, 도 9에 있어서, 저내압 전계 효과 트랜지스터 형성 영역(3A)에는, 저내압 전계 효과 트랜지스터(2Q)를 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1 상에는, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있다. 그리고, 도 9에 도시한 바와 같이, 층간 절연막 IL1에는, 층간 절연막 IL1을 관통하여 확산 영역 D3(실리사이드막 SI)에 도달하는 플러그 PG가 형성되어 있다. 또한, 층간 절연막 IL2에는, 배선 M1이 형성되어 있고, 이 배선 M1은, 플러그 PG와 전기적으로 접속되어 있다.
이상과 같이 하여, 본 실시 형태 1에 있어서의 반도체 장치가 구성되어 있게 된다.
<실시 형태 1에 있어서의 특징(디바이스 구조)>
계속해서, 본 실시 형태 1에 있어서의 반도체 장치의 디바이스 구조상의 특징점에 대하여 설명한다. 본 실시 형태 1의 특징점은, 예를 들어 도 9에 도시한 바와 같이, 메모리 트랜지스터 MTr의 채널 형성 영역과 전위 장벽막 BF1의 계면에 질소가 편석되어 있는 한편, 선택 트랜지스터 STr과 고내압 전계 효과 트랜지스터(1Q)와 저내압 전계 효과 트랜지스터(2Q)에 있어서는, 채널 형성 영역과 게이트 절연막(GOX1, GOX2, GOX3)의 계면에 질소가 거의 석출(편석)되어 있지 않은 점에 있다. 이에 의해, 본 실시 형태 1에 있어서의 반도체 장치에 따르면, 메모리 트랜지스터 MTr의 전하 유지 특성의 향상을 도모할 수 있음과 함께, 그 밖의 트랜지스터(선택 트랜지스터 STr, 고내압 전계 효과 트랜지스터(1Q), 저내압 전계 효과 트랜지스터(2Q))의 트랜지스터 특성의 열화를 억제할 수 있다. 즉, 상술한 본 실시 형태 1에 있어서의 특징점에 따르면, 먼저, 메모리 트랜지스터 MTr에 있어서는, 채널 형성 영역과 전위 장벽막 BF1의 계면에 질소가 편석되어 있기 때문에, 전자에 대한 전위 장벽막 BF1의 포텐셜이 높아진다. 이 결과, 전하 축적막에 축적되어 있는 전자의 기판측으로의 누설이 저감되기 때문에, 메모리 트랜지스터 MTr의 전하 유지 특성을 향상시킬 수 있다. 따라서, 본 실시 형태 1에 있어서의 특징점에 따르면, 메모리 트랜지스터 MTr에 기억되어 있는 정보의 소실을 억제할 수 있고, 이에 의해, 반도체 장치의 신뢰성을 향상시킬 수 있다. 한편, 본 실시 형태 1에 있어서의 특징점에 따르면, 그 밖의 트랜지스터(선택 트랜지스터 STr, 고내압 전계 효과 트랜지스터(1Q), 저내압 전계 효과 트랜지스터(2Q))에 있어서의 채널 형성 영역과 게이트 절연막(GOX1, GOX2, GOX3)의 계면에 질소가 거의 편석되어 있지 않다. 이것으로부터, 특히 질소에 기인하는 p채널형 전계 효과 트랜지스터에서의 「NBTI」의 열화나, 질소에 기인하는 n채널형 전계 효과 트랜지스터에 있어서의 역치 전압의 변동을 억제할 수 있다. 즉, 본 실시 형태 1에 있어서의 특징점에 따르면, 질소를 도입함으로써, 메모리 트랜지스터 MTr의 전하 유지 특성의 향상을 도모할 수 있음과 함께, 질소의 도입에 기인하는 그 밖의 트랜지스터의 특성 열화라는 부작용을 억제할 수 있다. 이것으로부터, 본 실시 형태 1에 있어서의 특징점에 따르면, 메모리 셀과 전계 효과 트랜지스터를 포함하는 반도체 장치의 성능 유지를 도모하면서, 신뢰성의 향상을 도모할 수 있다.
<반도체 장치의 제조 방법>
다음으로, 상술한 디바이스 구조상의 특징점을 갖는 반도체 장치를 제조하는 방법에 대하여 도면을 참조하면서 설명한다.
먼저, 도 10에는, 지지 기판 SB와, 지지 기판 SB 상에 형성된 매립 절연층 BX와, 매립 절연층 BX 상에 형성된 반도체층 SM을 갖는 소위 SOI(Silicon On Insulator) 기판이 도시되어 있다.
지지 기판 SB는, 바람직하게는 1 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘을 포함하고, 예를 들어 p형의 단결정 실리콘을 포함한다. 매립 절연층 BX는, 예를 들어 산화실리콘막을 포함하고, 매립 절연층 BX의 두께는, 예를 들어 10 내지 20㎚ 정도이다. 반도체층 SM은, 바람직하게는 1 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘을 포함하고, 반도체층 SM의 두께는, 예를 들어 10 내지 20㎚ 정도이다. 또한, 반도체층 SM에는, 이온 주입법 등에 의해 도전형 불순물이 도입되어 있지 않다.
이와 같은 SOI 기판을 준비하는 공정의 일례를 이하에 설명한다. SOI 기판은, 예를 들어 SIMOX(Separation by IMplanted OXygen)법에 의해 제조할 수 있다. SIMOX법에서는, 실리콘(Si)을 포함하는 반도체 기판에 높은 에너지로 산소(O2)를 이온 주입하고, 그 후의 열처리에 의해 실리콘과 산소를 결합시켜, 반도체 기판의 표면보다도 조금 깊은 위치에 산화실리콘을 포함하는 매립 절연층 BX를 형성한다. 이 경우, 매립 절연층 BX 상에 잔존하는 실리콘의 박막이 반도체층 SM이 되고, 매립 절연층 BX 아래의 기판이 지지 기판 SB가 된다. 또한, 접합법에 의해 SOI 기판을 형성해도 된다. 접합법에서는, 예를 들어 실리콘을 포함하는 제1 반도체 기판의 표면을 산화하여 매립 절연층 BX를 형성한 후, 그 제1 반도체 기판에 실리콘을 포함하는 제2 반도체 기판을 고온 하에서 압착함으로써 접합하고, 그 후, 제2 반도체 기판을 박막화한다. 이 경우, 매립 절연층 BX 상에 잔존하는 제2 반도체 기판의 박막이 반도체층 SM이 되고, 매립 절연층 BX 아래의 제1 반도체 기판이 지지 기판 SB가 된다. 또 다른 방법, 예를 들어 스마트 커트 프로세스 등을 사용하여, SOI 기판을 제조할 수도 있다.
다음으로, 반도체층 SM과 매립 절연층 BX를 관통하여 지지 기판 SB에 도달하도록 홈을 형성하고, 이 홈 내에 절연막을 매립함으로써 소자 분리부 STI를 형성한다. 또한, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)은, 소자 분리부 STI에 의해, 서로 분리되어 있지만, 도 10에서는, 특히 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서, 소자 분리부 STI를 도시하고 있다.
계속해서, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 고내압 전계 효과 트랜지스터 형성 영역(2A)에서는, 지지 기판 SB 내에 n형 웰 NW를 형성하는 것에 반해, 메모리 셀 형성 영역(1A)에서는, 지지 기판 SB에 n형 웰 DNW1을 형성한 후, 또한, 이 n형 웰 DNW1 내에 p형 웰 PW1을 형성한다. 또한, 메모리 셀 형성 영역(1A)의 p형 웰 PW1의 표면, 및, 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면에, 역치 전압의 조정을 목적으로 하는 이온 주입을 행해도 된다.
다음으로, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 지지 기판 SB에, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, n형 웰 DNW2를 형성한 후, 이 n형 웰 DNW2 내에 p형 웰 PW2를 형성한다. 또한, p형 웰 PW2에 전압을 인가하기 위해, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 일부 및 매립 절연층 BX의 일부를 제거하여, p형 웰 PW2를 노출시켜 급전 영역으로 하고 있지만, 여기에서는 급전 영역의 설명은 생략한다. 또한, 매립 절연층 BX에 접하는 p형 웰 PW2의 표면에, p형 웰 PW2보다도 고농도의 p형 불순물 영역을 형성해도 된다.
그 후, 도 11에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 메모리 셀 형성 영역(1A)에 형성되어 있는 반도체층 SM과, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 반도체층 SM을 제거한다. 그리고, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 선택 트랜지스터 형성 영역(1Ab)의 p형 웰 PW1의 표면에 역치 전압 조정용의 도전형 불순물을 도입한다. 마찬가지로, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면에 역치 전압 조정용의 도전형 불순물을 도입한다.
계속해서, 도 12에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 매립 절연층 BX를 제거한다. 그 후, 도 13에 도시한 바와 같이, 예를 들어 열 산화법을 사용함으로써, 메모리 트랜지스터 형성 영역(1Aa)의 p형 웰 PW1 상에 산화실리콘막 OXF2를 형성한다. 이때, 열 산화법에서는, 산화실리콘막 상에는, 산화실리콘막이 형성되지 않기 때문에, 선택 트랜지스터 형성 영역(1Ab)에 있어서, 산화실리콘막을 포함하는 매립 절연층 BX 상에는, 산화실리콘막 OXF2가 형성되지 않는다. 마찬가지로, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서, 산화실리콘막을 포함하는 매립 절연층 BX 상에는, 산화실리콘막 OXF2가 형성되지 않는다. 한편, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 반도체층 SM 상에 산화실리콘막 OXF2가 형성된다. 또한, 산화실리콘막 OXF2의 막 두께는 8㎚ 정도이다.
다음으로, 도 14에 도시한 바와 같이, SOI 기판에 대하여, 예를 들어 일산화질소（NO） 분위기나 N2O 분위기로 대표되는 질소를 포함하는 분위기 중에서 가열 처리를 실시한다. 이 질소를 포함하는 분위기 중에서의 가열 처리는, 900℃ 정도에서 60초 정도의 조건에서 실시된다. 이에 의해, 메모리 트랜지스터 형성 영역(1Aa)에 형성된 산화실리콘막 OXF2에, 질소가 도입된다. 여기서, 본 가열 처리를 실시함으로써, 도 14에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa), 선택 트랜지스터 형성 영역(1Ab), 및 고내압 전계 효과 트랜지스터 형성 영역(2A)의 각각의 지지 기판 SB의 표면, 바꾸어 말하면, 산화실리콘막 OXF2와 p형 웰 PW1의 계면, 매립 절연층 BX와 p형 웰 PW1의 계면, 및 매립 절연층 BX와 n형 웰 NW의 계면의 각각에, 질소가 편석된다. 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 반도체층 SM과 산화실리콘막 OXF2의 계면에, 질소가 편석된다. 또한, 도 14에서는, 편석된 질소를 모식적으로 도트로 나타내고 있다.
계속해서, 도 15에 도시한 바와 같이, 예를 들어 CVD(Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용함으로써, 메모리 트랜지스터 형성 영역(1Aa)의 산화실리콘막 OXF2 상과, 선택 트랜지스터 형성 영역(1Ab)의 매립 절연층 BX 상과, 고내압 전계 효과 트랜지스터 형성 영역(2A)의 매립 절연층 BX 상과, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 산화실리콘막 OXF2 상에 걸쳐, 질화실리콘막 SNF1을 형성한다. 또한, 질화실리콘막 SNF1은, 전자를 포획 가능한 트랩 준위를 갖는 절연막의 일례에 지나지 않고, 트랩 준위를 갖는 절연막을 구성하는 다른 절연막을 형성할 수도 있다. 이때, 질화실리콘막 SNF1의 막 두께는, 예를 들어 5㎚ 내지 10㎚ 정도이다.
그 후, 예를 들어 ISSG(In-situ Steam Generation) 산화법이나 CVD법을 사용함으로써, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 산화실리콘막 OXF3을 형성한다.
다음으로, 도 16에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 산화실리콘막 OXF3을 제거한다. 한편, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3은 잔존시킨다.
계속해서, 도 17에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3을 하드 마스크로 하여, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐 노출되는 질화실리콘막 SNF1을 제거한다. 질화실리콘막 SNF1의 제거에는, 예를 들어 열인산을 사용할 수 있다. 여기서, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3을 하드 마스크로 하는 이유는, 열인산을 사용하는 경우에는, 레지스트막을 사용할 수 없기 때문이다.
다음으로, 도 18에 도시한 바와 같이, 예를 들어 불산(HF)을 사용함으로써, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3과, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 매립 절연층 BX와, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 산화실리콘막 OXF2를 제거한다. 이에 의해, 선택 트랜지스터 형성 영역(1Ab)에 있어서는, p형 웰 PW1의 표면이 노출되고, 또한, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서는, n형 웰 NW의 표면이 노출되고, 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 반도체층 SM의 표면이 노출된다.
계속해서, 도 19에 도시한 바와 같이, 선택 트랜지스터 형성 영역(1Ab)에 있어서의 지지 기판 SB의 표면(즉, p형 웰 PW1의 표면) 상과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서의 지지 기판 SB의 표면(즉, n형 웰 NW의 표면) 상과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서의 반도체층 SM의 표면 상에, 예를 들어 산화실리콘막을 포함하는 희생막 DF1을 형성한다. 이 희생막 DF1은, 예를 들어 열 산화법의 1종인 급속 열 산화법(RTO : Rapid Thermal Anneal)을 사용함으로써 형성할 수 있다. 그리고, 희생막 DF1을 형성함으로써, 선택 트랜지스터 형성 영역(1Ab)에 있어서의 p형 웰 PW1의 표면과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서의 n형 웰 NW의 표면과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서의 반도체층 SM의 표면에 편석된 질소는, 이 희생막 DF1에 도입된다. 왜냐하면, 열 산화법에 의해 형성되는 희생막 DF1은, 하지를 침식하도록 하여 형성되기 때문이다. 또한, 급속 열 산화법에서는, 내산화성을 갖는 질화실리콘막의 표면을 산화할 수는 없기 때문에, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 질화실리콘막 SNF1의 표면에는, 희생막 DF1은 형성되지 않는다.
다음으로, 도 20에 도시한 바와 같이, 예를 들어 불산을 사용함으로써, 선택 트랜지스터 형성 영역(1Ab)의 p형 웰 PW1의 표면과 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면과 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 표면에 걸쳐 형성되어 있는 희생막 DF1을 제거한다. 이에 의해, 선택 트랜지스터 형성 영역(1Ab)의 p형 웰 PW1의 표면과 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면과 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 표면에 편석된 질소는, 희생막 DF1을 제거함으로써 제거된다. 또한, 본 실시 형태 1에서는, 급속 열 산화법을 사용하여 희생막 DF1을 형성하는 예에 대하여 설명하였지만, 이에 한하지 않고, 예를 들어 ISSG 산화법을 사용하여 희생막 DF1을 형성해도 된다.
계속해서, 도 21에 도시한 바와 같이, 급속 열 산화법과 ISSG 산화법을 조합하여 실시한다. 이에 의해, 선택 트랜지스터 형성 영역(1Ab)의 p형 웰 PW1의 표면과 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면과 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 표면에 걸쳐 산화실리콘막 OXF1a가 형성되고, 또한, 메모리 트랜지스터 형성 영역(1Aa)의 질화실리콘막 SNF1 상에 산화실리콘막 OXF1c가 형성된다. 이때, 산화실리콘막 OXF1c의 막 두께는, 산화실리콘막 OXF1a의 막 두께보다도 얇아진다.
다음으로, 도 22에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 산화실리콘막 OXF1a를 제거한다.
여기서, 상술한 바와 같이, 질소를 포함하는 분위기 중에서 SOI 기판을 가열 처리(도 14를 참조)한 것에 의해 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서의 반도체층 SM의 표면에 편석된 질소는, 희생막 DF1(도 19를 참조)를 사용함으로써, 기본적으로는 이 반도체층 SM의 표면으로부터 제거된다. 한편, 만약, 이 반도체층 SM의 표면에 질소가 잔존해 버린 경우에는, 저내압 전계 효과 트랜지스터의 특성(상술한 「NBTI」 또는 「역치 전압의 변동」)에 영향을 미칠 우려가 있다. 이 이유는, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서 채널이 형성되는 반도체층 SM(즉, 채널 형성 영역)의 불순물 농도는 1×1018/㎤ 이하(바람직하게는, 1×1017/㎤ 이하)로, 메모리 트랜지스터 형성 영역(1Aa), 선택 트랜지스터 형성 영역(1Ab) 및 고내압 전계 효과 트랜지스터 형성 영역(2A)의 각각의 채널이 형성되는 영역(채널 형성 영역)의 불순물 농도에 비해 낮은 것에 있다. 그러나, 본 실시 형태 1에서는, 상술한 바와 같이, 산화실리콘막 OXF1a의 형성 및 제거하는 공정(도 22를 참조)도 갖고 있기 때문에, 설령 앞의 공정(도 19 내지 도 20을 참조)에 의해 질소를 전부 제거할 수 없었다고 해도, 이 산화실리콘막 OXF1a를 사용함으로써 보다 확실하게 질소를 제거할 수 있다.
그 후, 도 23에 도시한 바와 같이, 예를 들어 열 산화법을 사용함으로써, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 표면에 산화실리콘막 OXF1b를 형성한다. 이 산화실리콘막 OXF1b의 막 두께는, 산화실리콘막 OXF1a의 막 두께보다도 얇게 되어 있다.
그리고, 메모리 트랜지스터 형성 영역(1Aa)의 산화실리콘막 OXF1c의 표면과, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 걸쳐 형성되어 있는 산화실리콘막 OXF1a의 표면과, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 산화실리콘막 OXF1b의 표면에 대하여, 질소를 포함하는 플라즈마에 의한 질소 플라즈마 처리를 실시한다. 이 질소 플라즈마 처리에 의해, 메모리 트랜지스터 형성 영역(1Aa)의 산화실리콘막 OXF1c의 표면과, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 걸쳐 형성되어 있는 산화실리콘막 OXF1a의 표면과, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 산화실리콘막 OXF1b의 표면이 질화된다. 이 점에서, 질소 플라즈마 처리는, 산화실리콘막과 SOI 기판의 계면에 질소가 편석되는 질소를 포함하는 분위기 중에서의 가열 처리와는 상이하다. 즉, 질소 플라즈마 처리에 의해서는, 산화실리콘막과 SOI 기판의 계면에 질소가 편석되는 일은 없다. 이와 같은 질소 플라즈마 처리는, 이하에 나타내는 목적을 갖는다. 즉, 후술하는 게이트 전극에 도입된 도전형 불순물이 SOI 기판측을 향하여 확산되는 것을 억제할 수 있다. 예를 들어, p채널형 전계 효과 트랜지스터에서는, 게이트 전극을 구성하는 폴리실리콘막에 p형 불순물인 보론(붕소)을 도입한다. 이 보론의 실리콘에 있어서의 확산 계수는 크기 때문에, 게이트 전극으로부터 용이하게 SOI 기판측으로 확산되어, p채널형 전계 효과 트랜지스터의 전기적 특성에 악영향을 미칠 가능성이 있다. 이 점에 관해, 본 실시 형태 1에서는, 상술한 질소 플라즈마 처리를 실시하고 있으므로, 소위 SOI 기판측으로의 보론의 침투를 효과적으로 억제할 수 있다. 또한, 질소 플라즈마 처리에 의해, 게이트 절연막이 되는 산화실리콘막의 표면에 질화실리콘막을 형성할 수 있고, 또한 질화실리콘막의 유전율은, 산화실리콘막의 유전율보다도 높기 때문에, 이에 의해, 게이트 절연막의 물리막 두께를 두껍게 한 채로, 게이트 용량을 크게 할 수 있다.
계속해서, 도 24에 도시한 바와 같이, 예를 들어 CVD법을 사용함으로써, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 폴리실리콘막 PF1을 형성한다. 그 후, 도시는 하지 않지만, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 폴리실리콘막 PF1에 도전형 불순물을 도입한다. 구체적으로는, 메모리 트랜지스터 형성 영역(1Aa)과 선택 트랜지스터 형성 영역(1Ab)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 일례로서, n채널형 전계 효과 트랜지스터를 형성하는 경우를 설명하고 있으므로, 이 영역의 폴리실리콘막 PF1에는, 인(P)이나 비소(As)로 대표되는 n형 불순물을 도입한다. 한편, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서는, 일례로서, p채널형 전계 효과 트랜지스터를 형성하는 경우를 설명하고 있으므로, 이 영역의 폴리실리콘막 PF1에는, 보론(B)으로 대표되는 p형 불순물을 도입한다.
그리고, 예를 들어 CVD법을 사용함으로써, 폴리실리콘막 PF1 상에 캡 절연막이 되는 질화실리콘막(SNF2)을 형성한다.
다음으로, 도 25에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 질화실리콘막 SNF2와 폴리실리콘막 PF1을 패터닝한다. 이에 의해, 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, 메모리 게이트 전극 MG가 형성됨과 함께, 이 메모리 게이트 전극 MG의 상부에 캡 절연막 CP가 형성된다. 마찬가지로, 선택 트랜지스터 형성 영역(1Ab)에 있어서는, 게이트 전극 GE1이 형성됨과 함께, 이 게이트 전극 GE1의 상부에 캡 절연막 CP가 형성된다. 또한, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서는, 게이트 전극 GE2가 형성됨과 함께, 이 게이트 전극 GE2의 상부에 캡 절연막 CP가 형성된다. 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 게이트 전극 GE3이 형성됨과 함께, 이 게이트 전극 GE3의 상부에 캡 절연막 CP가 형성된다.
그 후, 도 25에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, 메모리 게이트 전극 MG로부터 노출되는 산화실리콘막 OXF1c를 제거함으로써, 메모리 게이트 전극 MG 아래에 전위 장벽막 BF2가 형성된다. 또한, 도 25에 도시한 바와 같이, 선택 트랜지스터 형성 영역(1Ab)에 있어서는, 게이트 전극 GE1로부터 노출되는 산화실리콘막 OXF1a를 제거함으로써, 게이트 전극 GE1 아래에 게이트 절연막 GOX1이 형성된다. 또한, 도 25에 도시한 바와 같이, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서는, 게이트 전극 GE2로부터 노출되는 산화실리콘막 OXF1a를 제거함으로써, 게이트 전극 GE2 아래에 게이트 절연막 GOX2가 형성된다. 또한, 도 25에 도시한 바와 같이, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 게이트 전극 GE3으로부터 노출되는 산화실리콘막 OXF1b를 제거함으로써, 게이트 전극 GE3 아래에 게이트 절연막 GOX3이 형성된다.
계속해서, 도 26은 오프셋 스페이서 OS의 형성 공정을 도시하고 있다.
먼저, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 예를 들어 CVD법을 사용함으로써, 산화실리콘막을 포함하는 절연막을 형성한다. 그 후, 이 절연막에 대하여 이방성 에칭을 행함으로써, 메모리 게이트 전극 MG와 게이트 전극 GE1 내지 GE3의 각각의 측벽에 오프셋 스페이서 OS를 형성한다. 이때, 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, 이방성 에칭을 계속함으로써, 오프셋 스페이서 OS로부터 노출되는 질화실리콘막 SNF1과 산화실리콘막 OXF2를 제거한다. 이에 의해, 전위 장벽막 BF2 아래에 전하 축적막 ECF가 형성되고, 또한, 전하 축적막 ECF 아래에 전위 장벽막 BF1이 형성된다.
다음으로, 도 27은, 저내압 전계 효과 트랜지스터 형성 영역(3A)에, 더미 사이드 월 스페이서 DSW와 에피택셜층 EP를 형성하는 공정을 도시하고 있다.
먼저, 예를 들어 CVD법을 사용함으로써, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 질화실리콘막을 포함하는 절연막 IF1을 형성한다. 계속해서, 메모리 셀 형성 영역(1A)의 절연막 IF1과 고내압 전계 효과 트랜지스터 형성 영역(2A)의 절연막 IF1을 선택적으로 덮는 레지스트 패턴(도시하지 않음)을 마스크로 하여, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 절연막 IF1을 이방성 에칭에 의해 가공한다. 이에 의해, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 게이트 전극 GE3의 측벽에, 오프셋 스페이서 OS를 통해, 더미 사이드 월 스페이서 DSW를 형성할 수 있다. 그 후, 애싱 처리에 의해 레지스트 패턴은 제거된다.
다음으로, 에피택셜 성장 기술을 사용함으로써, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM 상에, 예를 들어 단결정 실리콘을 포함하는 에피택셜층 EP(반도체층EP)를 형성한다. 반도체층 EP의 막 두께는, 20㎚ 내지 40㎚ 정도이다. 이때, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 게이트 전극 GE3은 캡 절연막 CP로 덮여 있기 때문에, 게이트 전극 GE3 상에 에피택셜층 EP는 형성되지 않는다. 또한, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)은, 절연막 IF1로 덮여 있기 때문에, 에피택셜층 EP는 형성되지 않는다.
또한, 이 에피택셜 성장 기술은, 반도체층 SM에 이온 주입법 등에 의한 도전형 불순물의 도입이 행해지지 않은 상태에 있어서 행하는 것이 바람직하고, 예를 들어 후술하는 익스텐션 영역 EX를 형성하기 전에 행하는 것이 바람직하다.
이 이유로서는, 이온 주입 공정에 의해 대미지를 받은 반도체층 SM 상에 에피택셜층 EP를 형성하는 경우, 상술한 대미지에 기인하여 반도체층 SM을 구성하는 실리콘의 결정성에 변동이 발생하여, 에피택셜층 EP가 양호하게 성장하지 않기 때문이다. 이 결과, 에피택셜층 EP가, 원하는 막 두께 및 형상으로 형성되지 않을 우려가 있다. 따라서, 본 실시 형태 1에 있어서는, 익스텐션 영역 EX를 형성하기 전에 에피택셜층 EP의 형성을 실시하고 있다.
또한, 에피택셜층 EP는 반도체층 SM과 동일한 재료이기 때문에 일체화되지만, 본 실시 형태 1에서는, 발명의 이해를 용이하게 하기 위해, 에피택셜층 EP와 반도체층 SM의 경계를 파선으로 나타내고 있다. 또한, 후속 공정에 의해, 에피택셜층 EP 내 및 반도체층 SM 내에, 확산 영역을 형성할 때에, 에피택셜층 EP의 도시를 매우 알기 어려워지기 때문에, 도면 중에서는 화살표에 의해 에피택셜층 EP를 나타내고 있다.
계속해서, 도 28에 도시한 바와 같이, 오프셋 스페이서 OS에 대하여 높은 선택성을 갖는 에칭에 의해, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서, 더미 사이드 월 스페이서 DSW와 캡 절연막 CP를 제거하고, 또한, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서, 절연막 IF1과 캡 절연막 CP를 제거한다. 여기서, 더미 사이드 월 스페이서 DSW와 절연막 IF1과 캡 절연막 CP는, 동일한 재료를 포함하고 있으므로, 이들을 동시에 제거할 수 있다. 따라서, 마스크의 추가를 행할 필요가 없으므로, 제조 공정을 간략화할 수 있다.
다음으로, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에, 각각 불순물 영역을 형성한다.
메모리 셀 형성 영역(1A)에는, n형 반도체 영역인 불순물 영역 LMS와 불순물 영역 LDD1과 불순물 영역 LMD를 형성한다. 불순물 영역 LMS는, 메모리 셀의 소스 영역의 일부를 구성하고, 게이트 전극 GE1의 일방측의 p형 웰 PW1 내에 형성된다. 불순물 영역 LDD1은, 선택 트랜지스터와 메모리 트랜지스터를 전기적으로 접속하는 영역이며, 예를 들어 게이트 전극 GE1의 좌측과 메모리 게이트 전극 MG의 우측 사이의 p형 웰 PW1 내에 형성된다. 불순물 영역 LMD는, 메모리 셀의 드레인 영역의 일부를 구성하고, 예를 들어 메모리 게이트 전극 MG의 좌측의 p형 웰 PW1 내에 형성된다.
고내압 전계 효과 트랜지스터 형성 영역(2A)에는, 한 쌍의 p형 반도체 영역인 불순물 영역 LDD2가 형성된다. 한 쌍의 불순물 영역 LDD2는, 각각, 고내압 전계 효과 트랜지스터의 소스 영역의 일부와, 고내압 전계 효과 트랜지스터의 드레인 영역의 일부를 구성하고, 게이트 전극 GE2의 양측의 n형 웰 NW 내에 형성된다. 또한, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되는 불순물 영역 LDD2에, 예를 들어 이온 주입법을 사용하여, 질소를 도입해도 된다. 이에 의해, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되는 고내압 전계 효과 트랜지스터의 핫 캐리어 내성을 향상시킬 수 있다.
저내압 전계 효과 트랜지스터 형성 영역(3A)에는, 한 쌍의 n형 반도체 영역인 익스텐션 영역(불순물 영역) EX가 형성된다. 한 쌍의 익스텐션 영역 EX는, 각각, 저내압 전계 효과 트랜지스터의 소스 영역의 일부와, 저내압 전계 효과 트랜지스터의 드레인 영역의 일부를 구성하고, 게이트 전극 GE3의 양측의 반도체층 SM과 에피택셜층 EP에 형성된다.
계속해서, 도 29는, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 사이드 월 스페이서 SW와 확산 영역을 형성하는 공정을 도시하고 있다.
먼저, 예를 들어 CVD법을 사용함으로써, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 질화실리콘막을 포함하는 절연막을 형성한다. 계속해서, 이 절연막에 대하여 이방성 에칭을 행함으로써, 메모리 게이트 전극 MG와 게이트 전극 GE1 내지 GE3의 각각의 측벽에, 오프셋 스페이서 OS를 개재하여, 사이드 월 스페이서 SW를 형성한다.
다음으로, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 메모리 셀 형성 영역(1A)에 확산 영역 MS와 확산 영역 D1과 확산 영역 MD를 형성하고, 또한, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 확산 영역 D2를 형성하고, 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 확산 영역 D3을 형성한다.
메모리 셀 형성 영역(1A)에 있어서, n형 반도체 영역인 확산 영역 MS와 확산 영역 D1과 확산 영역 MD의 각각은, 사이드 월 스페이서 SW로부터 노출되고, 또한, 불순물 영역 LMS와 불순물 영역 LDD1과 불순물 영역 LMD가 형성되어 있는 p형 웰 PW1 내에 형성되고, 불순물 영역(LMS, LDD1, LMD)보다도 높은 불순물 농도를 갖는다. 확산 영역 MS는, 불순물 영역 LMS와 접속하고, 메모리 셀의 소스 영역의 일부를 구성한다. 확산 영역 MD는, 불순물 영역 LMD와 접속하고, 메모리 셀의 드레인 영역의 일부를 구성한다.
고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서, p형 반도체 영역인 확산 영역 D2의 각각은, 사이드 월 스페이서 SW로부터 노출되고, 또한, 불순물 영역 LDD2가 형성되어 있는 n형 웰 NW 내에 형성되며, 불순물 영역 LDD2보다도 높은 불순물 농도를 갖는다. 확산 영역 D2는, 불순물 영역 LDD2와 접속하고, 고내압 전계 효과 트랜지스터의 소스 영역의 일부와 드레인 영역의 일부를 구성한다.
저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서, n형 반도체 영역인 확산 영역 D3의 각각은, 사이드 월 스페이서 SW로부터 노출되어 있는 에피택셜층 EP 및 반도체층 SM에 형성되고, 익스텐션 영역 EX보다도 높은 불순물 농도를 갖는다. 확산 영역 D3은, 익스텐션 영역 EX와 접속하고, 저내압 전계 효과 트랜지스터의 소스 영역의 일부와 드레인 영역의 일부를 구성한다.
계속해서, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 실리사이드막과 플러그와 배선을 형성하는 공정에 대하여 설명한다.
먼저, 도 9에 도시한 바와 같이, 살리사이드(Salicide : Self Aligned Silicide) 기술에 의해, 확산 영역(MD, MS, D1 내지 D3)과 메모리 게이트 전극 MG와 게이트 전극 GE1 내지 GE3의 각각의 상면 상에, 저저항의 실리사이드막 SI를 형성한다.
실리사이드막 SI는, 구체적으로는, 이하와 같이 하여 형성할 수 있다. 먼저, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 실리사이드막 SI를 형성하기 위한 금속막을 형성한다. 이 금속막은, 예를 들어 코발트막이나 니켈막이나 니켈 백금 합금막을 포함한다. 다음으로, SOI 기판에 열처리를 실시함으로써, 확산 영역(MD, MS, D1 내지 D3), 메모리 게이트 전극 MG, 게이트 전극 GE1 내지 GE3과 금속막을 반응시킨다. 이에 의해, 확산 영역(MD, MS, D1 내지 D3)과 메모리 게이트 전극 MG와 게이트 전극 GE1 내지 GE3의 각각의 상면 상에, 실리사이드막 SI가 형성된다. 그 후, 미반응의 금속막을 제거한다. 실리사이드막 SI를 형성함으로써, 확산 영역(MD, MS, D1 내지 D3)과 메모리 게이트 전극 MG와 게이트 전극 GE1 내지 GE3의 각각에 있어서의 확산 저항과 콘택트 저항을 낮게 할 수 있다.
이상과 같이 하여, 메모리 트랜지스터 형성 영역(1Aa)에 메모리 트랜지스터 MTr이 형성되고, 또한, 선택 트랜지스터 형성 영역(1Ab)에 선택 트랜지스터 STr이 형성된다. 마찬가지로 하여, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 고내압 전계 효과 트랜지스터(1Q)가 형성되고, 또한, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 저내압 전계 효과 트랜지스터(2Q)가 형성된다.
다음으로, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 층간 절연막 IL1을 형성한다. 층간 절연막 IL1로서는, 산화실리콘막의 단체막, 또는, 질화실리콘막과 그 위에 두꺼운 산화실리콘막을 형성한 적층막 등을 사용할 수 있다. 층간 절연막 IL1을 형성한 후, 필요에 따라, 층간 절연막 IL1의 상면을 CMP(Chemical Mechanical Polishing)법에 의해 연마할 수도 있다.
계속해서, 포토리소그래피 기술 및 드라이 에칭 기술을 사용함으로써, 층간 절연막 IL1을 관통하는 콘택트 홀을 형성하고, 콘택트 홀 내에 텅스텐(W) 등 주체로 하는 도전성막을 매립한다. 이에 의해, 층간 절연막 IL1 내에 플러그 PG를 형성할 수 있다. 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)의 각각에 형성된 플러그 PG는, 실리사이드막 SI를 개재하여, 확산 영역(MD, MS, D2, D3)에 접속된다. 그 후, 플러그 PG를 형성한 층간 절연막 IL1 상에 층간 절연막 IL2를 형성한다. 그리고, 층간 절연막 IL2에 배선 홈을 형성한 후, 배선 홈 내에, 예를 들어 구리를 주성분으로 하는 도전성막을 매립함으로써, 층간 절연막 IL2 내에 플러그 PG와 접속하는 배선 M1을 형성한다. 이 배선 M1의 구조는, 소위 다마신(Damascene) 배선 구조라 불린다. 그 후, 듀얼 다마신(Dual Damascene)법 등을 사용함으로써, 2층째 이후의 배선을 형성하지만, 여기에서는 도시 및 그 설명은 생략한다.
또한, 배선 M1과 배선 M1보다도 상층의 배선은, 다마신 배선 구조에 한정되지 않고, 도전성막을 패터닝하여 형성할 수도 있고, 예를 들어 텅스텐 배선이나 알루미늄 배선으로 할 수도 있다.
이상과 같이 하여, 본 실시 형태 1에 있어서의 반도체 장치를 제조할 수 있다.
<실시 형태 1에 있어서의 제법상의 특징>
다음으로, 본 실시 형태 1에 있어서의 제법상의 특징점에 대하여 설명한다. 본 실시 형태 1에 있어서의 제법상의 제1 특징점은, 예를 들어 도 19에 도시한 바와 같이, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 걸쳐, 열 산화법이나 ISSG 산화법에 의해 형성되는 희생막 DF1을 형성한 후, 도 20에 도시한 바와 같이, 희생막 DF1을 제거하는 점에 있다. 이에 의해, 메모리 트랜지스터 이외의 전계 효과 트랜지스터가 형성되는 영역의 SOI 기판의 표면에 석출(편석)된 질소를 제거할 수 있다. 즉, 열 산화법에 의해 형성된 희생막 DF1은, SOI 기판의 표면을 침식하도록 형성되기 때문에, SOI 기판의 표면에 편석된 질소는, 희생막 DF1에 도입된다. 그리고, 질소를 도입한 희생막 DF1을 제거함으로써, 결과적으로, 메모리 트랜지스터 이외의 전계 효과 트랜지스터가 형성되는 영역의 SOI 기판의 표면에 편석된 질소가 제거된다. 이에 의해, 메모리 트랜지스터 이외의 전계 효과 트랜지스터에 있어서, 질소의 도입에 기인하여, 주로 p채널형 전계 효과 트랜지스터에서 현재화되는 「NBTI」나 n채널형 전계 효과 트랜지스터에서 현재화되는 「역치 전압의 변동」으로 대표되는 트랜지스터 특성의 열화를 억제할 수 있다. 한편, 메모리 트랜지스터 형성 영역(1Aa)에 있어서는, SOI 기판의 표면에 질소를 잔존시킴으로써, 전하 유지 특성의 향상을 도모할 수 있다. 이와 같이, 본 실시 형태 1에 있어서의 제법상의 제1 특징점에 따르면, 메모리 트랜지스터의 신뢰성의 향상을 도모하면서, 메모리 트랜지스터 이외의 전계 효과 트랜지스터의 성능 저하를 억제할 수 있다.
희생막 DF1은, 열 산화법과 ISSG 산화법 중 어느 것을 사용해도, SOI 기판의 표면에 편석된 질소를 도입할 수 있지만, 특히 도 19에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 질화실리콘막 SNF1 상에 산화실리콘막을 형성하지 않는 관점에서, ISSG 산화법을 사용하는 것보다도, 열 산화법(급속 열 산화법)을 사용하는 것이 바람직하다. 왜냐하면, 질화실리콘막 SNF1은, 내산화성을 갖지만, ISSG 산화법을 사용하면, 질화실리콘막 SNF1의 표면에도 산화실리콘막이 형성되어 버리는 한편, 급속 열 산화법을 사용하는 경우, 질화실리콘막 SNF1의 표면에 산화실리콘막이 형성되지 않기 때문이다. 예를 들어, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 질화실리콘막 SNF1은, 메모리 트랜지스터의 전하 축적막이 되는 막이며, 미리 질화실리콘막 SNF1의 막 두께가 결정되어 있다. 이 점에 관해, 예를 들어 희생막 DF1을 형성하기 위해, ISSG 산화법을 사용하면, 질화실리콘막 SNF1의 표면이 침식되는 결과, 질화실리콘막 SNF1의 막 두께가 설계값으로부터 어긋나게 된다. 이에 반해, 희생막 DF1을 형성하기 위해, 급속 열 산화법을 사용하면, 질화실리콘막 SNF1의 표면이 산화되지 않는다. 이 결과, 희생막 DF1을 형성하기 위해, 급속 열 산화법을 사용하면, 희생막 DF1을 형성해도, 질화실리콘막 SNF1의 막 두께가 설계값으로부터 어긋나는 것을 억제할 수 있는 것이다. 이상의 것으로부터, 메모리 트랜지스터의 특성 변동을 발생시키지 않고, 희생막 DF1을 형성하는 관점에서는, 희생막 DF1의 형성 방법으로서, ISSG 산화법을 사용하는 것보다도, 급속 열 산화법을 사용하는 것이 바람직하다.
계속해서, 본 실시 형태 1에 있어서의 제법상의 제2 특징점은, 예를 들어 도 17에 도시한 바와 같이 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3은, 도 18에 도시한 바와 같이, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 매립 절연층 BX와, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 산화실리콘막 OXF2와 함께 제거된다. 즉, 본 실시 형태 1에 있어서는, 산화실리콘막 OXF3을 메모리 트랜지스터의 전위 장벽막(BF2)으로서 사용하지 않는다. 왜냐하면, 메모리 트랜지스터의 전위 장벽막(BF2)으로서, 산화실리콘막 OXF3을 사용하는 경우, 예를 들어 도 17로부터 도 18의 단계로 이행할 때, 메모리 트랜지스터 형성 영역(1Aa)을 덮고, 또한, 그 밖의 영역을 노출하는 마스크를 추가하여, 산화실리콘막 OXF3을 에칭할 필요가 있기 때문이다. 즉, 메모리 트랜지스터의 전위 장벽막(BF2)으로서, 산화실리콘막 OXF3을 사용하는 경우, 마스크를 추가할 필요가 있고, 이것은, 제조 비용이 상승하는 것을 의미한다. 이 점에 관해, 예를 들어 도 18에 도시한 바와 같이, 산화실리콘막 OXF3을 전부 제거하는 경우에는, 추가의 마스크가 불필요해지는 결과, 제조 비용의 상승을 억제할 수 있다.
그렇다면, 산화실리콘막 OXF3을 전부 제거한다면, 처음부터 산화실리콘막 OXF3을 형성할 필요가 없는 것은 아닐까라는 의문이 발생한다. 그러나, 도 18에 도시한 공정에서, 산화실리콘막 OXF3을 전부 제거하더라도, 질화실리콘막 SNF1 상에 산화실리콘막 OXF3을 형성하는 기술적 의의는 존재하는 것이다. 이하에, 이 산화실리콘막 OXF3을 형성하는 기술적 의의에 대하여 설명한다.
예를 들어, 도 17에 도시한 바와 같이, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 질화실리콘막 SNF1은 제거된다. 이 질화실리콘막 SNF1의 제거에는, 열인산이 사용된다. 그리고, 예를 들어 메모리 트랜지스터 형성 영역(1Aa)을 덮고, 또한, 그 밖의 영역을 노출하는 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 질화실리콘막 SNF1을 제거하는 것이 생각되지만, 열인산을 사용하는 경우에는, 레지스트 패턴을 사용할 수 없는 것이다. 이 때문에, 예를 들어 도 17에 도시한 바와 같이, 레지스트 패턴을 사용하는 대신에, 메모리 트랜지스터 형성 영역(1Aa)의 산화실리콘막 OXF3을 하드 마스크로 하여, 메모리 트랜지스터 형성 영역(1Aa) 이외의 영역에 형성되어 있는 질화실리콘막 SNF1을 열인산으로 제거하는 것이다. 이와 같이, 산화실리콘막 OXF3은, 메모리 트랜지스터 형성 영역(1Aa) 이외의 영역에 형성되어 있는 질화실리콘막 SNF1을 열인산으로 제거할 때의 하드 마스크로서의 기술적 의의가 있다. 이상의 것으로부터, 산화실리콘막 OXF3은, 메모리 트랜지스터의 전위 장벽막(BF2)으로서 사용하지 않더라도, 메모리 트랜지스터 형성 영역(1Aa) 이외의 영역에 형성되어 있는 질화실리콘막 SNF1을 열인산으로 제거할 때의 하드 마스크로서 사용하기 위해 필요 불가결하다. 그리고, 이 점을 전제로 하여, 본 실시 형태 1에 있어서의 제법상의 제2 특징점을 채용함으로써, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3을, 도 18에 도시한 바와 같이, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 매립 절연층 BX와, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되어 있는 산화실리콘막 OXF2와 함께 제거한다. 이에 의해, 메모리 트랜지스터 형성 영역(1Aa)에 산화실리콘막 OXF3을 잔존시키기 위해 필요해지는 추가 마스크가 불필요해지고, 이에 의해, 본 실시 형태 1에 있어서의 제법상의 제1 특징점(희생막 DF1의 사용)을 채용하면서도, 제조 비용의 상승을 필요 최소한으로 할 수 있다.
다음으로, 본 실시 형태 1에 있어서의 제법상의 제3 특징점은, 예를 들어 도 21에 도시한 바와 같이, 메모리 트랜지스터 형성 영역(1Aa)에 형성되는 산화실리콘막 OXF1c와, 메모리 트랜지스터 형성 영역(1Aa) 이외의 영역에 형성되는 산화실리콘막 OXF1a를 동시에 형성하는 점에 있다. 바꿔 말하면, 본 실시 형태 1에 있어서의 제법상의 제3 특징점은, 예를 들어 도 21에 도시한 바와 같이, 서로 막 두께가 다른 산화실리콘막 OXF1c와 산화실리콘막 OXF1a를 동일 공정에서 형성하는 점에 있다. 이에 의해, 서로 막 두께가 다른 산화실리콘막 OXF1c와 산화실리콘막 OXF1a를 다른 공정에서 형성하는 경우보다도, 제조 비용을 삭감할 수 있다.
구체적으로, 본 실시 형태 1에 있어서의 제법상의 제3 특징점은, 급속 열 산화법에서는, 질화실리콘막 상에 산화실리콘막을 형성할 수 없는 한편, ISSG 산화법에서는, 질화실리콘막 상에 산화실리콘막을 형성할 수 있는 성질에 주목하여 구현화되어 있다. 구체적으로는, 도 18에 있어서, 급속 열 산화법과 ISSG 산화법을 조합하여 사용함으로써, 본 실시 형태 1에 있어서의 제법상의 제3 특징점이 구현화되어 있다. 즉, 급속 열 산화법과 ISSG 산화법을 조합함으로써, 먼저, 급속 열 산화법에 의해, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)과 저내압 전계 효과 트랜지스터 형성 영역(3A)에 산화실리콘막을 형성한다. 이때, 메모리 트랜지스터 형성 영역(1Aa)에는, 질화실리콘막 SNF1 상에 산화실리콘막은 형성되지 않는다. 다음으로, 급속 열 산화법으로부터 ISSG 산화법으로 바꾸면, 이 경우에는, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 질화실리콘막 SNF1 상에도 산화실리콘막이 형성된다. 이 결과, 메모리 트랜지스터 형성 영역(1Aa)에서는, ISSG 산화법에 의해서만 산화실리콘막이 형성되는 한편, 메모리 트랜지스터 형성 영역(1Aa) 이외의 영역에서는, ISSG 산화법뿐만 아니라, 급속 열 산화법에 의해서도 산화실리콘막이 형성된다. 이것으로부터, 급속 열 산화법과 ISSG 산화법을 조합함으로써, 메모리 트랜지스터 형성 영역(1Aa)에 형성되는 산화실리콘막 OXF1c의 막 두께와, 메모리 트랜지스터 형성 영역(1Aa) 이외의 영역에 형성되는 산화실리콘막 OXF1a의 막 두께를 상이하게 할 수 있다. 구체적으로는, 산화실리콘막 OXF1a의 막 두께는, 산화실리콘막 OXF1c의 막 두께보다도 두꺼워진다. 이와 같이 하여, 본 실시 형태 1에 있어서의 제법상의 제3 특징점이 실현되는 결과, 반도체 장치의 제조 비용의 상승을 억제할 수 있다.
(실시 형태 2)
<반도체 장치의 제조 방법>
다음으로, 본 실시 형태 2에 있어서의 반도체 장치의 제조 방법에 대하여, 도면을 참조하면서 설명한다. 먼저, 도 10 내지 도 17까지는, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 방법과 마찬가지이다. 다음으로, 도 30에 도시한 바와 같이, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 레지스트막 PR1로 덮은 후, 예를 들어 불산에 의한 웨트 에칭에 의해, 메모리 트랜지스터 형성 영역(1Aa)에 형성되어 있는 산화실리콘막 OXF3과, 선택 트랜지스터 형성 영역(1Ab)과 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 매립 절연층 BX를 제거한다. 이때, 저내압 전계 효과 트랜지스터 형성 영역(3A)은, 레지스트막 PR1로 덮여 있기 때문에, 소자 분리부 STI를 구성하는 산화실리콘막은, 불산에 의한 웨트 에칭으로부터 보호된다.
계속해서, 예를 들어 애싱 기술을 사용함으로써, 레지스트막 PR1을 제거한 후, 도 31에 도시한 바와 같이, 예를 들어 급속 열 산화법이나 ISSG 산화법을 사용함으로써, 선택 트랜지스터 형성 영역(1Ab)에 있어서의 지지 기판 SB의 표면(즉, p형 웰 PW1의 표면) 상과, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서의 지지 기판 SB의 표면(즉, n형 웰 NW의 표면) 상에 희생막 DF1을 형성한다. 즉, 도 30에 도시한 레지스트막 PR1을 잔존시킨 상태에서, 급속 열 산화법이나 ISSG 산화법에 의해 희생막 DF1을 형성하는 경우, 레지스트막 PR1이 레지스트막 PR1의 내열성 이상의 고온에 노출되어 버리는 결과, 레지스트막 PR1이 소실되어 잔해가 하지에 고착되어 버릴 우려가 있다. 이것으로부터, 레지스트막 PR1을 제거한 후에, 희생막 DF1을 형성하는 것이다. 이때, 저내압 전계 효과 트랜지스터 형성 영역(3A)에서는, 반도체층 SM이 산화실리콘막 OXF2로 덮여 노출되어 있지 않기 때문에, 급속 열 산화법이나 ISSG 산화법에 의해 희생막 DF1을 형성할 때, 저내압 전계 효과 트랜지스터 형성 영역(3A)에서는, 반도체층 SM 상에 희생막 DF1이 형성되지 않는다. 이에 의해, 선택 트랜지스터 형성 영역(1Ab)에 있어서의 p형 웰 PW1의 표면 상에 편석되어 있는 질소와, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 있어서의 n형 웰 NW의 표면 상에 편석되어 있는 질소는, 희생막 DF1에 도입된다. 한편, 본 실시 형태 2에서는, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서의 반도체층 SM 상의 편석되어 있는 질소는 잔존한 상태 그대로이다.
그 후, 도 32에 도시한 바와 같이, 예를 들어 불산에 의한 웨트 에칭에 의해, 선택 트랜지스터 형성 영역(1Ab)에 형성되어 있는 희생막 DF1과, 고내압 전계 효과 트랜지스터 형성 영역(2A)에 형성되어 있는 희생막 DF1을 제거한다. 이에 의해, 선택 트랜지스터 형성 영역(1Ab)의 p형 웰 PW1의 표면과, 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면으로부터, 질소를 제거할 수 있다.
그리고, 반도체층 SM 상에 형성되어 있는 산화실리콘막 OXF2를, 불산에 의한 웨트 에칭에 의해 제거하여, 반도체층 SM의 표면을 노출시킨다.
다음으로, 도 33에 도시한 바와 같이, 급속 열 산화법과 ISSG 산화법을 조합하여 실시한다. 이에 의해, 선택 트랜지스터 형성 영역(1Ab)의 p형 웰 PW1의 표면과 고내압 전계 효과 트랜지스터 형성 영역(2A)의 n형 웰 NW의 표면과 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 표면에 걸쳐 산화실리콘막 OXF1a가 형성되고, 또한, 메모리 트랜지스터 형성 영역(1Aa)의 질화실리콘막 SNF1 상에 산화실리콘막 OXF1c가 형성된다. 이때, 산화실리콘막 OXF1c의 막 두께는, 산화실리콘막 OXF1a의 막 두께보다도 얇아진다. 이때, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서는, 반도체층 SM의 표면에 편석되어 있는 질소가, 반도체층 SM 상에 형성되는 산화실리콘막 OXF1a에 도입된다.
계속해서, 도 34에 도시한 바와 같이, 포토리소그래피 기술을 사용함으로써, 메모리 셀 형성 영역(1A)과 고내압 전계 효과 트랜지스터 형성 영역(2A)을 덮는 한편, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 노출시키도록, 레지스트막 PR2를 패터닝한다. 그리고, 패터닝된 레지스트막 PR2를 마스크로 하여, 불산에 의한 웨트 에칭을 실시한다. 이에 의해, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서, 패터닝된 레지스트막 PR2로부터 노출되는 산화실리콘막 OXF1a가 제거된다. 이와 같이 하여, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM의 표면에 편석되어 있는 질소가 제거된다. 그 후의 공정은, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 방법과 마찬가지이기 때문에, 그 설명은 생략한다.
<실시 형태 2에 있어서의 특징>
다음으로, 본 실시 형태 2에 있어서의 특징점에 대하여 설명한다. 본 실시 형태 2에 있어서의 특징점은, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 있어서의 반도체층 SM의 표면에 편석되어 있는 질소를 희생막 DF1로 제거하는 것이 아니라, 산화실리콘막 OXF1a로 제거하는 점에 있다. 이에 의해, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막의 삭감량의 증대를 억제할 수 있다. 이 결과, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성되는 저내압 전계 효과 트랜지스터에 있어서, 게이트 전극과 지지 기판 사이의 누설 전류의 증대를 억제할 수 있다.
이하에, 구체적으로 설명한다. 도 35는, 예를 들어 저내압 전계 효과 트랜지스터 형성 영역(3A)의 평면 레이아웃 구성을 모식적으로 도시하는 도면이다. 도 35에 있어서, 활성 영역 ACT가 소자 분리부 STI로 둘러싸여 있고, 이 활성 영역 ACT에 걸치도록, y 방향으로 배열된 복수의 게이트 전극 GE가, 각각 x 방향으로 연장되어 있다. 그리고, 도 36은, 예를 들어 도 35의 A-A선으로 절단한 모식적인 단면도이다. 도 36에 있어서, 지지 기판 SB의 양측에 소자 분리부 STI가 형성되어 있고, 또한, 지지 기판 SB 상에 매립 절연층 BX를 개재하여 반도체층 SM이 형성되어 있다. 이때, 소자 분리부 STI와 매립 절연층 BX가 연결되어 있다. 또한, 매립 절연층 BX의 두께는, 예를 들어 10 내지 20㎚ 정도이다. 그리고, 소자 분리부 STI 상으로부터 반도체층 SM 상에 걸쳐 게이트 전극 GE가 형성되어 있다. 여기서, 도 36에 도시한 바와 같이, 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막의 삭감량이 커지면, 매립 절연층 BX의 두께가 얇기 때문에, 게이트 전극 GE와 지지 기판 SB 사이의 거리가 좁아지고, 이에 의해, 게이트 전극 GE와 지지 기판 SB 사이의 누설 전류가 증가되는 것을 알 수 있다. 한편, 예를 들어 도 37에 도시한 바와 같이, 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막의 삭감량이 작으면, 게이트 전극 GE와 지지 기판 SB 사이의 거리가 넓어지고, 이에 의해, 게이트 전극 GE와 지지 기판 SB 사이의 누설 전류를 저감할 수 있는 것을 알 수 있다. 따라서, 게이트 전극 GE와 지지 기판 SB 사이의 누설 전류를 저감하는 관점에서는, 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막의 삭감이, 가능한 한 발생하지 않도록 고안할 필요가 있다.
이 점에 관해, 소자 분리부 STI와 매립 절연층 BX는, 산화실리콘막으로 형성되어 있고, 이 산화실리콘막은, 예를 들어 불산에 노출되면 깎여 버린다(에칭되어 버린다). 이것으로부터, 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막의 삭감을 억제하는 관점에서, 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막이 불산에 노출될 기회를 삭감하는 것이 바람직하다.
예를 들어, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 방법에서는, 도 17로부터 도 18로 이행하는 공정에 있어서, 선택 트랜지스터 형성 영역(1Ab) 및 고내압 전계 효과 트랜지스터 형성 영역(2A)의 각각에 형성된 매립 절연층 BX와, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성된 산화실리콘막 OXF2를 제거할 때에 불산이 사용되는 결과, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 불산에 노출된다(1회째). 다음으로, 도 19로부터 도 20으로 이행하는 공정에 있어서, 선택 트랜지스터 형성 영역(1Ab), 고내압 전계 효과 트랜지스터 형성 영역(2A) 및 저내압 전계 효과 트랜지스터 형성 영역(3A)의 각각에 형성된 희생막 DF1을 제거할 때에 불산이 사용되는 결과, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 불산에 노출된다(2회째). 또한, 도 21로부터 도 22로 이행하는 공정에 있어서, 저내압 전계 효과 트랜지스터 형성 영역(3A)에 형성된 산화실리콘막 OXF1a를 제거할 때에 불산이 사용되는 결과, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 불산에 노출된다(3회째). 이와 같이, 상기 실시 형태 1에 있어서의 반도체 장치의 제조 방법에서는, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 불산에 노출될 기회가 3회 있게 된다.
이에 반해, 본 실시 형태 2에 있어서의 반도체 장치의 제조 방법에서는, 도 30에 도시한 바와 같이, 저내압 전계 효과 트랜지스터 형성 영역 A3을 레지스트막 PR1로 덮고 있기 때문에, 선택 트랜지스터 형성 영역(1Ab) 및 고내압 전계 효과 트랜지스터 형성 영역(2A)의 각각에 형성된 매립 절연층 BX를 제거할 때에 사용하는 불산에, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 노출되지 않는다. 즉, 본 실시 형태 2에 있어서의 반도체 장치의 제조 방법에서는, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 불산에 노출될 기회가 2회만 있게 된다.
이상의 것으로부터, 본 실시 형태 2에서는, 저내압 전계 효과 트랜지스터 형성 영역(3A)의 반도체층 SM에 도입되어 있는 질소를 희생막 DF1로 제거하는 것이 아니라, 산화실리콘막 OXF1a로 제거한다는 특징점을 채용하는 결과, 상기 실시 형태 1보다도, 저내압 전계 효과 트랜지스터 형성 영역(3A)을 규정하는 소자 분리부 STI가 불산에 노출될 기회를 저감할 수 있게 된다. 이것은, 본 실시 형태 2에 따르면, 상기 실시 형태 1보다도, 소자 분리부 STI로부터 매립 절연층 BX에 걸치는 산화실리콘막의 삭감량이 적어지는 것을 의미한다. 이 결과, 본 실시 형태 2에 따르면, 상기 실시 형태 1보다도, 게이트 전극 GE와 지지 기판 SB 사이의 누설 전류를 저감할 수 있다.
(변형예)
상기 실시 형태 1과 상기 실시 형태 2에서는, 지지 기판 SB 상에 메모리 셀과 고내압 전계 효과 트랜지스터가 형성되어 있는 한편, 지지 기판 SB 상에 매립 절연층 BX를 개재하여 형성되어 있는 반도체층 SM 상에 저내압 전계 효과 트랜지스터가 형성되는 예를 설명하였다. 단, 상기 실시 형태 1과 상기 실시 형태 2의 기본 사상은, 이 구성에 한정되는 것은 아니고, 벌크 기판에 메모리 셀과 고내압 전계 효과 트랜지스터와 저내압 전계 효과 트랜지스터가 형성되어 있는 구성에도 폭넓게 적용할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1A : 메모리 셀 형성 영역
1Aa : 메모리 트랜지스터 형성 영역
1Ab : 선택 트랜지스터 형성 영역
2A : 고내압 전계 효과 트랜지스터 형성 영역
3A : 저내압 전계 효과 트랜지스터 형성 영역
BX : 매립 절연층
DF1 : 희생막
GE1 : 게이트 전극
GE2 : 게이트 전극
GE3 : 게이트 전극
MG : 메모리 게이트 전극
OXF1a : 산화실리콘막
OXF1b : 산화실리콘막
OXF1c : 산화실리콘막
OXF2 : 산화실리콘막
PF1 : 폴리실리콘막
SB : 지지 기판
SM : 반도체층
SNF1 : 질화실리콘막

Claims (14)

  1. 제1 전계 효과 트랜지스터 형성 영역과 메모리 트랜지스터 형성 영역을 갖는 반도체 장치의 제조 방법으로서,
    (a) 상기 메모리 트랜지스터 형성 영역에 있어서의 기판의 표면 상에 제1 절연막을 형성하는 공정,
    (b) 상기 (a) 공정 후, 상기 기판에 대하여, 질소를 포함하는 분위기 중에서 열처리를 실시함으로써, 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제1 절연막에 질소를 도입하는 공정,
    (c) 상기 (b) 공정 후, 트랩 준위를 갖는 제2 절연막을, 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제1 절연막 상 및 상기 제1 전계 효과 트랜지스터 형성 영역에 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서, 상기 기판의 상기 표면을 노출하는 공정,
    (e) 상기 (d) 공정 후, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상에 희생막을 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 희생막을 제거하는 공정,
    (g) 상기 (f) 공정 후, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상 및 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제2 절연막 상의 각각에 제3 절연막을 형성하는 공정,
    (h) 상기 (g) 공정 후, 상기 제1 전계 효과 트랜지스터 형성 영역에 형성된 상기 제3 절연막 상으로부터 상기 메모리 트랜지스터 형성 영역에 형성된 상기 제3 절연막 상에 걸쳐, 제1 도체막을 형성하는 공정,
    (i) 상기 (h) 공정 후, 상기 제1 도체막을 패터닝함으로써, 상기 제1 전계 효과 트랜지스터 형성 영역에 제1 게이트 전극을 형성하고, 또한, 상기 메모리 트랜지스터 형성 영역에 메모리 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 희생막은, 산화실리콘막이며,
    상기 (e) 공정에서는, 열 산화법을 사용하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 (e) 공정에서는, 급속 열 산화법을 사용하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 (e) 공정에서는, ISSG 산화법을 사용하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 절연막은, 질화실리콘막이며,
    상기 제3 절연막은, 산화실리콘막이고,
    상기 (g) 공정에서는, 급속 열 산화법과 ISSG 산화법의 조합을 사용하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 전계 효과 트랜지스터 형성 영역에 형성되어 있는 상기 제3 절연막의 막 두께는, 상기 메모리 트랜지스터 형성 영역에 형성되어 있는 상기 제3 절연막의 막 두께보다도 두꺼운 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터 형성 영역은, 메모리 트랜지스터를 선택하기 위해 형성된 선택 트랜지스터를 형성하는 영역인 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터 형성 영역은, 고내압 전계 효과 트랜지스터를 형성하는 영역인 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터 형성 영역은, 입출력 회로를 구성하는 전계 효과 트랜지스터를 형성하는 영역인 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터 형성 영역은, p채널형 전계 효과 트랜지스터를 형성하는 영역인 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제3 절연막은, 산화실리콘막이며,
    상기 (g) 공정 후, 상기 (h) 공정 전에, 상기 제3 절연막의 표면에 대하여, 질소를 포함하는 플라즈마에 의한 플라즈마 처리를 실시하는 공정을 갖는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 반도체 장치는, 상기 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 반도체층을 구비하는 제2 전계 효과 트랜지스터 형성 영역을 갖고,
    상기 제2 전계 효과 트랜지스터 형성 영역의 상기 반도체층에 있어서의 불순물 농도는, 상기 제1 전계 효과 트랜지스터 형성 영역의 채널 형성 영역에 있어서의 불순물 농도보다도 낮은 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (a) 공정에서는, 상기 제1 절연막을, 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상 및 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상의 각각에 형성하고,
    상기 (c) 공정에서는, 상기 제2 절연막을, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 매립 절연층 상, 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 제1 절연막 상 및 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제1 절연막 상의 각각에 형성하고,
    상기 (d) 공정에서는, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 및 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층을 노출하고,
    상기 (e) 공정은, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상 및 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상의 각각에 상기 희생막을 형성하고,
    상기 (f) 공정에서는, 상기 제1 전계 효과 트랜지스터 형성 영역 및 상기 제2 전계 효과 트랜지스터 형성 영역의 각각에 형성된 상기 희생막을 제거하고,
    상기 (g) 공정에서는, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상, 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상 및 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제2 절연막 상의 각각에 상기 제3 절연막을 형성하고,
    상기 (g) 공정 후, 상기 (h) 공정 전에,
    (j) 상기 제2 전계 효과 트랜지스터 형성 영역에 형성된 상기 제3 절연막을 제거하는 공정,
    (k) 상기 (j) 공정 후, 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상에 상기 제3 절연막보다도 막 두께가 얇은 제4 절연막을 형성하는 공정을 갖고,
    상기 (k) 공정 후에 행하는 상기 (h) 공정에서는, 상기 제1 전계 효과 트랜지스터 형성 영역에 형성된 상기 제3 절연막 상, 상기 메모리 트랜지스터 형성 영역에 형성된 상기 제3 절연막 상, 및 상기 제2 전계 효과 트랜지스터 형성 영역에 형성된 상기 제4 절연막 상의 각각에 상기 제1 도체막을 형성하고,
    상기 (i) 공정에서는, 상기 제1 도체막을 패터닝함으로써, 상기 제1 전계 효과 트랜지스터 형성 영역에 상기 제1 게이트 전극을 형성하고, 또한, 상기 메모리 트랜지스터 형성 영역에 상기 메모리 게이트 전극을 형성하고, 또한, 상기 제2 전계 효과 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 (a) 공정에서는, 상기 제1 절연막을, 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상 및 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상의 각각에 형성하고,
    상기 (c) 공정에서는, 상기 제2 절연막을, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 매립 절연층 상, 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 제1 절연막 상 및 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제1 절연막 상의 각각에 형성하고,
    상기 (e) 공정에서는, 상기 제2 전계 효과 트랜지스터 형성 영역을 상기 제1 절연막으로 덮은 상태에서, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상에 상기 희생막을 형성하고,
    상기 (f) 공정에서는, 상기 희생막을 제거함과 함께, 상기 제2 전계 효과 트랜지스터 형성 영역에 형성되어 있는 상기 제1 절연막을 제거하고,
    상기 (g) 공정에서는, 상기 제1 전계 효과 트랜지스터 형성 영역에 있어서의 상기 기판의 상기 표면 상, 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상 및 상기 메모리 트랜지스터 형성 영역에 있어서의 상기 제2 절연막 상의 각각에 상기 제3 절연막을 형성하고,
    상기 (g) 공정 후, 상기 (h) 공정 전에,
    (j) 상기 제2 전계 효과 트랜지스터 형성 영역에 형성된 상기 제3 절연막을 제거하는 공정,
    (k) 상기 (j) 공정 후, 상기 제2 전계 효과 트랜지스터 형성 영역에 있어서의 상기 반도체층 상에 상기 제3 절연막보다도 막 두께가 얇은 제4 절연막을 형성하는 공정을 갖고,
    상기 (k) 공정 후에 행하는 상기 (h) 공정에서는, 상기 제1 전계 효과 트랜지스터 형성 영역에 형성된 상기 제3 절연막 상, 상기 메모리 트랜지스터 형성 영역에 형성된 상기 제3 절연막 상, 및 상기 제2 전계 효과 트랜지스터 형성 영역에 형성된 상기 제4 절연막 상의 각각에 상기 제1 도체막을 형성하고,
    상기 (i) 공정에서는, 상기 제1 도체막을 패터닝함으로써, 상기 제1 전계 효과 트랜지스터 형성 영역에 상기 제1 게이트 전극을 형성하고, 또한, 상기 메모리 트랜지스터 형성 영역에 상기 메모리 게이트 전극을 형성하고, 또한, 상기 제2 전계 효과 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 반도체 장치의 제조 방법.
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