JP6562518B2 - ｈｉｇｈ−ｋ、金属ゲートＣＭＯＳプロセスフローへのメモリトランジスタの集積 - Google Patents

ｈｉｇｈ−ｋ、金属ゲートＣＭＯＳプロセスフローへのメモリトランジスタの集積 Download PDF

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Description

［関連出願へのクロスリファレンス］
本出願は、３５ Ｕ．Ｓ．Ｃ． １１９（ｅ）の下、２０１３年９月２７日に出願された、米国仮特許出願シリアル番号６１／８８３，８７３号の優先権を主張するものであり、当該出願の開示全体は、参照によりここに組み込まれる。
［技術分野］
本開示は、概して、半導体デバイスに関するものであり、より具体的には、埋め込まれた又は集積して形成されたＳＯＮＯＳベースの不揮発性メモリ（ＮＶＭ）トランジスタ、及び、ｈｉｇｈ−ｋ誘電体及び金属ゲートを含む金属酸化膜半導体（ＭＯＳ）トランジスタを含むメモリセル及びその製造方法に関する。
システムオンチップのような多くのアプリケーションでは、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ及び不揮発性メモリ（ＮＶＭ）トランジスタベースのロジックデバイス及びインターフェース回路を、単一のチップ又は基板に集積させることが望ましい。この集積は、ＭＯＳトランジスタ及びＮＶＭトランジスタの両方の製造プロセスに深刻な影響を与えることがある。ＭＯＳトランジスタは、典型的には、標準的又は基本的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスフローを用いて製造され、ＣＭＯＳプロセスフローは、導電体材料、半導体材料及び誘電体材料の製造及びパターニングを伴う。このようなＣＭＯＳプロセスフローでは、生成物であるＭＯＳトランジスタが適切に機能することを保証するために、使用される処理試薬の組成及び濃度及び温度と同様に、これらの材料の組成は、各工程において厳密に制御される。
不揮発性メモリ（ＮＶＭ）デバイスは、不揮発性メモリトランジスタ及び酸化ケイ素―窒化物―酸化物―半導体（ＳＯＮＯＳ）ベースのトランジスタを含み、これらのトランジスタは電荷トラップゲートスタックを含み、電荷トラップゲートスタックには、１又は０のロジックとして情報を格納するために不揮発性メモリの閾値電圧を変化させる電荷が格納又はトラップされる。電荷トラップゲートスタックの形成は、２つの誘電体又は酸化物層の間に挟まれる窒化物又は酸窒化物の電荷トラップ層の形成を伴うものであり、これらは、基本的なＣＭＯＳプロセスフローのそれらとは大きく異なる材料及びプロセスを用いて典型的に製造されるものであり、ＭＯＳトランジスタの製造によって有害な影響を与える又は及ぼすことがある。
特に、ＭＯＳトランジスタのゲート酸化物又は誘電体の形成は、電荷トラップ層の厚さ又は組成を変えることで、先に形成された電荷トラップゲートスタックの性能を、かなり低下させる可能性がある。２８ｎｍ及びそれを超えると、ＣＭＯＳ技術は、二酸化ケイ素又は酸窒化ケイ素の代わりに薄いｈｉｇｈ−ｋ誘電体、及び、ポリシリコンの代わりに金属ゲートを用いることに切り替わるだろう。これらの要素のためのプロセスフローは、現在のＣＭＯＳ及びＮＶＭプロセスフローとは大きく異なる。加えて、この集積は、基本的なＣＭＯＳプロセスフローに深刻な影響を与えることがあり、また、一般的には、マスクセット及びプロセス工程の相当な数が要求され、これによって、デバイス製造の費用が追加され、動作するデバイスの収率が減る可能性がある。
本発明の実施形態は、以下の詳細な説明と、添付の図面及び以下に提供する添付の特許請求の範囲とにより完全に理解されるだろう。
ゲートファースト方式で、ｈｉｇｈ−ｋ誘電体及び金属ゲートを含む不揮発性メモリ（ＮＶＭ）トランジスタ及び金属酸化物半導体（ＭＯＳ）トランジスタを含むメモリセルを製造するための方法の一実施形態を示すフローチャートである。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図１の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 ゲートラスト方式で、ｈｉｇｈ−ｋ誘電体及びメモリセルを含むＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルを製造するための別の方法の別の実施形態を示すフローチャートである。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図３の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 トラップ層にｈｉｇｈ−ｋ誘電体を含むＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルを製造するための方法のさらに別の実施形態を示すフローチャートである。 図５の方法によるメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図５の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図５の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図５の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図５の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図５の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 トンネル誘電体にｈｉｇｈ−ｋ誘電体を含むＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルを製造するための方法のさらに別の実施形態を示すフローチャートである。 図７の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図７の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図７の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図７の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。 図７の方法に係るメモリセル製造中のメモリセルの一部の断面図を示すブロック図である。
メモリセルを生成するために、高誘電定数（ｈｉｇｈ−ｋ）のゲート誘電体及び金属ゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセス又はプロセスフローへ不揮発性メモリ（ＮＶＭ）トランジスタを集積させる方法の実施形態を、図を参照してここに説明する。しかしながら、特定の実施形態は、これらの特定の詳細のうち一以上がなくても実施することができ、又は、他の公知の方法、材料及び装置を組み合わせて実施することができる。以下の記載では、本発明の完全な理解を提供するために、例えば特定の材料、寸法及びプロセスパラメータ等といった、多くの特定の詳細が説明される。他の例では、公知の半導体設計及び製造技術は、本発明を不必要に不明瞭にすることを避けるため、特定の詳細には記載しない。この明細書を通して言及される「一実施形態」は、本発明の少なくとも１つの実施形態に含まれる実施形態に関連して記載される特定の特徴、構造、材料又は特性を意味する。従って、この明細書を通して様々な箇所おける用語「一実施形態において」の出現は、本発明の同一の実施形態を必ずしも言及しているわけではない。さらに、特定の特徴、構造、材料又は特性は、一以上の実施形態において任意の適した方式で組み合わせることができる。
ここで使用されるような用語「上方」、「下方」、「間」及び「上」は、他の層に対する１つの層の相対位置に関連する。これに関して、例えば、別の層の上方に又は別の層の下方に堆積又は配置される１つの層は、他の層に直接接触してもよいし、又は、一以上の介在層を有してもよい。さらに、層の間に堆積又は配置される１つの層は、層と直接接触してもよいし、一以上の介在層を有してもよい。対照的に、第２の層「上」の第１の層は、その第２の層と接触する。加えて、他の層に対する１つの層の相対位置は、基板の絶対位置を考慮することなく、スタートとなる基板に対する膜の堆積工程、修正工程及び除去工程を想定して提供される。
ＮＶＭトランジスタは、酸化ケイ素―窒化物―酸化物―半導体（ＳＯＮＯＳ）又は金属―酸化物―窒化物―酸化物―シリコン（ＭＯＮＯＳ）技術を用いて実装される、メモリトランジスタ又はデバイスを含んでいてもよい。
ｈｉｇｈ−ｋ、金属ゲートＣＭＯＳプロセスフローへＮＶＭトランジスタを集積又は埋め込むための方法の実施形態を、図１及び図２Ａ〜２Ｎを参照して詳細に説明する。図１は、ゲートファースト方式又はプロセスフローの一実施形態を示すフローチャートである。図２Ａ〜２Ｎは、図１の方法に係るメモリセル製造中のＮＶＭトランジスタ及び金属酸化膜半導体（ＭＯＳ）トランジスタを含むメモリセル２００の一部の断面図を示すブロック図である。
図１及び図２Ａを参照すると、プロセスは、ウェハ又は基板２０４内に多くの分離構造２０２を形成することから始まる（ステップ１０２）。分離構造２０２は、基板２０４の隣接領域（図示せず）内に形成されたメモリセルから、形成されているメモリセルを分離し、及び／又は、複数の隣接しているＭＯＳ領域２１２ａ〜２１２ｃ内に形成されている一以上のＭＯＳトランジスタ２１０ａ〜２１０ｃから、基板のＮＶＭ領域２０８に形成されているＮＶＭトランジスタ２０６を分離する。分離構造２０２は、酸化物又は窒化物のような誘電体材料を含み、限定ではないが浅溝分離（ＳＴＩ）又は局所酸化シリコン（ＬＯＣＯＳ）を含む任意の従来の技術で形成することができる。基板２０４は、半導体デバイス製造に適した任意の単結晶又は多結晶から構成されるバルクウェハであってもよく、又は、基板上に形成される適切な材料の上部エピタキシャル層を含んでいてもよい。適切な材料は、限定ではないが、シリコン、ゲルマニウム、シリコンゲルマニウム又はＩＩＩ−Ｖ化合物半導体材料を含む。
一般的に、実施形態に示すように、パッド酸化物２１４がＮＶＭ領域２０８及びＭＯＳ領域２１２ａ〜２１２ｃの両方における基板２０４の表面２１６の上方に形成される。パッド酸化物２１４は、約１０ナノメートル（ｎｍ）〜約２０ｎｍの厚さを有する二酸化ケイ素（ＳｉＯ２）を含むことができ、熱酸化処理又はその場の蒸気生成（ＩＳＳＧ）によって成長させることができる。
図１及び図２Ｂを参照すると、その後、ＮＶＭ領域２０８及び一以上のＭＯＳ領域２１２ａ〜２１２ｃ内にウェルを同時に形成するように及びＭＯＳ領域内に形成されるＭＯＳトランジスタのチャネル２１８を形成するように、ドーパントがパッド酸化物２１４を通して基板２０４へ注入される（ステップ１０４）。ドーパントは任意の種類及び濃度であってよく、任意のエネルギーで注入してもよく、任意のエネルギーは、ＮＶＭトランジスタ２０６及び／又はＭＯＳトランジスタ２１０ａ〜２１０ｃのウェル又はディープウェルを形成するために及び／又はＭＯＳトランジスタのチャネルを形成するために必要とされるエネルギーを含む。図２Ｂに示す特定の実施形態では、ＮＶＭ領域及びＭＯＳ領域２１２ｂにディープＮウェル２２０を形成するように、適切なイオン種のドーパントが注入されている。ディープＮウェル２２０の上方、又は、ディープＮウェル２２０内には、入力／出力電界効果トランジスタ（Ｉ／Ｏ ＦＥＴ）のような高電圧（ＨＶ）トランジスタが形成される。図示しないが、ＭＯＳ領域２１２ａ及び２１２ｃでは、標準的なトランジスタ又は低電圧電界効果トランジスタ（ＬＶＦＥＴ）のような低電圧トランジスタのために、ウェル又はディープウェルを形成することができることが理解されよう。ＬＶＦＥＴは、ＰＭＯＳ ＬＶＦＥＴ（ＰＬＶＦＥＴ）又はＮＭＯＳ ＬＶＦＥＴ（ＮＬＶＦＥＴ）とすることができ、ウェルのドーパントは、それに応じて選択される。さらに、基板２０４の表面２１６上方のフォトレジスト又はＰＲ層のようなマスク層の堆積及びパターニングによって、及び、適切なエネルギーで適切なイオン種を適切な濃度に注入することによって、ウェルが形成されることが理解される。
一以上のＭＯＳトランジスタ２１０ａ〜２１０ｃのチャネル２１８は、基板２０４の一以上のＭＯＳ領域２１２ａ〜２１２ｃ内に形成される。ウェルの注入と同様に、基板２０４の表面２１６上方にフォトレジストのようなマスク層を堆積させパターニングすること及び適切なエネルギーで適切なイオン種を適切な濃度に注入することによって、チャネル２１８が形成される。例えば、ＢＦ２は、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを形成するために、約１０〜約１００キロエレクトロンボルト（ｋｅＶ）のエネルギー及び約１ｅ１２ｃｍ−２〜約１ｅ１４ｃｍ−２のドーズ量で注入することができる。Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタも同様に、任意の適したドーズ量及びエネルギーでヒ素又はリンイオンを注入することで形成することができる。ＭＯＳ領域２１２ａ〜２１２ｃの全てにおいて同時に又はＭＯＳ領域の１つをマスクするパターニングを含む標準的なリソグラフィ技術を用いて別の時間に、チャネル２１８を形成するように注入が使用され得ることが理解される。
次に、図１及び図２Ｃを参照すると、パターニングされたトンネルマスク２２２がＭＯＳ領域２１２ａ〜２１２ｃ上に形成され又はＭＯＳ領域２１２ａ〜２１２ｃを覆い、最適なエネルギー及び濃度のドーパントが、ＮＶＭトランジスタ２０６のチャネル２２４を形成するように、トンネルマスク内のウインドウ又は開口部を通して注入され、少なくともＮＶＭ領域２０８内のトンネルマスク及びパッド酸化物２１４が除去される（ステップ１０６）。トンネルマスクは、フォトレジスト層、又は、窒化物又は窒化ケイ素層のパターニングから形成されるハードマスクを含むことができる。
一実施形態では、チャネル２２４は、ｐチャネルＮＶＭトランジスタ２０６を形成するように、約５０〜約５００キロエレクトロンボルト（ｋｅＶ）のエネルギー及び約５ｅ１１ｍ−２〜約５ｅ１２ｃｍ−２のドーズ量のボロンイオン（ＢＦ２）を用いて注入することができる。代替的に、ヒ素又はリンは、ｎチャネルＮＶＭトランジスタ２０６を形成するために、パッド酸化物２１４を通して注入することができる。
ＮＶＭ領域２０８上方のパッド酸化物２１４は、マスク２２２を介して除去され、例えば、界面活性剤を包含する１０：１の緩衝酸化物エッチング（ＢＯＥ）を用いたウェット洗浄プロセスで除去される。代替的に、２０：１のＢＯＥウェットエッチング、５０：１のフッ化水素酸（ＨＦ）ウェットエッチング、パッドエッチング又は他の任意の同様のフッ化水素酸系のウェットエッチング化学を用いて、ウェット洗浄プロセスは行うことができる。フォトレジストトンネルマスク２２２は、酸素プラズマを用いて灰化又は剥離することができる。ハードマスクは、ウェット又はドライエッチングプロセスを用いて除去することができる。
図１及び図２Ｄ〜２Ｅを参照すると、ＯＮＯ層２２６としてまとめて示される多くの誘電体又は酸化物―窒化物―酸化物（ＯＮＯ）層が、ＮＶＭ領域２０８内にＮＶＭトランジスタ２０６のゲートスタック２２８を形成するように、基板２０４の表面２１６、ＯＮＯ層上に形成又はＯＮＯ層を覆うマスク及びエッチングされたＯＮＯ層の上方に、形成又は堆積される（ステップ１０８）。必要に応じて、このステップに先だって、ウェット又はドライプロセスを用いて成し遂げられる前洗浄を行ってもよい。特定の一実施形態では、前洗浄は、基板２０４の材料に対して選択性の高いＨＦ又は標準的な洗浄（ＳＣ１）及びＳＣ２を用いたウェットプロセスを含む。ＳＣ１は、典型的には、約１０分間、５０〜８０℃で、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素水（Ｈ２Ｏ２）及び水（Ｈ２Ｏ）の１：１：５の水溶液を用いて実行される。ＳＣ２は、約５０〜８０℃で、ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏの１：１：１０の水溶液に短時間浸すことで実行される。
図２Ｅを参照すると、誘電体又はＯＮＯ堆積は、基板２０４のＮＶＭ領域２０８におけるＮＶＭトランジスタ２０６の少なくともチャネル２２４上方へのトンネル誘電体２３０の形成から始まる。トンネル誘電体２３０は、任意の材料であってよく、また、ＮＶＭトランジスタ２０６がバイアスされないとき、リークに対して適した障壁を維持しつつ、印加されるゲートバイアス下で電荷トラップ層上へ電荷キャリアをトンネリングすることを可能にする任意の厚さを有してもよい。ある実施形態では、トンネル誘電体２３０は、酸化ケイ素、酸窒化ケイ素又はそれらの組み合わせであり、また、ＩＳＳＧ又はラジカル酸化を用いた熱酸化プロセスにより、成長させることができる。
一実施形態では、二酸化ケイ素のトンネル誘電体２３０は、熱酸化プロセスで熱的に成長させてもよい。例えば、二酸化ケイ素層は、酸素（Ｏ２）ガスのような酸素を含有するガス又は大気において、７５０セ氏温度（℃）〜８００℃で、ドライ酸化を利用して成長させてもよい。熱酸化プロセスは、基板の露出した表面の酸化及び消耗によってトンネル誘電体２３０が約１．０ナノメートル（ｎｍ）〜約３．０ｎｍまでの厚さを有するよう成長するように、約５０〜１５０分の範囲の期間で実行される。
別の実施形態では、二酸化ケイ素のトンネル誘電体２３０は、プラズマ形成のような点火イベント無く、互いに約１：１の比率の水素（Ｈ２）及び酸素（Ｏ２）ガスをプロセスチャンバへ流すことを伴い、言い換えれば、蒸気を形成するためにＨ２及びＯ２を熱分解するよう典型的に使用される、ラジカル酸化プロセスで成長させてもよい。代わりに、Ｈ２及びＯ２は、基板の表面で、ＯＨラジカル、ＨＯ２ラジカル、Ｏラジカルのようなラジカルを形成するために、約０．５〜約５Ｔｏｒｒの範囲のおおよその圧力で、約９００℃〜約１０００℃の範囲のおおよその温度で反応することを許容される。ラジカル酸化プロセスは、基板の露出した表面の酸化及び消耗によってトンネル誘電体２３０が約１．０ナノメートル（ｎｍ）〜約４．０ｎｍまでの厚さを有するよう成長するように、約１〜約１０分の範囲のおおよその期間で実行される。この図及びこれに続く図において、トンネル誘電体２３０の厚さが、パッド酸化物２４０に対し、明確性を目的として約７倍の厚さに誇張されていることを理解されたい。ラジカル酸化プロセスで成長させたトンネル誘電体２３０は、ウェット酸化技術で形成させて厚さを減らしたトンネル誘電体よりも、より高い密度であり、より少ない水素ａｔｏｍｓ／ｃｍ３から実質的に構成される。ある実施形態では、製造施設が要求する処理能力（ウェハ／時）に影響を与えることなく高品質のトンネル誘電体２３０を提供するために、ラジカル酸化プロセスは、バッチ処理チャンバ又は複数の基板を処理できる炉で行われる。
別の実施形態では、トンネル誘電体２３０は、化学蒸着（ＣＶＤ）又は原子層堆積により堆積され、また、誘電体層から構成され、誘電体層は、限定ではないが、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができる。別の実施形態では、トンネル誘電体２３０は、例えば、限定ではないが、二酸化ケイ素又は酸窒化ケイ素といった材料の下層と、限定ではないが、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができる上層とを含む複数層のトンネル誘電体である。
再び、図２Ｅを参照すると、電荷トラップ層２３２は、トンネル誘電体２３０上に形成又はトンネル誘電体２３０を覆っている。一般的には、実施形態に示すように、電荷トラップ層は、少なくとも富酸素（oxygen-rich）で電荷トラップが実質的にない下部又はトンネル誘電体２３０により近い第１の電荷トラップ層２３２ａと、第１の電荷トラップ層に対して富シリコン（silicon-rich）及びリーン酸素（oxygen-lean）であり、かつ複数の電荷トラップ層に分配される電荷トラップの多くを含む上部又は第２の電荷トラップ層２３２ｂとを含む複数の層を備える複数の電荷トラップ層である。
複数層の電荷トラップ層２３２の第１の電荷トラップ層２３２ａは、窒化ケイ素（Ｓｉ３Ｎ４）、富シリコンの窒化ケイ素又は酸窒化ケイ素（ＳｉＯｘＮｙ（Ｈｚ））を含むことができる。例えば、第１の電荷トラップ層２３２ａは、酸窒化ケイ素層を含むことができ、酸窒化ケイ素層は、約１．５ｎｍと約４．０ｎｍとの間の厚さを有し、また、富シリコン及び富酸素の酸窒化物層を提供するように適合した比率及び流量のジクロロシラン（ＤＣＳ）／アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）／ＮＨ３ガス混合物を用いたＣＶＤプロセスで形成される。
その後、複数層の電荷トラップ層の第２の電荷トラップ層２３２ｂが、第１の電荷トラップ層２３２ａの上方に形成される。第２の電荷トラップ層２３２ｂは、第１の電荷トラップ層２３２ａのそれとは異なる、酸素、窒素及び／又はシリコンの化学量論組成を有する窒化ケイ素及び酸窒化ケイ素層を含むことができる。第２の電荷トラップ層２３２ｂは、約２．０ｎｍと約１０．０ｎｍとの間の厚さを有する酸窒化ケイ素層を有することができ、また、富シリコン、リーン酸素の上部窒化物層を提供するよう適合した比率及び流量のＤＣＳ／ＮＨ３及Ｎ２Ｏ／ＮＨ３ガス混合物を含む処理ガスを用いたＣＶＤプロセスで形成又は堆積される。
ここで使用されるように、用語「富酸素」及び「富シリコン」は、当該分野で共通に採用され、組成（Ｓｉ３Ｎ４）を有し、かつ屈折率（ＲＩ）が約２．０である化学量論の窒化ケイ素又は「窒化物」に関連する。従って、「富酸素」酸窒化ケイ素は、化学量論の窒化ケイ素からシリコン及び酸窒化物のより高い重量％の方へのシフトを伴う（つまり、窒素が低減する）。それゆえ、富酸素酸窒化ケイ素膜は、二酸化ケイ素と同様のものであり、ＲＩは、純二酸化ケイ素の１．４５ＲＩの方に低減する。同様に、ここに記載される「富シリコン」のような膜は、化学量論の窒化ケイ素から、「富酸素」膜よりも酸素の少ないシリコンのより高い重量％の方へのシフトを伴う。従って、富シリコンの酸窒化ケイ素膜は、シリコンと同様のものであり、ＲＩは、純シリコンの３．５ＲＩの方に増加する。
再び、図２Ｅを参照すると、多くの誘電体層は、電荷トラップ層２３２上に形成される又は電荷トラップ層２３２を覆うブロッキング誘電体層又はブロッキング誘電体２３４をさらに含む。一実施形態では、ブロッキング誘電体２３４は、第２の電荷トラップ層２３２ｂを覆う窒化ケイ素の酸化部分を含むことができ、これは、ブロッキング誘電体２３４を形成するようにその場の蒸気生成（ＩＳＳＧ）又はラジカル酸化によって実質的に酸化される。他の実施形態では、ブロッキング誘電体２３４は、酸化ケイ素（ＳｉＯ２）又は酸窒化ケイ素（ＳｉＯＮ）を含むことができ、これらは、プラズマのような点火イベントの有無に関わらないバッチ又は単一基板処理チャンバ内で実行されるＣＶＤで、堆積される。ブロッキング誘電体２３４は、同一組成を実質的に有する酸化ケイ素の単一層とすることができ、化学量論組成において勾配を有する酸窒化ケイ素の単一層とすることができ、又は、後述の実施形態のような、第２の電荷トラップ層２３２ｂの少なくとも下部又は第２の電荷トラップ層２３２ｂを覆う第１のブロッキング誘電体層及び第２のブロッキング誘電体層を覆う第２のブロッキング誘電体層を含む複数層のブロッキング誘電体とすることができる。
一実施形態では、ブロッキング誘電体２３４は、窒化ケイ素、富シリコンの窒化ケイ素又は富シリコンの酸窒化ケイ素層を含むことができ、これらは、２．０ｎｍと４．０ｎｍとの間の厚さを有し、Ｎ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３を用いてＣＶＤプロセスで形成される。
図１及び２Ｆを参照すると、ゲート酸化又はＧＯＸ前洗浄が行われ、ＭＯＳトランジスタ２１０ａ〜２１０ｃのゲート酸化物がＭＯＳ領域２１２ａ〜２１２ｃ内に形成される（ステップ１１０）。図２Ｆを参照すると、ＧＯＸ前洗浄は、高い選択性の洗浄処理で、ＭＯＳ領域及びブロッキング誘電体２３４の少なくとも一部から、パッド酸化物２１４を除去する。この洗浄プロセスによって、ゲート酸化物の成長のために、ＭＯＳ領域２１２ａ〜２１２ｃにおける基板２０４が調整される。例示的な一実装では、パッド酸化物２１４は、ウェット洗浄プロセスで除去される。代替的に、ウェット洗浄プロセスは、２０：１のＢＯＥウェットエッチング、５０：１のフッ化水素酸（ＨＦ）ウェットエッチング、パッドエッチング又はフッ化水素酸系のウェットエッチング化学と同様の任意の他を用いて実行することができる。他の実施形態では、洗浄プロセス化学は、ブロッキング誘電体２３４の僅かな部分のみを除去するように選択される。
ある実施形態では、図２Ｆに示されるようなＭＯＳトランジスタ２１０ａ〜２１０ｃのゲート酸化物を形成する酸化プロセスは、デュアルゲート酸化プロセスであり、デュアルゲート酸化プロセスによって、Ｉ／Ｏ ＦＥＴ２１０ｂのようなＨＶトランジスタの１つのＭＯＳ領域２１２ｂにおける基板２０４の表面２１６上方への第１の、厚い、ゲート酸化物２３６と、残りのＭＯＳ領域２１２ａ及び２１２ｃにおけるＮＬＶＦＥＴ２１０ａ及びＰＬＶＦＥＴ２１０ｃのようなＬＶトランジスタの第２の、より薄いゲート酸化物２３８との両方の製造が可能になる。一般的に、デュアルゲート酸化プロセスは、ここに記載される方法に従い任意の公知の酸化プロセスを用いて、ＭＯＳ領域２１２ａ〜２１２ｃ全ての上方にゲート酸化物２３６をより厚く形成すること、標準的なリソグラフィ技術を用いてＭＯＳ領域２１２ｂ及びＮＶＭ領域２０８を覆うパターニングフォトレジストマスクを形成すること、及び、界面活性剤を含有する１０：１の緩衝酸化エッチング（ＢＥＯ）を用いたウェットエッチングプロセスによりＭＯＳ領域２１２ａ及び２１２ｃにおける厚いゲート酸化物を除去すること、その後、フォトレジストマスクを剥離又は除去し、第２のより薄いゲート酸化物２３８を成長又は堆積させることを伴う。より薄いゲート酸化物２３８は、例えば、約１ｎｍ〜約３ｎｍの厚さに成長させることができる。最初に形成される厚いゲート酸化物２３６の厚さを制御することで、追加の酸化物を単に厚いゲート酸化物の厚さに非実質的に加えるために、ＭＯＳ領域２１２ｂの上方に追加のフォトレジストマスクを形成する必要性がないことが理解されよう。同様に、より薄いゲート酸化物２３８を形成する酸化プロセスは、ブロッキング誘電体２３４に有害な影響を与えることがほとんどない。
別の実施形態では、厚いゲート酸化物２３６を形成する酸化プロセスは、より厚い酸化物ブロッキング誘電体２３４又は複数層ブロッキング誘電体の追加のＨＴＬ層を提供するために、ＮＶＭトランジスタ２０６のゲートスタック２３８の上方に高温酸化物（ＨＴＯ）を同時に形成することにも用いられる。酸化プロセスは、プラズマのような点火イベントの有無に関わらないバッチ又は単一基板処理チャンバで実行される、その場の蒸気生成（ＩＳＳＧ）、ＣＶＤ又はラジカル酸化を含むことができる。例えば、一実施形態では、厚いゲート酸化物２３６及びブロッキング誘電体２３４の追加又はより厚い酸化物層は、ラジカル酸化プロセスで成長させてもよく、ラジカル酸化プロセスは、プラズマの形成のような点火イベント無く、互いに約１：１の比率の水素（Ｈ２）及び酸素（Ｏ２）ガスをプロセスチャンバへ流すことを伴い、言い換えれば、蒸気を形成するためにＨ２及びＯ２を熱分解するよう使用される。代わりに、Ｈ２及びＯ２は、ブロッキング誘電体２３４の表面で、ＯＨラジカル、ＨＯ２ラジカル又はＯラジカルのようなラジカルを形成するために、約０．５〜約１０Ｔｏｒｒの範囲のおおよその圧力で、約８００℃〜約１０００℃の範囲のおおよその温度で反応することを許容される。酸化プロセスは、ＩＳＳＧプロセスを用いて単一基板で１〜５分の範囲のおおよその期間で実行するか、又は、１０〜１５分間、ブロッキング誘電体２３４を約２ｎｍ〜約４．５ｎｍの厚さを有するように成長させる及びゲート酸化物２３６を約３ｎｍ〜約７ｎｍの厚さを有するように成長させるバッチ炉プロセスで実行する。
次に、図１及び２Ｇを参照すると、高誘電定数又はｈｉｇｈ−ｋ誘電体材料２４０が、ＮＶＭトランジスタのゲートスタック２２８でｈｉｇｈ−ｋ誘電体材料を含む複数層のブロッキング誘電体２３４と、ゲート酸化物２３６又は２３８及びＭＯＳ領域でｈｉｇｈ−ｋ誘電体材料を含む複数層のゲート誘電体とを同時に形成するように、ＮＶＭ領域２０８及びＭＯＳ領域２１２ａ〜２１２ｃにおいてＮＶＭトランジスタ２０６のゲートスタック上に又は上方に形成又は堆積される（ステップ１１２）。ｈｉｇｈ−ｋ誘電体材２４０は、限定ではないが、例えば、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）又はプラズマ強化ＣＶＤ（ＰＥＣＶＤ）プロセスによって、約３．０ｎｍと約８．０ｎｍとの間の物理的厚さで堆積される、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含んでもよい。
図１及び２Ｈを参照すると、複数層ゲートの金属層が、ＭＯＳトランジスタ２１０ａ〜２１０ｃに形成され、また、必要に応じてＮＶＭトランジスタ２０６の上方に形成される（ステップ１１４）。一実施形態では、第１又はＰ＋金属層２４１（高仕事関数の金属）が基板２０４及び全層の表面全体とそれらの上に形成される構造との上方に実質的に堆積され、標準的なリソグラフィ技術を用いてパターニングフォトレジストマスク（図示せず）が形成され、ｈｉｇｈ−ｋ誘電体材料２４０の表面上で止まるようにＭＯＳ領域２１０ａ及び２１０ｂから第１又はＰ＋金属層を除去するようにＰ＋金属層がエッチングされ、これにより、Ｐ型低電圧ＭＯＳトランジスタ（ＰＬＶＦＥＴ２１０ｃ）のための高仕事関数ゲート２４２が形成され、また、必要に応じて、ＮＶＭトランジスタ２０６のための高仕事関数ゲート２４４が形成される。Ｐ＋金属層２４１は、物理又は化学蒸着を用いて、約２０ｎｍ〜約１００ｎｍの厚さに堆積された、アルミニウム、チタンニウム又はそれらの化合物又は合金を含むことができる。次に、第２又はＮ＋金属層２４５（低仕事関数）がＰＬＶＦＥＴ２１０ｃのゲート２４２及びＮＶＭトランジスタ２０６のゲート２４４を含む基板２０４の表面全体の上方に実質的に堆積され、パターニングフォトレジストマスクが形成され、Ｎ＋金属層がエッチングされ、これにより、Ｎ型低電圧ＭＯＳトランジスタ（ＮＬＶＦＥＴ２１０ａ）のための非高又は低仕事関数の金属ゲート２４６及びＩ／Ｏ ＦＥＴ２１０ｂのための低仕事関数の金属ゲート２４８が形成される。必要に応じて、ＮＶＭトランジスタ２０６のために高仕事関数が第１又はＰ＋金属層２４１から形成されない場合、低仕事関数のゲート２４４が、代わりに、ＮＶＭトランジスタ２０６に同時に形成されてもよい。Ｎ＋金属層２４５は、物理又は化学蒸着を用いて、約２０ｎｍ〜１００ｎｍの厚さに堆積された、チタン、ランタン、アルミニウム又はそれらの化合物又は合金を含むことができる。
次に、図１及び２Ｉを参照すると、ポリシリコン又はポリ層が基板２０４及び全層の表面全体とそれら上に形成される構造との上方に実質的に堆積又は形成され、標準的なリソグラフィ技術を用いてパターニングフォトレジストマスク（図示せず）が形成され、ｈｉｇｈ―ｋ誘電体材料２４０の表面で止まるようにポリシリコン層及び下地金属層２４１及び２４５がエッチングされ、これにより、ＭＯＳトランジスタ２１０ａ〜２１０ｃ及びＮＶＭトランジスタ２０６の金属ポリシリコンゲート２５０が形成される（ステップ１１６）。ポリシリコン層は、化学蒸着（ＣＶＤ）を用いて約３０ｎｍ〜約１００ｎｍの厚さに堆積され、下地金属に対し高い選択性のＣＨＦ３、Ｃ２Ｈ２又はＨＢｒ／Ｏ２のような標準的ポリシリコンエッチング化学薬品を用いてエッチングされ、続いて、ｈｉｇｈ−ｋ誘電体材料２４０の材料に対して高い選択性の金属エッチングが行われる。
図１及び２Ｊを参照すると、ポリシリコンゲート２５０とＭＯＳトランジスタ２１０ａ〜２１０ｃ及びＮＶＭトランジスタ２０６の金属ゲート２４２、２４４、２４６及び２４８とに隣接する第１の側壁スペーサ２５２を形成するために、第１のスペーサ層が堆積及びエッチングされ、また、一以上の低濃度ドレイン拡張部（ＭＯＳ ＬＤＤ ２５４）が、一以上のＭＯＳトランジスタに隣接して注入される（ステップ１１８）。第１のスペーサ層は、ここに記載されるような任意の公知のＣＶＤ技術を用いて、約１０ｎｍ〜約３０ｎｍの厚さに堆積された、酸化ケイ素を含むことができる。ＭＯＳ ＬＤＤ２５４は、適切なエネルギーで適切なイオン種を適切な濃度に注入することで形成される。例えば、ＰＬＶＦＥＴ２１０ａのドレイン拡張部２５４は、ＭＯＳ領域２１２ｃを露出させるフォトレジストマスクを形成し、約１０〜約１００キロエレクトロンボルト（ｋｅＶ）のエネルギー及び約１ｅ１２ｃｍ−２〜約５ｅ１４ｃｍ−２のドーズ量で、フォトレジストマスクを介してボロンイオン（ＢＦ２）を注入することで形成される。必要に応じて、ＰＬＶＦＥＴ２１０ｃのポケット（pocket）又はハロー（halo）注入は（図示せず）、同一のフォトレジストマスクを介して、２０〜７０キロエレクトロンボルト（ｋｅＶ）及び２ｅ１２ｃｍ−２〜約５ｅ１２ｃｍ−２のドーズ量でヒ素又はリンを注入することにより行うことができる。同様に、ＮＬＶＦＥＴ２１０ａ及びＩ／Ｏ ＦＥＴ２１０ｂのＭＯＳ ＬＤＤ２５４も、適切なフォトレジストマスクを介して、約１０〜約１００キロエレクトロンボルト（ｋｅＶ）のエネルギー及び約１ｅ１２ｃｍ−２〜約５ｅ１４ｃｍ−２のドーズ量でヒ素又はリンを注入することにより形成することができる。ＮＬＶＦＥＴのハロー又はポケット注入も、このマスクを介して、約５〜約５０キロエレクトロンボルトのエネルギー及び約１ｅ１２ｃｍ−２〜約５ｅ１２ｃｍ−２のドーズ量でボロン（ＢＦ２）を用いて行うことができる。
次に、図１及び２Ｋを参照すると、ＯＮＯ ＬＤＤマスクが、基板２０４の上方に形成され、低濃度ドレイン拡張部（ＯＮＯ ＬＤＤ２５６）が注入され、ＮＶＭトランジスタ２０６、ＳＯＮＯＳポケット又はＮＶＭトランジスタのゲートスタック２２８下に注入されたチャネル領域２２４へ部分的に拡張するハロー注入２５８に隣接している。ＯＮＯ ＬＤＤ２５６及び側壁スペーサ２５２は、ＭＯＳＬＤＤ２５４及び第１の側壁スペーサ２５２に関して上述したものと実質的に同一の技術を用いて形成することができる。例えば、一実施形態では、ＬＤＤ注入２５６は、例えば、約５〜約２５キロエレクトロンボルト（ｋｅＶ）及び約５ｅ１２ｃｍ−２〜約２ｅ１４ｃｍ−２のドーズ量で、ヒ素又はリンの角度を付けた注入により形成することができる。ポケット又はハロー注入２５８は、１０〜３０キロエレクトロンボルト（ｋｅＶ）及び１ｅ１２ｃｍ−２〜３ｅ１２ｃｍ−２のドーズ量を用いた注入（ＢＦ２）により形成することができる。ＮＶＭトランジスタ及びＭＯＳトランジスタの第１の側壁スペーサ２５２に隣接する第２の側壁スペーサ２６０を形成するために、第２のスペーサ層は、堆積及びエッチングされる（ステップ１２０）。
図１及び２Ｌを参照すると、ＮＶＭトランジスタ２０６及びＭＯＳトランジスタ２１０ａ〜２１０ｃ全てのソース及びドレイン（Ｓ／Ｄ）領域２６２を形成するように、ソース及びドレイン注入が行われ、ＰＬＶＦＥＴ２１０ｃのＳ／Ｄ領域のみが露出するように、ハードマスク（ＨＭ）が形成及びパターニングされ、ＰＬＶＦＥＴのＳ／Ｄ領域の上方に起歪層２６４を形成するように、シリコンゲルマニウム（ＳｉＧｅ）層が堆積及びエッチングされ、さらにハードマスクが除去される（ステップＳ１２２）。加えて、描写のように、シリサイドプロセスは、露出したソース及びドレイン領域２６２上にシリサイド２６６を形成するように行うことができる。シリサイドプロセスは、典型的には、前洗浄エッチング、ニッケル金属堆積、アニール及びウェット剥離を含む当該分野で共通に採用される任意のものであってよい。
図１及び２Ｍを参照すると、方法は、ＭＯＳトランジスタ２１０ａ〜２１０ｃの上方に応力誘起窒化物層のような応力誘起構造又は層２６８を形成すること、基板２０４及び全層の表面全体とそれらの上に形成される構造との上方に実質的に中間誘電体（ＩＬＤ）層２７０を堆積させること、及び、例えば、化学機械研磨（ＣＭＰ）プロセスを用いてＩＬＤ層を平坦化することをさらに含む（ステップ１２４）。応力誘起層２６８は、プラズマ強化化学蒸着（ＰＥＣＶＤ）を用いて形成される圧縮又は引張窒化物層、又は、ビスターシャリーブチルアミノシラン（ＢＴＢＡＳ）窒化物層を含むことができ、これらは、化学蒸着を含む任意の公知技術を用いて、約３０ｎｍ〜約７０ｎｍの厚さに堆積又は成長させられる。ＩＬＤ層２７０は、例えば、酸化ケイ素を含むことができ、上述のような公知のＣＶＤ技術を用いて、約０．５μｍ〜約１．０μｍの厚さに堆積又は成長させることができる。
図１及び２Ｎを参照すると、第２のＩＬＤ層２７４が、基板２０４及び全層の表面全体とそれらの上に形成される構造との上方に堆積され、また、コンタクト２７６が、ＮＶＭトランジスタ又はＭＯＳトランジスタ全てのＳ／Ｄ領域及びゲートに形成される（ステップ１２６）。第２のＩＬＤ層２７４は、例えば、酸化ケイ素を含むことができ、酸化ケイ素は、上述の公知のＣＶＤ技術を用いて、約０．５μｍ〜約１．０μｍの厚さに、堆積又は成長させることができる。代替の実施形態では、第２のＩＬＤ層２７４は、実質的に低減又は完全に排除され、また、コンタクト２７６は、単に第１のＩＬＤ層２７２を介して形成される。コンタクト２７６が、第２のＩＬＤ層２７４の上方にパターニングＰＲマスクを形成し、シリサイド２６６で止まるように上述のような任意の標準的な酸化エッチングプロセスを用いて第２のＩＬＤ層をエッチングことで、形成することができる。従って、その後、形成されたコンタクト開口部は、化学蒸着を用いてタングステンのような金属で満たされる。
最後に、標準的又は基本的なＣＭＯＳプロセスフローが、先端デバイス製造を実質的に完成させるように続けられ（ステップＳ１２８）、図２Ｎに示す構造が生成される。
ｈｉｇｈ―ｋ、金属ゲートＣＭＯＳプロセスフローへＮＶＭトランジスタを集積又は埋め込むための別の方法の実施形態を、図３及び図４Ａ〜４Ｉを参照して詳細に説明する。図３は、ゲートラスト方式又はプロセスフローの一実施形態を示すフローチャートである。図４Ａ〜４Ｉは、図３の方法に係るメモリセル製造中のＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセル２００の一部の断面図を示すブロック図である。
図３を参照すると、上述のゲートファースト方式と同様に、プロセスは、ウェハ又は基板２０４内に多くの分離構造２０２を形成することから始まる（ステップ３０２）。この点では、メモリセル２００は、上述して図２Ａに示すものと実質的に同一である。
次に、図３を参照すると、その後、ＮＶＭ領域２０８及び一以上のＭＯＳ領域２１２ａ〜２１２ｃにウェルを同時に形成するように及びＭＯＳ領域に形成されるＭＯＳトランジスタのチャネル２１８を形成するように、ドーパントがパッド酸化物２１４を介して基板２０４へ注入される（ステップ３０４）。この点では、メモリセル２００は、上述して図２Ｂに示したものと実質的に同一である。
図３を参照すると、パターニングトンネルマスク２２２が、ＭＯＳ領域２１２ａ〜２１２ｃ上に又はＭＯＳ領域２１２ａ〜２１２ｃを覆うように形成され、また、ＮＶＭトランジスタ２０６のチャネル２２４を形成するように、最適なエネルギー及び濃度のドーパントがトンネルマスク内のウインドウ又は開口部を介して注入され、少なくともＮＶＭ領域２０８におけるトンネルマスク及びパッド酸化物が除去される（ステップ３０６）。この点では、メモリセル２００は、上述して図２Ｃに示したものと実質的に同一である。
次に、図３を参照すると、ＯＮＯ層２２６としてまとめて示される多くの誘電体又は酸化物―窒化物―酸化物（ＯＮＯ）層が基板２０４の表面２１６に形成又は堆積され、マスクがＯＮＯ層上に又はＯＮＯ層を覆うように形成され、また、ＯＮＯ層は、ＮＶＭ領域２０８においてＮＶＭトランジスタ２０６のゲートスタック２２８を形成するようにエッチングされる（ステップ３０８）。この点では、メモリセル２００は、上述した図２Ｄ〜２Ｅに示すものと実質的に同一である。
図３を参照すると、ゲート酸化又はＧＯＸ前洗浄が行われ、また、ＭＯＳトランジスタ２１０ａ〜２１０ｃのゲート酸化物がＭＯＳ領域２１２ａ〜２１２ｃに形成される（ステップ３１０）。この点では、メモリセル２００は、上述した図２Ｆに示すものと実質的に同一である。ある実施形態では、図２Ｆに示したように、酸化プロセスは、デュアルゲート酸化プロセスであり、デュアル酸化プロセスによって、Ｉ／Ｏ ＦＥＴ２１０ｂのようなＨＶトランジスタの１つのＭＯＳ領域２１２ｂにおける基板２０４の表面２１６の上方の第１の、厚いゲート酸化物２３６と、残りのＭＯＳ領域２１２ａ及び２１２ｃにおけるＮＬＶＦＥＴ２１０ａ及びＰＬＶＦＥＴ２１０ｃのようなＬＶトランジスタ２１６の第２の、より薄いゲート酸化物２３８との両方の製造が可能になる。
次に、図３及び４Ａを参照すると、ポリシリコン又はポリ層が、厚いゲート酸化物２３６、薄いゲート酸化物２３８及びブロッキング誘電体２３４を含む基板２０４の表面全体の上方に実質的に堆積又は形成され、標準的なリソグラフィ技術を用いてパターニングフォトレジストマスク（図示せず）が形成され、基板２０４の表面２１６で止まるようにポリシリコン層がエッチングされ、これにより、ＭＯＳトランジスタ２１０ａ〜２１０ｃのゲート酸化物２３６及び２３８とＮＶＭトランジスタ２０６のゲートスタック２２８におけるＯＮＯ層２２６の上方にダミーポリシリコンゲート２５０が形成される（ステップ３１２）。ポリシリコン層は、ゲートファースト方式及び図２Ｉに関連して上述したように、堆積、マスク及びエッチングすることができる。
図３及び４Ｂを参照すると、ポリシリコンゲート２５０とＭＯＳトランジスタ２１０ａ〜２１０ｃ及びＮＶＭトランジスタ２０６の金属ゲート２４２、２４４、２４６及び２４８とに隣接する第１の側壁スペーサ２５２を形成するために、第１のスペーサ層が堆積及びエッチングされ、また、一以上の低濃度ドレイン拡張部（ＭＯＳ ＬＤＤ２５４）が一以上のＭＯＳトランジスタに隣接するように注入される（ステップ３１４）。第１の側壁スペーサ２５２及びＭＯＳ ＬＤＤ２５４は、ゲートファースト方式及び図２Ｊに関連して上述したように、形成することができる。
次に、図３及び４Ｃを参照すると、ＯＮＯ ＬＤＤマスクが基板２０４の上方に形成され、低濃度ドレイン拡張部（ＯＮＯ ＬＤＤ２５６）が、注入され、ＮＶＭトランジスタ２０６、ＳＯＮＯＳポケット又はＮＶＭトランジスタのゲートスタック２２８下に注入されたチャネル領域２２４へ部分的に拡張するハロー注入２５８に隣接し、また、ＮＶＭトランジスタの第１の側壁スペーサ２５２に隣接する第２の側壁スペーサ２６０を形成するように、第２のスペーサ層が堆積及びエッチングされる（ステップ３１６）。ＯＮＯ ＬＤＤ２５６及び側壁スペーサ２５２は、ゲートファースト方式及び図２Ｋに関連して上述したように、形成することができる。
図３及び４Ｄを参照すると、ソース及びドレイン注入がＮＶＭトランジスタ２０６及びＭＯＳトランジスタ２１０ａ〜２１０ｃ全てのＳ／Ｄ領域２６２を形成するように行われ、ハードマスクがＰＬＶＦＥＴ２１０ｃのＳ／Ｄ領域のみを露出させるように形成され、ＳｉＧｅ層が堆積及びエッチングされ、ハードマスクがＰＬＶＦＥＴのＳ／Ｄ領域の上方に起歪層２６４を形成するよう除去され、さらに、シリサイドプロセスが露出したＳ／Ｄ領域２６２上にシリサイド２６６を形成するように実行され得る（ステップ３１８）。起歪層２６４は及びシリサイド２６６は、ゲートファースト方式及び図２Ｌに関連して上述したように、形成することができる。
次に、図３及び４Ｅを参照すると、方法は、ＭＯＳトランジスタ２１０ａ〜２１０ｃの上方に応力誘起窒化物層のような応力誘起応力誘起構造又は層２６８を形成すること、基板２０４及び全層の表面全体とそれらの上に形成される構造との上方にＩＬＤ層２７０を実質的に堆積させること、及び、ダミーポリシリコンゲート２５０が露出するようにＣＭＰプロセスを用いてＩＬＤ層を平坦化させ、ダミーポリシリコンゲートを除去することをさらに含む（ステップ３２０）。応力誘起構造又は層２６８は、ゲートファースト方式及び図２Ｍ及び２Ｎに関連して上述したように形成することができる。ダミーポリシリコンゲート２５０は、ＩＬＤ層２７０、第１及び第２のスペーサ２５２、２６０、ＯＮＯ層２２６及びゲート酸化物２３６及び２３８の材料に対して高い選択性の上述したような標準的なポリシリコンエッチング化学薬品を用いてエッチング又は除去することができる。
図３及び４Ｆを参照すると、ＮＶＭトランジスタのゲートスタック２２８にｈｉｇｈ−ｋ誘電体材料を含む複数層のブロッキング誘電体２３４と、ゲート酸化物２３６及び２３８及びＭＯＳ領域にｈｉｇｈ−ｋ誘電体材料を含む複数層のゲート誘電体とを同時に形成するように、ｈｉｇｈ−ｋ誘電体材料２４０が、ＯＮＯ層２２６及びダミーシリコンゲート２５０の除去で露出したゲート酸化物２３６及び２３８上に又は上方に形成又は堆積される（ステップ３２２）。ｈｉｇｈ−ｋ誘電体材料２４０は、限定ではないが、例えば、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、化学蒸着（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）又はプラズマ強化ＣＶＤ（ＰＥＣＶＤ）プロセスによって、約３．０ｎｍと約８．０ｎｍとの間の物理的厚さに堆積させた、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができる。
図３及び図４Ｇを参照すると、複数層の金属ゲートの第１の金属層が、ＭＯＳトランジスタ２１０ａ〜２１０ｃのために形成され、また、必要に応じて、ＮＶＭトランジスタ２０６のために形成される（ステップ３２４）。一実施形態では、第１又はＰ＋金属層（高仕事関数）が基板２０４及び全層の表面全体とそれらの上に形成された構造との上方に実質的に堆積され、標準的なリソグラフィ技術を使用してパターニングフォトレジストマスク（図示せず）が形成され、ｈｉｇｈ−ｋ誘電体材料２４０の表面で止まるようにＰ＋金属層がエッチングされ、これにより、Ｐ型低電圧トランジスタ（ＰＬＶＦＥＴ２１０ｃ）の高仕事関数のゲート２４２及び必要に応じてＮＶＭトランジスタ２０６の高仕事関数のゲート２４４が形成される。次に、第２又はＮ＋金属層（低仕事関数）がＰＬＶＦＥＴ２１０ｃのゲート２４２を含む基板２０４の表面全体の上方に実質的に堆積され、Ｎ型低電圧ＭＯＳトランジスタ（ＮＬＶＦＥＴ２１０ａ）の低仕事関数のゲート２４６、Ｉ／Ｏ ＦＥＴ２１０ｂの金属ゲート２４８を形成するようにパターニングフォトレジストマスクが形成されてＮ＋金属層がエッチングされる。必要に応じて、ＮＶＭトランジスタ２０６の高仕事関数ゲートが第１又はＰ＋金属層から形成されない場合、低仕事関数ゲート２４４が、代わりにＮＶＭトランジスタ２０６に同時に形成されてもよい。
最後に、図３と図４Ｈ及び４Ｉとを参照すると、ＮＶＭトランジスタ２０６及びＭＯＳトランジスタ２１０ａ〜２１０ｃ全ての複数層金属ゲート形成を完成させる第２の金属層を形成するように、厚いゲート金属層２７２がＣＭＰプロセスを用いて平坦化された後に堆積され、ＮＶＭトランジスタ及びＭＯＳトランジスタのＳ／Ｄ領域及びゲートに第２のＩＬＤ層２７４が堆積されてコンタクト２７６が形成される（ステップ３２６）。厚い金属層２７２は、物理又は化学蒸着を用いて、約０．１μｍ〜約０．５μｍの厚さに堆積又は成長させた、アルミニウム、チタン、チタン窒化物、タングステン又はそれらの化合物又は合金のコンフォーマル層を含むことができる。第２のＩＬＤ層２７４は、上述のような任意の公知のＣＶＤを用いて、約０．５μｍ〜約１μｍの厚さに堆積又は成長させた、例えば、二酸化ケイ素を含むことができる。第２のＩＬＤ層２７４の上方にパターニングＰＲマスクを形成し、シリケード２６６で止まるように上述の任意の酸化エッチングプロセスを用いて第２のＩＬＤ層をエッチングすることで、コンタクト２７６は形成することができる。コンタクト２７６は、ゲートファースト方式及び図２Ｎに関連して上述したように形成することができる。
ｈｉｇｈ−ｋ、金属ゲートＣＭＯＳプロセスフローへＮＶＭトランジスタを集積又は埋め込むための方法の別の実施形態を、図５及び図６Ａ〜６Ｆを参照して詳細を説明する。図５は、ｈｉｇｈ―ｋ誘電体材料２４０を電荷トラッピングに組み込む際における方法又はプロセスフローの実施形態を示すフローチャートである。図６Ａ〜６Ｆは、図５の方法に係るメモリセル製造中のＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセル２００の一部の断面図を示すブロック図である。
図５を参照すると、上述のゲートファースト方式と同様に、プロセスは、ウェハ又は基板２０４に多くの分離構造２０２を形成することから始まる（ステップ５０２）。次に、ＮＶＭ領域２０８及び一以上のＭＯＳ領域２１２ａ〜２１２ｃにウェルを同時に形成するように及びＭＯＳ領域に形成されるＭＯＳトランジスタのチャネル２１８を形成するように、ドーパントがパッド酸化物２１４を介して基板２０４へ注入される（ステップ５０４）。パターニングトンネルマスク２２２が、ＭＯＳ領域２１２ａ〜２１２ｃ上に又は渡り形成され、適切なエネルギー及び濃度のドーパントがＮＶＭトランジスタ２０６のチャネル２２４を形成するようにトンネルマスクのウインドウ又は開口部を介して注入され、少なくともＮＶＭ領域２０８のトンネルマスク及びパッド酸化物が除去される（ステップ５０６）。この点では、メモリセル２００は、上述して図２Ｃに示したものと実質的に同一である。
次に、図５と図６Ａ及び６Ｂとを参照すると、ＯＮ層２７８としてまとめて示される多くの誘電体又は酸化物及び酸窒化物又は窒化物層が基板２０４の表面２１６に形成又は堆積され、ＯＮ層上又は覆うようにマスクが形成され、ＮＶＭ領域２０８のＮＶＭトランジスタ２０６のゲートスタック２８０を形成するようにＯＮ層がエッチングされる（ステップ５０８）。この点まで、図６Ａ及び図６Ｂに示すメモリセル２００が、ＮＶＭトランジスタ２０６のゲートスタック２８０がブロッキング誘電体２３４を含まない図２Ｄ及び２Ｅの実施形態のそれとは異なることが理解されよう。さらに、上述の実施形態と同様に、トンネル誘電体２３０及び電荷トラップ層２３２は、材料の一以上の層を含んでもよいことが理解されよう。特に、電荷トラップ層２３２は、少なくとも富酸素で電荷トラップが実質的にない下部又はトンネル誘電体２３０により近い第１の電荷トラップ層２３２ａと、第１の電荷トラップ層に対して富シリコン及びリーン酸素であり、かつ複数の電荷トラップ層に分配される電荷トラップの多くを含む上部又は第２の電荷トラップ層２３２ｂとを含む複数層の電荷トラップ層であっても又は含んでもよい。
次に、図５及び６Ｃを参照すると、ゲート酸化又はＧＯＸ前洗浄が行われ、ＭＯＳ領域２１２ａ〜２１２ｃにＭＯＳトランジスタ２１０ａ〜２１０ｃのゲート酸化物が形成される（ステップ５１０）。図２Ｆを参照すると、ある実施形態では、示すように、酸化プロセスは、Ｉ／Ｏ ＦＥＴ２１０ｂのようなＨＶトランジスタの１つのＭＯＳ領域２１２ｂにおける基板２０４の表面２１６の上方の第１の、厚いゲート酸化物２３６と、残りのＭＯＳ領域２１２ａ及び２１２ｃにおけるＮＬＶＦＥＴ２１０ａ及びＰＬＶＦＥＴ２１０ｃのようなＬＶトランジスタ２１６の第２のより薄いゲート酸化物２３８との両方の製造を可能にするデュアルゲート酸化プロセスである。厚いゲート酸化物２３６及び薄いゲート酸化物２３８は、ゲートファースト方式及び図２Ｆに関連して上述したように形成することができる。
次に、図５と図６Ｄ及び６Ｅとを参照すると、ｈｉｇｈ−ｋ誘電体材料を含む複数層の電荷トラップ層２３２と、ゲート酸化物２３６、２３８及びＭＯＳ領域のｈｉｇｈ−ｋ誘電体材料を含む複数層のゲート誘電体とを同時に形成するように、高誘電定数又はｈｉｇｈ−ｋ誘電体材料２４０がＮＶＭ領域２０８及びＭＯＳ領域２１２ａ〜２１２ｃにおいてＮＶＭトランジスタ２０６のゲートスタック２８０上又は上方に形成又は堆積される（ステップ５１２）。ｈｉｇｈ―ｋ誘電体材料２４０は、ゲートファースト方式に関連して上述した任意のｈｉｇｈ―ｋ材料を含むことができ、また、ＣＶＤ又はＡＬＤによって堆積させることができる。
一実施形態では、図６Ｅに示すように、複数層の電荷トラップ層２３２は、富酸素で電荷トラップが実質的にない下部又はトンネル誘電体２３０により近い第１の電荷トラップ層２３２ａと、富トラップ、富シリコン及びリーン酸素である上部又は第２の電荷トラップ層２３２ｂと、ｈｉｇｈ−ｋ誘電体２４０とを含むことができる。この実施形態のある変形では、ｈｉｇｈ−ｋ層は、追加の電荷トラップ層の機能を果たすことができることが認識されよう。
図５及び６Ｆを参照すると、ブロッキング誘電体２３４は、ｈｉｇｈ−ｋ誘電体材料又はパターニング上又は渡り形成される（ステップ５１４）。一実施形態では、ブロッキング誘電体２３４は、プラズマのような点火イベントの有無に関わらないバッチ又は単一基板処理チャンバでＣＶＤを実行することで形成される、酸化ケイ素（ＳｉＯ２）又は酸窒化ケイ素（ＳｉＯＮ）を含むことができる。ブロッキング誘電体２３４は、同一組成を実質的に有する酸化ケイ素の単一層とすることができ、又は、化学量論組成において勾配を有する酸窒化ケイ素の単一層とすることができる。フォトレジストマスク及びエッチングを用いて、層２３４は、ＭＯＳ領域２１２ａ〜２１２ｃから除去することができる。
最後に、プロセスは、図１に関して示し上述したゲートファーストプロセスフロー、又は、図３に関して示し上述したゲートラストプロセスフローの何れか一方を継続して行うことができる。つまり、ゲートファーストプロセスフローは、ステップ１１４においてＭＯＳトランジスタ２１０ａ〜２１０ｃ及び必要に応じてＮＶＭトランジスタ２０６の金属ゲートの形成の開始に続き、ステップ１２８まで継続することができる。同様に、代替的な実施形態では、ゲートラストプロセスフローは、ステップ３１２においてＭＯＳトランジスタ２１０ａ〜２１０ｃ及び必要に応じてＮＶＭトランジスタ２０６のポリシリコン層の堆積及びダミーポリシリコンゲート２５０の形成の開始に続き、ステップ３２６まで継続することができる。
ｈｉｇｈ−ｋ、金属ゲートＣＭＯＳプロセスフローへＮＶＭトランジスタを集積又は埋め込むための方法の別の実施形態を、図７及び図８Ａ〜８Ｅを参照して詳細を説明する。図７は、ｈｉｇｈ−ｋ誘電体材料２４０をトンネル誘電体２３０へ組み込む方法又はプロセスフローの実施形態を示すフローチャートである。図８Ａ〜８Ｅは、図７の方法に係るメモリセル製造中のＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセル２００の一部の断面図を示すブロック図である。
図７を参照すると、上述した方法又はプロセスフローと同様に、プロセスは、ウェハ又は基板２０４に多くの分離構造２０２を形成することから開始し（ステップ７０２）、ＮＶＭ領域２０８及び一以上のＭＯＳ領域２１２ａ〜２１２ｃにウェルを同時に形成するように及びＭＯＳ領域に形成されるＭＯＳトランジスタのチャネル２１８を形成するように、ドーパントがパッド酸化物２１４を介して基板２０４へ注入される（ステップ７０４）。この点では、メモリセル２００は、図２Ｂに示して上述したものと実質的に同一である。
次に、図７及び図８Ａを参照すると、ゲート酸化又はＧＯＸ前洗浄が行われ、ＭＯＳトランジスタ２１０ａ〜２１０ｃのゲート酸化物が、ＭＯＳ領域２１２ａ〜２１２ｃに形成される（ステップ７０６）。ある実施形態では、図８Ａに示すように、酸化プロセスは、Ｉ／Ｏ ＦＥＴ２１０ｂのようなＨＶトランジスタの１つのＭＯＳ領域２１２ｂにおける基板２０４の表面２１６の上方の第１の、厚いゲート酸化物２３６と、残りのＭＯＳ領域２１２ａ及び２１２ｃにおけるＮＬＶＦＥＴ２１０ａ及びＰＬＶＦＥＴ２１０ｃのようなＬＶトランジスタ２１６の第２のより薄いゲート酸化物２３８との両方の製造を可能にするデュアルゲート酸化プロセスである。厚いゲート酸化物２３６及び薄いゲート酸化物２３８は、ゲートファースト方式及び図２Ｆに関連して上述したように形成することができる。
図７及び８Ｂを参照すると、フォトレジストマスク及びＢＯＥエッチングを用いて、ＮＶＭ領域２０８に形成される任意のゲート酸化物が、この領域における表面２１６が露出するように除去され、ｈｉｇｈ−ｋトンネル誘電体２８２と、ゲート酸化物２３６、２３８及びｈｉｇｈ−ｋ誘電体材料２４０を含むＭＯＳ領域における複数層のゲート誘電体とを同時に形成するように、高誘電体定数又はｈｉｇｈ−ｋ誘電体材料２４０が、ＮＶＭ領域２０８及びＭＯＳ領域２１２ａ〜２１２ｃ上に又は上方に形成又は堆積される（ステップ７０８）。ｈｉｇｈ−ｋ誘電体材料２４０は、ゲートファースト方式及び図２Ｇに関連して上述した任意のｈｉｇｈ−ｋ材料を含むことができ、また、ＣＶＤ又はＡＬＤによって堆積させることができる。図８Ｂの実施形態は、示して上述した、酸化ケイ素又は酸窒化ケイ素を含むトンネル誘電体２３０を形成する前又は代わりにｈｉｇｈ−ｋトンネル誘電体２８２を基板２０４の表面２１６に直接形成するものとは、異なることに留意されたい。しかしながら、代替的な実施形態（図示せず）では、ｈｉｇｈ−ｋトンネル誘電体２８２は、複数層のトンネル誘電体の一部とすることができ、酸化ケイ素の上方に形成することができ、又は、ゲート酸化プロセス中に又はゲート酸化プロセスに続き、ＮＶＭ領域２０８に形成又は成長される酸窒化ケイ素とすることができる。
次に、図７及び図８Ｃを参照すると、パターニングトンネルマスク２２２が、ＭＯＳ領域２１２ａ〜２１２ｃ上又は渡り形成され、適切なエネルギー及び濃度のドーパントが、ＮＶＭトランジスタ２０６のチャネル２２４を形成するように、トンネルマスクのウインドウ又は開口部を介して注入される（ステップ７１０）。
図７と図８Ｄ及び８Ｅとを参照すると、トンネルマスクが除去されて、ＮＯ層２８４としてまとめて示される多くの誘電体又は窒化酸化物（ＮＯ）層が基板２０４の表面２１６上に形成又は堆積され、マスクがＯＮＯ層上又は渡り形成され、ＮＶＭ領域２０８のＮＶＭトランジスタ２０６のゲートスタック２８６を形成するようにＯＮＯ層がエッチングされる（ステップ７１２）。上述の実施形態と同様に、電荷トラップ層２３２及びブロッキング誘電体２３４は、一以上の材料の層を含んでもよい。特に、電荷トラップ層２３２は、少なくとも富酸素で電荷トラップが実質的にない下部又はｈｉｇｈ−ｋトンネル誘電体２８２により近い第１の電荷トラップ層２３２ａと、第１の電荷トラップ層に対して富シリコン及びリーン酸素であり、かつ複数の電荷トラップ層に分配される電荷トラップの多くを含む上部又は第２の電荷トラップ層２３２ｂとを含む複数の層であっても又は含んでいてもよい。
最後に、プロセスは、図１に関して示し上述したゲートファーストプロセスフロー、又は、図３に関して示し上述したゲートラストプロセスフローの何れか一方を継続して行うことができる。つまり、ゲートファーストプロセスフローは、ステップ１１４におけるＭＯＳトランジスタ２１０ａ〜２１０ｃ及び必要に応じてＮＶＭトランジスタ２０６の金属ゲートの形成の開始に続き、ステップ１２８まで継続する。同様に、代替的な実施形態では、ゲートラストプロセスフローは、ステップ３１２におけるＭＯＳトランジスタ２１０ａ〜２１０ｃ及び必要に応じてＮＶＭトランジスタ２０６のポリシリコン層の堆積及びダミーポリシリコンゲート２５０の形成の開始に続き、ステップ３２６まで継続する。
従って、埋め込まれ又は集積的に形成されたＯＮＯベースのｈｉｇｈ−ｋゲート誘電体及び／又は高仕事関数の金属ゲートを有するＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルの製造方法の実施形態を説明する。本開示は特定の例示的な実施形態を参照して説明しているが、多様な修正及び変形が、本開示のより広い原理及び範囲を逸脱することなく、これらの実施形態に基づき成されることが明らかである。従って、明細書及び図面は、制限というよりも実例とみなすべきである。
開示の要約は、３７ Ｃ．Ｆ．Ｒ§１．７２（ｂ）に適応するよう提供され、要約には技術開示の一以上の実施形態の特徴の迅速な確認を読み手に可能にするよう要求される。要約は、クレームの範囲又は意味の解釈又は制限するように使用されないと理解して提示する。加えて、上述した詳細な説明では、本開示の合理化を目的として単一の実施形態に多様な特徴が一緒に集められていることが分かる。開示のこの方法は、主張された実施形態が、各クレームで明示的に主張されるものよりも多くの特徴を要求する反映の意図として解釈すべきではない。むしろ、次の特許請求の範囲に反映されるように、本発明の主題は、単一の開示された実施形態の全ての特徴より少ない。従って、これにより、次の特許請求の範囲も、それぞれに独立したクレームとし、別個の実施形態として詳細な説明に組み込まれる。
一実施形態への説明での参照は、回路又は方法の少なくとも一実施形態に含まれる実施形態に関連して記載される、特定の特徴、構造又は特性を意味する。明細書において多様な箇所での一実施形態における用語の出現は、必ずしも全てが同一実施形態を指すものではない。

Claims (12)

  1. 不揮発性メモリ（ＮＶＭ）領域及び複数の金属酸化物半導体（ＭＯＳ）領域を含む基板のＮＶＭ領域にＮＶＭトランジスタのゲートスタックを形成するステップと、
    前記ＮＶＭトランジスタのゲートスタックのｈｉｇｈ―ｋ誘電体材料を含むブロッキング誘電体と、前記複数のＭＯＳ領域のｈｉｇｈ−ｋゲート誘電体とを同時に形成するように、前記ゲートスタック及び前記複数のＭＯＳ領域の上方にｈｉｇｈ−ｋ誘電体材料を堆積するステップと、
    を含み、
    前記ｈｉｇｈ−ｋ誘電体材料を堆積するステップの前に、
    前記ＮＶＭトランジスタのゲートスタックと、前記複数のＭＯＳトランジスタの少なくとも１つの入力／出力電界効果トランジスタ（Ｉ／Ｏ ＦＥＴ）の厚いゲート酸化物の上方に高温酸化物（ＨＴＯ）を同時に形成するように、酸化プロセスを実行するステップと、
    ＮＶＭトランジスタの前記ゲートスタックと前記Ｉ／Ｏ ＦＥＴの厚いゲート酸化物との上方にマスクを形成するステップと、
    残りの複数のＭＯＳ領域の上方に形成された前記ゲート酸化物を除去するステップと、
    前記マスクを除去するステップと、をさらに含む方法。
  2. 請求項１に記載の方法において、前記ＮＶＭトランジスタの前記ゲートスタックの上方に金属ゲートと、前記複数のＭＯＳ領域の第１のＭＯＳ領域の低電圧電界効果トランジスタ（ＬＶＦＥＴ）の第１の種類の金属ゲートとを同時に形成するように、ｈｉｇｈ−ｋ誘電体材料の上方に第１の金属層を堆積させ、かつ該第１の金属層をパターニングするステップをさらに含む、方法。
  3. 請求項２に記載の方法において、前記複数のＭＯＳ領域の第２のＭＯＳ領域のＬＶＦＥＴの第２の種類の金属ゲートと、前記複数のＭＯＳ領域の第３のＭＯＳ領域の入力／出力電界効果トランジスタ（Ｉ／Ｏ ＦＥＴ）とを同時に形成するように、第２の金属層を堆積させ、かつパターニングするステップをさらに含む、方法。
  4. 請求項１に記載の方法において、前記ＮＶＭトランジスタの前記ゲートスタックの上方に複数層の金属ポリシリコンゲートと、前記複数のＭＯＳ領域の少なくとも１つのＭＯＳトランジスタとを同時に形成するように、前記ｈｉｇｈ−ｋ誘電体材料の上方に金属層及びポリシリコン層を堆積させ、かつ該金属層及び該ポリシリコン層をパターニングするステップをさらに含む、方法。
  5. 請求項４に記載の方法において、前記金属層は、前記ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、高仕事関数の複数層の金属ポリシリコンゲートを形成するＰ＋金属層を含む、方法。
  6. 請求項４に記載の方法において、前記金属層は、前記ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、低仕事関数の複数層の金属ポリシリコンゲートを形成するＮ＋金属層を含む、方法。
  7. 請求項１に記載の方法において、前記ＮＶＭトランジスタの前記ゲートスタックを形成する前に、前記ＮＶＭトランジスタ及び少なくとも１つのＭＯＳトランジスタのウェルを同時に形成するように、前記ＮＶＭ領域及び前記複数のＭＯＳ領域の少なくとも１つに、第１の種類のイオンを注入するステップをさらに含む、方法。
  8. 不揮発性メモリ（ＮＶＭ）領域及び複数の金属酸化物半導体（ＭＯＳ）領域を含む基板のＮＶＭ領域にＮＶＭトランジスタのゲートスタックを形成するステップと、
    前記ＮＶＭトランジスタの前記ゲートスタックの上方にダミーポリシリコンゲートと、前記複数のＭＯＳ領域のダミーポリシリコンゲートとを同時に形成するように、前記ＮＶＭ領域及び前記複数のＭＯＳ領域の上方にポリシリコン層を堆積させ、ポリシリコン層をパターニングするステップと、
    前記ダミーポリシリコンゲートに隣接する側壁スペーサを形成するステップと、
    前記ダミーポリシリコンゲートを除去するステップと、
    前記ＮＶＭトランジスタの前記ゲートスタックにおけるｈｉｇｈ−ｋ誘電体材料を含むブロッキング誘電体と、前記複数のＭＯＳ領域のｈｉｇｈ−ｋゲート誘電体とを同時に形成するように、前記ダミーポリシリコンゲートの除去で形成される開口部において、前記ＮＶＭトランジスタの前記ゲートスタック及び複数のＭＯＳ領域の上方にｈｉｇｈ−ｋ誘電体材料を堆積させるステップと、
    前記ＮＶＭトランジスタ及び前記複数のＭＯＳ領域における少なくとも１つのＭＯＳトランジスタの複数層の金属ゲートの第１の層を同時に形成するように、前記ｈｉｇｈ−ｋ誘電体材料の上方に金属層を堆積させるステップと、を含み、
    前記金属層は、ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、高仕事関数の複数層の金属ポリシリコンゲートを形成するＰ＋金属層を含むか、又は、ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、低仕事関数の複数層の金属ポリシリコンゲートを形成するＮ＋金属層を含む、方法。
  9. 不揮発性メモリ（ＮＶＭ）領域及び複数の金属酸化物半導体（ＭＯＳ）領域を含む基板のＮＶＭ領域にＮＶＭトランジスタのゲートスタックを形成するステップであって、該ゲートスタックは、該基板の表面上に形成されるトンネル誘電体と該トンネル誘電体上に形成される電荷トラップ層とを含む、形成するステップと、
    前記ＮＶＭトランジスタの前記ゲートスタックの前記電荷トラップ層のｈｉｇｈ−ｋ誘電体材料を含む複数層の電荷トラップ層と、前記複数のＭＯＳ領域のｈｉｇｈ−ｋゲート誘電体とを同時に形成するように、前記ＮＶＭトランジスタの前記ゲートスタック及び前記複数のＭＯＳ領域の上方にｈｉｇｈ−ｋ誘電体材料を堆積させるステップと、
    ブロッキング誘電体を形成するように、前記ＮＶＭトランジスタの前記ゲートスタックにおける前記ｈｉｇｈ−ｋ誘電体材料の上方に酸化物を堆積させるステップと、
    前記ＮＶＭトランジスタの前記ゲートスタック及び前記複数のＭＯＳ領域の少なくとも１つのＭＯＳトランジスタの上方に複数層の金属ポリシリコンゲートを同時に形成するように、前記ブロッキング誘電体及び前記複数のＭＯＳ領域の前記ｈｉｇｈ−ｋゲート誘電体の上方に金属層及びポリシリコン層を堆積させ、かつ前記金属層及びポリシリコン層をパターニングするステップと、
    を含み、
    前記金属層は、前記ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、高仕事関数の複数層の金属ポリシリコンゲートを形成するＰ＋金属層を含むか、又は、前記ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、低仕事関数の複数層の金属ポリシリコンゲートを形成するＮ＋金属層を含む、方法。
  10. 不揮発性メモリ（ＮＶＭ）領域及び複数の金属酸化物半導体（ＭＯＳ）領域を含む基板のＮＶＭ領域にＮＶＭトランジスタのゲートスタックを形成するステップであって、該ゲートスタックは、該基板の表面上に形成されるトンネル誘電体と該トンネル誘電体上に形成される電荷トラップ層とを含む、形成するステップと、
    前記ＮＶＭトランジスタの前記ゲートスタックの前記電荷トラップ層のｈｉｇｈ−ｋ誘電体材料を含む複数層の電荷トラップ層と、前記複数のＭＯＳ領域のｈｉｇｈ−ｋゲート誘電体とを同時に形成するように、前記ＮＶＭトランジスタの前記ゲートスタック及び前記複数のＭＯＳ領域の上方にｈｉｇｈ−ｋ誘電体材料を堆積させるステップと、
    ブロッキング誘電体を形成するように、前記ＮＶＭトランジスタの前記ゲートスタックにおける前記ｈｉｇｈ−ｋ誘電体材料の上方に酸化物を堆積させるステップと、
    前記ＮＶＭトランジスタの前記ゲートスタックの上方にダミーポリシリコンゲートと、前記複数のＭＯＳ領域のダミーポリシリコンゲートとを同時に形成するように、前記ブロッキング誘電体及び前記複数のＭＯＳ領域の前記ｈｉｇｈ−ｋゲート誘電体の上方にポリシリコン層を堆積させ、かつ該ポリシリコン層をパターニングするステップと、
    前記ダミーポリシリコンゲートに隣接する側壁スペーサを形成するステップと、
    前記ダミーポリシリコンゲートを除去するステップと、
    を含む方法。
  11. 請求項１０に記載の方法において、前記ＮＶＭトランジスタのゲートスタック及び前記複数のＭＯＳ領域の少なくとも１つのＭＯＳトランジスタの上方に複数層の金属ゲートを同時に形成するように、前記ブロッキング誘電体及び前記ダミーポリシリコンゲートの除去で形成される開口部の前記ｈｉｇｈ−ｋゲート誘電体の上方に第１の金属層及び第２の金属層を堆積させるステップをさらに含む、方法。
  12. 請求項１１に記載の方法において、前記第１の金属層は、前記ＮＶＭトランジスタ及び第１の種類のＬＶＦＥＴの、高仕事関数の複数層の金属ゲートを形成するＰ＋金属層を含む、方法。
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