JP2007194308A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】コンタミから低濃度注入領域を保護できる半導体装置およびその製造方法を提供する。
【解決手段】基板101上に全面的に形成されたTEOS膜上にフォトレジスト132を形成し写真製版により部分的に残るように除去する。このフォトレジスト132は、p−オフセット領域122および拡散領域123を形成するために用いたフォトレジストとはポジ−ネガ型が逆である。次に、TEOS膜を、フォトレジスト132直下を除きエッチバックする。これにより、フォトレジスト132直下にコンタミ保護膜133が形成されるとともに、ゲート電極113の側面にサイドサイドウォール114が形成される。
【選択図】図9
【解決手段】基板101上に全面的に形成されたTEOS膜上にフォトレジスト132を形成し写真製版により部分的に残るように除去する。このフォトレジスト132は、p−オフセット領域122および拡散領域123を形成するために用いたフォトレジストとはポジ−ネガ型が逆である。次に、TEOS膜を、フォトレジスト132直下を除きエッチバックする。これにより、フォトレジスト132直下にコンタミ保護膜133が形成されるとともに、ゲート電極113の側面にサイドサイドウォール114が形成される。
【選択図】図9
Description
本発明は、半導体装置およびその製造方法に関し、特に、少なくともCMOSFETを有する半導体装置およびその製造方法に関する。
従来の半導体装置においては、同一シリコン基板上にCMOSプロセスを用いて、CMOSFET、バイポーラトランジスタ、高耐圧型(HV)MOSFETや抵抗素子等を混在させる技術が一般的に知られている。
このような半導体装置では、同一シリコン基板上に同時に様々な半導体素子が形成されるので、ソース・ドレイン等を形成する高濃度注入領域(1×1018cm-3以上)や、高耐圧型MOSFETのドリフト領域または拡散型抵抗素子の拡散領域を形成する低濃度注入領域(1×1017cm-3以下)など、様々な注入領域が同一シリコン基板上に混在する。
このような半導体装置の構造については、非特許文献1等に開示されている。例えば、非特許文献1においては、図1および図6に、ソース・ドレインおよびドリフト領域(オフセット領域)を同一シリコン基板上に混在させた半導体装置のCMOS構造が開示されている。また、特許文献1には、CMOSFETおよびバイポーラトランジスタを同一基板上に形成するBi−CMOS集積回路の製造方法が開示されており、特許文献2には、オフセット領域を有する高耐圧トランジスタを含む半導体装置およびその製造方法が開示されている。
上記のように様々な注入領域が同一基板上に存在する場合、低濃度注入領域は製造過程にて発生するオートドープやコンタミネーション(注入コンタミや各種表面コンタミ等)の影響を受け易い。
例えば、LDD構造を形成した後の低濃度注入領域(低濃度注入活性領域)は、オートドープの影響を受け易い。LDD構造は、シリコン基板上にゲート酸化膜およびゲート電極を形成した後、CVD法等で酸化膜(1000Å程度)を堆積し、エッチングによりゲート電極の側面にサイドウォールを形成する。その際、マスクを用いないので、サイドウォール以外の酸化膜はエッチングされ、基板上に存在する全ての活性領域はシリコンが剥き出しの状態となる。その結果、低濃度活性領域と高濃度活性領域とがシリコン剥き出しの状態のまま同一基板上に存在することとなり、高濃度活性領域中の不純物成分が低濃度活性領域に混入するオートドープの影響を受ける可能性がある。なお、上記酸化膜エッチはオーバーエッチを設定するのが一般的である。従って、活性領域のシリコン層も若干エッチングされ、ゲート電極直下のシリコン界面と活性領域のシリコン界面とで段差が生じる構造となる。
また、高耐圧型pMOSFETの場合、低濃度注入領域であるp−オフセット領域をドリフト領域として活性領域中に有するので、高濃度不純物(P,B,As等)注入後のレジスト中に残留する不純物によってコンタミの影響を受け易い。レジストに打ち込まれたソース・ドレイン領域を形成するような高濃度の不純物は、アッシングによるレジスト除去では完全に除去できずレジスト中に残り易いと言われている。上記のような高濃度注入の際、活性領域に形成されたp−オフセット領域はレジストで覆われているが、上記のようなレジスト中の残留不純物によってコンタミの影響を受け、所望のp−オフセット領域を形成できない可能性がある。
以上の例のようなコンタミの影響によって、活性領域における拡散層の濃度・不純物プロファイルのバラツキを引き起こし、拡散抵抗の抵抗値バラツキや耐圧不良等のトラブルが発生する。
特に、近年の高耐圧型pMOSFETは、0.25μmのCMOSルールをベースにしており、一世代前のプロセスではソース・ドレイン領域に使用されていなかった高濃度のリンを使用する必要があるので、上述したような低濃度注入領域へのコンタミの影響が問題となっている。
本発明はこのような問題点を解決するためになされたものであり、コンタミから低濃度注入領域を保護できる半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板に1×1017cm-3以下の低濃度で不純物を選択的に注入し第一領域を形成する第一領域形成工程と、第一領域上にコンタミネーション保護膜を形成するコンタミネーション保護膜形成工程と、第一領域形成工程およびコンタミネーション保護膜形成工程よりも前あるいは後の少なくとも一方において、半導体基板に1×1018cm-3以上の高濃度で不純物を選択的に注入し第二領域を形成する第二領域形成工程とを備える。
本発明に係る半導体装置の製造方法は、半導体基板に1×1017cm-3以下の低濃度で不純物を選択的に注入し第一領域を形成する第一領域形成工程と、第一領域上にコンタミネーション保護膜を形成するコンタミネーション保護膜形成工程と、第一領域形成工程およびコンタミネーション保護膜形成工程よりも前あるいは後の少なくとも一方において、半導体基板に1×1018cm-3以上の高濃度で不純物を選択的に注入し第二領域を形成する第二領域形成工程とを備える。従って、第一領域を第二領域の形成時に高濃度に注入された不純物のコンタミネーションから保護することができる。
本発明に係る半導体装置およびその製造方法は、半導体からなる基板上において、低濃度注入領域に、TEOS膜等からなるコンタミ(コンタミネーション)保護膜を形成することを特徴とする。これにより、低濃度注入領域をコンタミから保護することが可能となる。以下、本発明の各実施の形態について詳細に説明する。なお、本明細書においては、1×1017cm-3以下の不純物濃度を低濃度とし1×1018cm-3以上の不純物濃度を高濃度として説明を行う。
<実施の形態1>
実施の形態1に係る半導体装置の製造方法は、上記のコンタミ保護膜の形成において、マスク(写真製版用露光マスク、以下同じ)を用いて選択的に形成される所定の領域とコンタミから保護すべき領域とが一致する場合に、この所定の領域を形成するために用いるマスクを、コンタミ保護膜の形成にも流用することを特徴とする。これにより、工程数やマスクの種類を低減し製造コストを低減することが可能となる。以下では、この所定の領域が、高耐圧型pMOSFET(HVpMOS)用のp−オフセット領域および拡散型抵抗素子の拡散領域(いずれも低濃度注入領域)である場合と、シリサイド化されない領域である場合とについて説明する。
実施の形態1に係る半導体装置の製造方法は、上記のコンタミ保護膜の形成において、マスク(写真製版用露光マスク、以下同じ)を用いて選択的に形成される所定の領域とコンタミから保護すべき領域とが一致する場合に、この所定の領域を形成するために用いるマスクを、コンタミ保護膜の形成にも流用することを特徴とする。これにより、工程数やマスクの種類を低減し製造コストを低減することが可能となる。以下では、この所定の領域が、高耐圧型pMOSFET(HVpMOS)用のp−オフセット領域および拡散型抵抗素子の拡散領域(いずれも低濃度注入領域)である場合と、シリサイド化されない領域である場合とについて説明する。
まず、図1に示されるように、半導体からなる基板101上に、フィールド酸化、写真製版、エッチング、およびレジスト除去等を順に行うことにより、素子分離膜102を形成する。これにより、基板101は、CMOS素子が形成されるCMOS領域200とHVpMOS素子が形成されるHVpMOS領域300と拡散型抵抗素子が形成される抵抗領域400とに分離される。また、CMOS領域200は、さらに、pMOS領域201とnMOS領域202とに分離される。
次に、図2に示されるように、基板101上にフォトレジスト103を形成し写真製版により部分的に開口させた後に、上方からBおよび高濃度のPを注入しnウェル104を形成する。これにより、基板101上のうちフォトレジスト103が開口された領域(nMOS領域202の全部およびHVpMOS領域300の右端の一部)にnウェル104(第二領域)が形成される。
次に、図3に示されるように、フォトレジスト103を除去して、基板101上にフォトレジスト105を形成し写真製版により部分的に開口させた後に、上方からBを注入しpウェル106を形成する。これにより、基板101上のうちフォトレジスト105が開口された領域(pMOS領域201の全部およびHVpMOS領域300の左端の一部)にpウェル106が形成される。
次に、図4に示されるように、基板101上に、ゲート酸化、シリコン堆積、写真製版、エッチング、およびレジスト除去等を順に行うことにより、ゲート酸化膜112およびゲート電極113を、pMOS領域201、nMOS領域202、およびHVpMOS領域300に、部分的に形成する。なお、ゲート酸化膜112およびゲート電極113は、pMOS領域201およびnMOS領域202においては、中央付近に配置され、HVpMOS領域300においては、pウェル106に接さず且つnウェル104に接するような右側の位置に配置される。
次に、図5に示されるように、基板101上にフォトレジスト121を形成し写真製版により部分的に開口させた後に、上方から低濃度のBを注入しp−オフセット領域122および拡散領域123を形成する。これにより、基板101上のうちフォトレジスト121が開口された領域にp−オフセット領域122(pウェル106とゲート電極113との間)および拡散領域123(抵抗領域400の中央付近)が形成される。このp−オフセット領域122は、pウェル106とゲート電極113との間の活性領域の不純物濃度を低くすることによりHVpMOSの耐圧を高めるためのものである。p−オフセット領域122を活性領域に配置することで、領域を有効に利用し素子寸法を小さくすることが可能となる。また、拡散領域123は、不純物濃度を低くすることにより抵抗値を高めた拡散型抵抗領域である。すなわち、p−オフセット領域122および拡散領域123は、本発明に係る第一領域に対応する。
p−オフセット領域122および拡散領域123は、低濃度注入領域であるので、上述したように、コンタミから保護される必要がある。本実施の形態においては、後の工程において、p−オフセット領域122および拡散領域123に、フォトレジスト132を用いてコンタミ保護膜133を形成する。すなわち、フォトレジスト132は、フォトレジスト121とはポジ−ネガ型が逆であり、同一のマスクを用いて形成可能である。
次に、図6に示されるように、フォトレジスト121を除去して、基板101上にフォトレジスト124を形成し写真製版により部分的に開口させた後に、上方からN2およびAsを注入しLDD領域125を形成する。これにより、基板101上のうちフォトレジスト124が開口され且つゲート電極113が配置されていない領域(nMOS領域202のpウェル106のゲート電極113外側およびHVpMOS領域300の右端のnウェル104の右端)にLDD領域125が部分的に形成される。
次に、図7に示されるように、フォトレジスト124を除去して、基板101上にTEOS膜131を厚み1000Å以上で全面的に形成する。なお、このTEOS膜131は、後の工程において、サイドウォール114およびコンタミ保護膜133を形成するためのものである。また、TEOSに限らず、NSG等からなる他の酸化膜を用いてもよい。
次に、図8に示されるように、TEOS膜131上にフォトレジスト132を形成し写真製版により部分的に残るように除去する。このフォトレジスト132は、上述したようにフォトレジスト121とはポジ−ネガ型が逆であるので、フォトレジスト121,132は、1種類のマスクにより形成が可能である。これにより、マスクの種類を低減し製造コストを低減することが可能となる。
次に、図9に示されるように、TEOS膜131を、フォトレジスト132直下を除きエッチバックする。これにより、フォトレジスト132直下にコンタミ保護膜133が形成されるとともに、ゲート電極113の側面にサイドサイドウォール114が形成される。すなわち、ゲート酸化膜112とゲート電極113とサイドサイドウォール114とからなるゲート構造111が形成される。なお、本実施の形態においては、コンタミ保護膜133が形成される領域(すなわちp−オフセット領域122および拡散領域123)は、シリサイド化されない領域と一致するものとする。従って、このコンタミ保護膜133は、後の工程において、シリサイド領域を形成するためのシリサイド保護膜としても機能する。
なお、図9においては、背景技術として説明した従来の半導体装置と同様に、ゲート電極113直下の領域のシリコン界面と、ゲート電極113直下ではない領域(素子分離膜102を除く)とで、段差が生じている。但し、本実施の形態では、p−オフセット領域122および拡散領域123においては、フォトレジスト132で覆われた状態でTEOS膜131のエッチバックが行われるので、ゲート電極113直下の領域と同様に、シリコン層がオーバーエッチされない。従って、p−オフセット領域122および拡散領域123におけるシリコン界面の高さは、ゲート電極113直下におけるシリコン界面の高さと等しくなる。
次に、図10に示されるように、フォトレジスト132を除去して、基板101上にフォトレジスト134を形成し写真製版により部分的に開口させた後に、上方から高濃度のPおよびAsを注入しn+ソースドレイン領域135(第二領域)を形成する。これにより、基板101上のうちフォトレジスト134が開口され且つゲート構造111が配置されていない領域(図6においてLDD領域125が形成される領域と同じ)にn+ソースドレイン領域135が形成される。
次に、図11に示されるように、基板101上にフォトレジスト141を形成し写真製版により部分的に開口させた後に、上方からBF2 +を注入しp+ソースドレイン領域142を形成する。これにより、基板101上のうちフォトレジスト141が開口され且つゲート構造111およびコンタミ保護膜133が配置されていない領域(nMOS領域202のnウェル104のゲート電極113外側およびHVpMOS領域300の左端のpウェル106の全部およびHVpMOS領域300の右端のnウェル104の中央付近および抵抗領域400の両端)にp+ソースドレイン領域142が形成される。
次に、図12に示されるように、フォトレジスト141を除去した後に、上方からTiNやCo等のシリサイド材料をスパッタにより添加する。これにより、基板101のうちコンタミ保護膜133が形成されていない領域にシリサイド領域(図示しない)が形成される。上述したように、本実施の形態においては、コンタミから保護すべき領域とシリサイド化されない領域とが一致しているので、コンタミ保護膜133がシリサイド保護膜としても機能する。従って、1種類のマスクにより形成されるフォトレジスト132を用いて、コンタミ保護およびシリサイド保護の両方を行うことが可能となる。これにより、マスクの種類を低減し製造コストを低減することが可能となる。一般的に、半導体装置の製造プロセスにおいては、主に電極の低抵抗化を目的としてソースドレイン領域上に金属シリサイドが形成されるが、ソースドレイン領域以外の活性領域において、シリサイド化されない領域がコンタミから保護すべき領域に一致している場合に、上記のような効果を奏する。
このように、本実施の形態に係る半導体装置の製造方法においては、低濃度注入領域としてのp−オフセット領域122および拡散領域123に、TEOS膜131からなるコンタミ保護膜133を形成する。従って、0.25μmのCMOSルールをベースにした半導体装置において、低濃度注入領域としてのp−オフセット領域122および拡散領域123を、nウェル104やn+ソースドレイン領域135の形成時に高濃度に注入されたP等のコンタミから保護することができる。よって、活性領域における拡散層の濃度・不純物プロファイルのバラツキを低減し、拡散抵抗の抵抗値バラツキや耐圧不良等のトラブルを防ぐことができる。
また、本実施の形態に係る半導体装置の製造方法においては、低濃度注入領域としてのp−オフセット領域122および拡散領域123を形成するためのマスク(すなわちフォトレジスト121の開口に用いるマスク)を、コンタミ保護膜133を形成するために(すなわちフォトレジスト132の開口に)流用する。従って、工程数やマスクの種類を低減し製造コストを低減することができるという効果を奏する。
また、本実施の形態に係る半導体装置の製造方法においては、コンタミから保護すべき領域とシリサイド化されない領域とが一致する場合に、シリサイド化に用いるマスクを、コンタミ保護膜133の形成に流用する。従って、工程数やマスクの種類をさらに低減し製造コストを低減することができるという効果を奏する。
<実施の形態2>
実施の形態1においては、低濃度不純物を注入することによりp−オフセット領域122および拡散領域123を同時に形成し、この注入に用いるマスクをコンタミ保護膜133の形成に流用する。しかし、p−オフセット領域122および拡散領域123に限らず、その他の一般的な低濃度注入領域を形成するために用いるマスクを、コンタミ保護膜133の形成に流用してもよい。また、この低濃度注入領域は、複数個(複数種)が別々の工程で形成されてもよい。実施の形態2に係る半導体装置の製造方法においては、2種類の低濃度注入領域を別々の工程で基板101上に形成する場合について説明する。
実施の形態1においては、低濃度不純物を注入することによりp−オフセット領域122および拡散領域123を同時に形成し、この注入に用いるマスクをコンタミ保護膜133の形成に流用する。しかし、p−オフセット領域122および拡散領域123に限らず、その他の一般的な低濃度注入領域を形成するために用いるマスクを、コンタミ保護膜133の形成に流用してもよい。また、この低濃度注入領域は、複数個(複数種)が別々の工程で形成されてもよい。実施の形態2に係る半導体装置の製造方法においては、2種類の低濃度注入領域を別々の工程で基板101上に形成する場合について説明する。
まず、図13に示されるように、半導体からなる基板101上に、フィールド酸化、写真製版、エッチング、およびレジスト除去等を順に行うことにより、素子分離膜102を形成する。これにより、基板101は、CMOS素子が形成されるCMOS領域200と不純物濃度が低くコンタミからの保護が必要な活性領域500,600と、不純物濃度が高くコンタミからの保護が不要な(コンタミの原因となる)活性領域700とに分離される。また、CMOS領域200は、さらに、pMOS領域201とnMOS領域202とに分離される。
次に、図14に示されるように、基板101上にフォトレジスト103を形成し写真製版により部分的に開口させた後に、上方からBおよび高濃度のPを注入しnウェル104を形成する。これにより、基板101上のうちフォトレジスト103が開口された領域(nMOS領域202の全部および活性領域700の全部)にnウェル104(第二領域)が形成される。
次に、図15に示されるように、フォトレジスト103を除去して、基板101上にフォトレジスト105を形成し写真製版により部分的に開口させた後に、上方からBを注入しpウェル106を形成する。これにより、基板101上のうちフォトレジスト105が開口された領域(pMOS領域201の全部)にpウェル106が部分的に形成される。
次に、図16に示されるように、基板101上に、ゲート酸化、シリコン堆積、写真製版、エッチング、およびレジスト除去等を順に行うことにより、ゲート酸化膜112およびゲート電極113を、pMOS領域201およびnMOS領域202に、部分的に形成する。なお、ゲート酸化膜112およびゲート電極113は、pMOS領域201およびnMOS領域202においては、中央付近に配置される。
次に、図17に示されるように、基板101上にフォトレジスト121aを形成し写真製版により部分的に開口させた後に、上方から低濃度のBを注入し低濃度領域152を形成する。これにより、基板101上のうちフォトレジスト121aが開口された領域に低濃度注入領域152(活性領域500の全部)が部分的に形成される。
次に、図18に示されるように、フォトレジスト121aを除去して、基板101上にフォトレジスト121bを形成し写真製版により部分的に開口させた後に、上方から低濃度のPを注入し低濃度領域153を形成する。これにより、基板101上のうちフォトレジスト121bが開口された領域に低濃度注入領域153(活性領域600の全部)が部分的に形成される。
低濃度領域152,153は、上述したように、コンタミから保護される必要がある。本実施の形態においては、後の工程において、低濃度領域152,153に、フォトレジスト132を用いてコンタミ保護膜133を形成する。従って、このフォトレジスト121a,121bを形成するためにそれぞれ用いられたマスクは、フォトレジスト132を形成するために用いることが可能である(すなわち、フォトレジスト121aを形成するために用いられたマスクとフォトレジスト121bを形成するために用いられたマスクとを組み合わせることにより、フォトレジスト121とはポジ−ネガ型が逆のフォトレジスト132を形成することが可能である)。すなわち、低濃度領域152,153は、本発明に係る第一領域に対応する。
次に、図19に示されるように、フォトレジスト121を除去して、基板101上にフォトレジスト124を形成し写真製版により部分的に開口させた後に、上方からN2およびAsを注入しLDD領域125を形成する。これにより、基板101上のうちフォトレジスト124が開口され且つゲート電極113が配置されていない領域(pMOS領域201のpウェル106のゲート電極113外側)にLDD領域125が部分的に形成される。
次に、図20に示されるように、フォトレジスト124を除去して、基板101上にTEOS膜131を厚み1000Å以上で全面的に形成する。なお、このTEOS膜131は、後の工程において、サイドウォール114およびコンタミ保護膜133を形成するためのものである。また、TEOSに限らず、NSG等からなる他の酸化膜を用いてもよい。
次に、図21に示されるように、TEOS膜131上にフォトレジスト132を形成し写真製版により部分的に残るように除去する。このフォトレジスト132は、上述したようにフォトレジスト121a,121bを形成するためのマスクを流用して形成できるので、フォトレジスト121a,121b,132は、2種類のマスクにより形成が可能である。これにより、マスクの種類を低減し製造コストを低減することが可能となる。
次に、図22に示されるように、TEOS膜131を、フォトレジスト132直下を除きエッチバックする。これにより、フォトレジスト132直下にコンタミ保護膜133が形成されるとともに、ゲート電極113の側面にサイドサイドウォール114が形成される。すなわち、ゲート酸化膜112とゲート電極113とサイドサイドウォール114とからなるゲート構造111が形成される。なお、本実施の形態においては、コンタミ保護膜133が形成される領域(すなわち低濃度領域152,153)は、シリサイド化されない領域と一致するものとする。従って、このコンタミ保護膜133は、後の工程において、シリサイド領域を形成するためのシリサイド保護膜としても機能する。
次に、図23に示されるように、フォトレジスト132を除去して、基板101上にフォトレジスト134を形成し写真製版により部分的に開口させた後に、上方から高濃度のPおよびAsを注入しn+ソースドレイン領域135(第二領域)を形成する。これにより、基板101上のうちフォトレジスト134が開口され且つゲート構造111が配置されていない領域(図19においてLDD領域125が形成される領域と同じ)にn+ソースドレイン領域135が部分的に形成される。
次に、図24に示されるように、基板101上にフォトレジスト141を形成し写真製版により部分的に開口させた後に、上方からBF2 +を注入しp+ソースドレイン領域142を形成する。これにより、基板101上のうちフォトレジスト141が開口され且つゲート構造111およびコンタミ保護膜133が配置されていない領域(nMOS領域202のnウェル104のゲート電極113外側)にp+ソースドレイン領域142が形成される。
次に、図25に示されるように、フォトレジスト141を除去した後に、上方からTiNやCo等のシリサイド材料をスパッタにより添加する。これにより、基板101のうちコンタミ保護膜133が形成されていない領域にシリサイド領域(図示しない)が形成される。上述したように、本実施の形態においては、コンタミから保護すべき領域とシリサイド化されない領域とが一致しているので、コンタミ保護膜133がシリサイド保護膜としても機能する。従って、2種類のマスクにより形成されるフォトレジスト132を用いて、コンタミ保護およびシリサイド保護の両方を行うことが可能となる。これにより、マスクの種類を低減し製造コストを低減することが可能となる。
このように、本実施の形態に係る半導体装置の製造方法においては、実施の形態1に係るp−オフセット領域122および拡散領域123に限らず、その他の一般的な低濃度注入領域である活性領域500,600においても、実施の形態1を適用している。これにより、実施の形態1と同様の効果を奏する。
なお、上述においては、2種類の低濃度注入領域152,153を別々の工程で形成する場合について説明したが、2種類に限らず、3種類以上の低濃度注入領域を別々の工程で形成してもよい(勿論、1種類の低濃度注入領域を一工程で形成してもよい)。このような場合であっても、n種類の低濃度注入領域を形成するために用いられたn種類のマスクそれぞれを組み合わせることにより、コンタミ保護膜133を形成するために用いることが可能である。
また、実施の形態1〜2においては、コンタミ保護膜133を、シリサイド領域や低濃度注入領域(p−オフセット領域122、拡散領域123、および低濃度注入領域152,153)と共通のマスクを用いて形成する場合について説明したが、これに限らず、コンタミ保護膜133を、シリサイド領域や低濃度注入領域と別々のマスクを用いて別々の工程で形成してもよい。
101 基板、102 素子分離膜、103,105,121,124,132,134,141 フォトレジスト、104 nウェル、106 pウェル、111 ゲート構造、112 ゲート酸化膜、113 ゲート電極、114 サイドウォール、122 p−オフセット領域、123 拡散領域、125 LDD領域、131 TEOS膜、133 コンタミ保護膜、135 n+ソースドレイン領域、142 p+ソースドレイン領域、152,153 低濃度領域、200 CMOS領域、201 pMOS領域、202 nMOS領域、300 HVpMOS領域、400 抵抗領域、500,600,700 活性領域。
Claims (8)
- 半導体基板に1×1017cm-3以下の低濃度で不純物を選択的に注入し第一領域を形成する第一領域形成工程と、
前記第一領域上にコンタミネーション保護膜を形成するコンタミネーション保護膜形成工程と、
前記第一領域形成工程および前記コンタミネーション保護膜形成工程よりも前あるいは後の少なくとも一方において、前記半導体基板に1×1018cm-3以上の高濃度で不純物を選択的に注入し第二領域を形成する第二領域形成工程と
を備える半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
前記第一領域形成工程においては、所定のマスクを用いてフォトレジストが形成され、
前記コンタミネーション保護膜形成工程においては、前記所定のマスクを用いて前記フォトレジストとはポジ−ネガ型が逆であるフォトレジストが形成される
半導体装置の製造方法。 - 請求項1又は請求項2に記載の半導体装置の製造方法であって、
前記コンタミネーション保護膜をシリサイド保護膜として用いて前記基板に選択的にシリサイド材料を注入する工程
をさらに備える半導体装置の製造方法。 - 請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法であって、
前記第二領域形成工程においては、前記不純物としてリンが注入される
半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法であって、
前記第一領域は、高耐圧型電界効果トランジスタのオフセット領域または拡散抵抗領域の少なくとも一方を含む
半導体装置の製造方法。 - 半導体基板上に選択的に形成され1×1017cm-3以下の低い不純物濃度を有する第一領域と、
前記半導体基板上に選択的に形成され1×1018cm-3以上の高い不純物濃度を有し表面高さが前記第一領域より低く位置するソースドレイン領域と、
を備える半導体装置。 - 請求項6に記載の半導体装置であって、
前記ソースドレイン領域に近接して配置されたゲート電極の直下の領域は表面高さが前記第一領域に等しい
半導体装置。 - 請求項6又は請求項7に記載の半導体装置であって、
前記第一領域は、高耐圧型電界効果トランジスタのオフセット領域または拡散抵抗領域の少なくとも一方を含む半導体装置。
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