JP6731344B2 - ハイブリッドの高−ｋ ｆｉｒｓｔ及び高−ｋ ｌａｓｔリプレースメントゲートプロセス - Google Patents

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    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
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    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
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Description

本願は、概して集積回路に関し、特に、集積回路におけるリプレースメントゲートトランジスタに関連する。
集積回路のためのジオメトリがますます縮小されてくるにつれて、より小さな寸法への縮小を可能にするために、ポリシリコントランジスタゲートが金属ゲートで置き換えられてきている。電圧がポリシリコンゲートに印加されるとき、ゲート誘電体の隣のポリシリコン粒子はキャリアが枯渇し、ゲート誘電体の電気的厚みが増大され、短チャネル効果が悪化する。金属ゲートに電圧が印加されるとき金属ゲートは枯渇しない。
ＰＭＯＳ金属ゲートの仕事関数は、通常、ドーパントを活性化するためなど、金属ゲートが高い温度に晒されるとき変わるので、ＰＭＯＳ仕事関数の問題を回避するためにリプレースメントゲートプロセスが開発されてきている。リプレースメントゲートプロセスにおいて、トランジスタは典型的に、まず、二酸化シリコンゲート誘電体を備えたポリシリコンゲートを用いて通常の方式で構築される。ポリシリコンゲート及びゲート誘電体は、その後取り除かれ、高−ｋゲート誘電体及び金属ゲートで置き換えられる。薄い二酸化シリコン誘電体が、高−ｋゲート誘電体の堆積前に単結晶シリコントランジスタチャネル上に成長される。薄い二酸化シリコンが成長されるときシリサイドがウエハ上にあるため、この薄い二酸化シリコンが成長され得る温度が制限される。従って、薄い二酸化シリコン誘電体は、典型的に、ＳＣ１（ＮＨ４ＯＨ＋Ｈ２Ｏ２）を用いて化学的に成長される。化学成長された二酸化シリコン誘電体は品質が最低限のものとなり得る。
集積回路が、高品質の熱成長された界面誘電体上に高−ｋ ｆｉｒｓｔゲート誘電体を備えた金属ゲートＮＭＯＳトランジスタを有し、また、化学成長された界面誘電体上に高−ｋ ｌａｓｔゲート誘電体を備えた金属ゲートＰＭＯＳトランジスタを有する。或る集積回路プロセスにより、高品質の熱成長された界面誘電体上に高−ｋ ｆｉｒｓｔゲート誘電体を備えた金属ゲートＮＭＯＳトランジスタが形成され、化学成長された界面誘電体上に高−ｋ ｌａｓｔゲート誘電体を備えた金属ゲートＰＭＯＳトランジスタが形成される。
例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。
別の例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 別の例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 別の例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 別の例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。 別の例示の製造シーケンスの連続的段階で図示される例示の集積回路の断面である。
図１Ｈは、例示の実施例に従って形成された集積回路を示し、ＮＭＯＳトランジスタが、高品質のゲート誘電体１０６上に堆積される高−ｋ ｆｉｒｓｔ誘電体１０８を含むゲート誘電体スタックを備える。本実施例のＰＭＯＳトランジスタ１３２が、第２のゲート誘電体１３４上に堆積される高−ｋ ｌａｓｔ誘電体１３６を含むゲート誘電体スタックを有する。例示のプロセスが、ＮＭＯＳトランジスタ１３０のための高品質のゲート酸化物１０６を提供し、また一方で、ＰＭＯＳトランジスタ１３２のための望ましい仕事関数も提供する。また、この例示のプロセスは、ＮＭＯＳのための高−ｋ誘電体１０８とＰＭＯＳトランジスタのための高−ｋ誘電体１３６とを独立的に最適化することが可能な柔軟性を提供する。ＮＭＯＳトランジスタ上のより高品質なゲート誘電体は、トランジスタ性能を改善するキャリア移動度を改善し得、また、ゲート電流を低減し得、それにより、スタンバイ電流を低減し、バッテリー寿命を延ばす。
図１Ａ〜図１Ｈは、集積回路を形成するためのプロセスを図示するプロセスフローにおける主な工程を示し、集積回路は、高品質のゲート誘電体１０６及び高−ｋ ｆｉｒｓｔゲート誘電体１０８を備えるＮＭＯＳトランジスタ１３０を備え、及び高−ｋ ｌａｓｔゲート誘電体１３４を備えるＰＭＯＳトランジスタ１３２を備える。
図１Ａは、部分的に処理されたＣＭＯＳ集積回路の断面であり、このＣＭＯＳ集積回路は、ポリシリコンリプレースメントゲート１１４を備えたＮＭＯＳトランジスタ１３０を備え、及びポリシリコンリプレースメントゲート１１６を備えたＰＭＯＳトランジスタ１３２を備える。ＮＭＯＳ及びＰＭＯＳポリシリコンリプレースメントゲート１１４及び１１６は、二酸化シリコン又は窒化された二酸化シリコンなどの高品質のゲート誘電体１０６上に形成される。１〜４ｎｍの範囲の厚みを有する、ＨｆＯｘ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＺｒＯ２、ＨｆＺｒＯｘ、ＡｌＯｘ、及びＴｉＯｘなどの高−ｋ ｆｉｒｓｔ誘電体が、原子層堆積（ＡＬＤ）などのプロセスを用いて高品質の熱成長されたゲート誘電体１０６上に堆積される。（二酸化シリコンなどの任意選択の犠牲層が、高−ｋ ｆｉｒｓｔ誘電体１０８上に、ポリシリコンリプレースメントゲート１１４の除去の間それを保護するために堆積され得る）。ｎ型ソース及びドレインエクステンション１１８が、ＮＭＯＳポリシリコンリプレースメントゲート１１４に自己整合されて注入される。ｐ型ソース及びドレインエクステンション１２０が、ＰＭＯＳポリシリコンリプレースメントゲート１１６に自己整合されて注入される。ｎ型ディープソース及びドレイン拡散１２４が、ＮＭＯＳポリシリコンリプレースメントゲート１１４上の側壁１１５に自己整合されて注入される。ｐ型ディープソース及びドレイン拡散１２６が、ＰＭＯＳポリシリコンリプレースメントゲート１１６上の側壁１１５に自己整合されて注入される。リプレースメントゲート誘電体１２８が、トランジスタゲート１１４及び１１６の上に堆積され、ＮＭＯＳ１１４及びＰＭＯＳ１１６ポリシリコンリプレースメントゲートの頂部を露出させるように化学機械研磨（ＣＭＰ）を用いて平坦化される。
高品質のゲート誘電体１０６は、０．５〜１．５ｎｍの範囲の厚みまで及び８５０℃より高い温度でインサイチュ・スチーム酸化（ＩＳＳＧ）を用いて成長されたＳｉＯ２であり得る。高品質のＳｉＯ２１０６の表面をシリコンオキシナイトライドに変えるために、デカップルドプラズマ窒化（ＤＰＮ）が用いられ得る。例示の一実施例において、高品質の熱成長されたＳｉＯ２を備えるＮＭＯＳトランジスタであって、０．８ｎｍのＩＳＳＧ酸化物が成長され、約１．５ｎｍのＨｆＯｘ１０８が、ＡＬＤを用いて二酸化シリコン１０６上に堆積される。
図１Ｂに示すように、ＮＭＯＳポリシリコンリプレースメントゲート１１４が取り除かれることを防止するために、ＮＭＯＳトランジスタフォトレジストパターン１１５が、ＮＭＯＳトランジスタ１３０の上に形成される。ＰＭＯＳポリシリコンリプレースメントゲート１１６は、ＰＭＯＳリプレースメントゲートトランジスタトレンチを形成するためにエッチングにより取り除かれる。高−ｋ ｆｉｒｓｔゲート誘電体１０８及び高品質のゲート誘電体１０６が、ＰＭＯＳリプレースメントゲートトランジスタトレンチの底部からエッチングされる。
図１Ｃを参照すると、フォトレジストパターン１１５が取り除かれ、低温ゲート誘電体１３４が、ＰＭＯＳトランジスタ１３２のチャネルの上に成長又は堆積される。高−ｋ ｌａｓｔゲート誘電体１３６がその後堆積される。低温ゲート誘電体１３４は、ＳＣ１ウェット化学成分を用いて成長されたＳｉＯｘであり得る。例示の一実施例において、約０.６ｎｍのＳｉＯｘが、ＳＣ１を用いて化学的に成長される。高−ｋ ｌａｓｔ誘電体は、約１〜３ｎｍの範囲の厚みの、ＨｆＯｘ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＺｒＯ２、ＨＦＺｒＯｘ、Ａｌ０ｘ、及びＴｉＯｘなどの高−ｋ誘電体であり得る。例示の一実施例において、約１．５ｎｍのＨｆＯｘがＡＬＤを用いて堆積される。
図１Ｄに示すように、その後、ＰＭＯＳ金属ゲート材料１３８が、ＰＭＯＳリプレースメントゲートトレンチ内に及びＮＭＯＳトランジスタ１３０の上に堆積される。例えば、ＰＭＯＳ金属ゲート材料１３８は、チタン窒化物、窒化タンタル、アルミニウム、及びプラチナから成るグループの一つ又は複数の金属を含み得る。例示の一実施例において、ＰＭＯＳ金属ゲート材料１５４は、約８ｎｍのチタン窒化物である。
図１Ｅにおいて、ＰＭＯＳトランジスタ１３２からＰＭＯＳ金属ゲート材料１３８が取り除かれることを防ぐために、ＰＭＯＳ金属ゲートフォトレジストパターン１４０が集積回路上に形成される。ＰＭＯＳ金属ゲート材料１３８、高−ｋ ｌａｓｔ誘電体１３６、及びＮＭＯＳポリシリコンリプレースメントゲート１１４は、ＮＭＯＳトランジスタ１３０から取り除かれて、ＮＭＯＳリプレースメントゲートトランジスタトレンチを形成する。（高−ｋ ｌａｓｔ誘電体の除去の前に、存在する場合は任意選択の犠牲層が取り除かれ得る。）
図１Ｆを参照すると、フォトレジストパターン１４０が取り除かれ、ＮＭＯＳトランジスタ金属ゲート材料１４２が、ＮＭＯＳトランジスタリプレースメントゲートトレンチ内に堆積される。例えば、ＮＭＯＳ金属ゲート材料１４２は、チタン、アルミニウム、チタンアルミニウム合金、及びタングステンから成るグループからの一つ又は複数の金属を含み得る。例示の一実施例において、ＮＭＯＳ金属ゲート材料１４２は、約３ｎｍのチタンアルミニウム合金である。
図１Ｇに示すようにリプレースメントゲート誘電体１２８の表面からＮＭＯＳ金属ゲート材料１４２オーバーフィル及びＰＭＯＳ金属ゲート材料１３８オーバーフィルを取り除くために、ＣＭＰが用いられる。
図１Ｈに示すように、プレメタル誘電体層（ＰＭＤ）１４４を介する及びリプレースメントゲート誘電体層１２８を介する、ディープソース及びドレイン拡散１２４及び１２６と、相互接続１４８の第１の層との間の電気的接続に影響を与えるために、ＰＭＤ１４４層が堆積され得、及びコンタクトプラグ１４６が形成され得る。集積回路を完成するために、相互接続１４８の第１の層の上にビアにより電気的に接続される誘電体及び相互接続の付加的な層が形成され得る。
図２Ａ〜図２Ｆは、ＮＭＯＳトランジスタ１３０上の高品質の界面誘電体１０６上の高−ｋ ｆｉｒｓｔゲート誘電体１０８と、ＰＭＯＳトランジスタ１３２上の化学成長された界面誘電体１３４上の高−ｋ ｌａｓｔゲート誘電体１３４とを形成するための代替の実施例を示す。この実施例において、図２Ａの前の処理工程は、図１Ａまでの及び図１Ａを含む処理工程と同じである。
図２Ａに示すように、図１Ａに記載される処理工程に続いて、ポリシリコンリプレースメントゲート１１４及び１１６が取り除かれる。例示の一実施例において、高−ｋ ｆｉｒｓｔゲート誘電体１０８は、ＡＬＤを用いて１ｎｍ〜３ｎｍの範囲の厚みで堆積されるＨｆＯｘであり、高品質のゲート誘電体１０６は、ＩＳＳＧを用いて８５０℃より高い温度で０．５〜１．５ｎｍの範囲の厚みで成長される二酸化シリコンである。
図２Ｂにおいて、ＮＭＯＳトランジスタ１３０から高−ｋ ｆｉｒｓｔゲート誘電体１０８及び高品質のゲート誘電体１０６が取り除かれることを防止するために、ＮＭＯＳトランジスタエリア１３０の上に或るパターンを備えた、集積回路上のＮＭＯＳトランジスタフォトレジストパターン１３５が形成される。ＰＭＯＳトランジスタリプレースメントゲートトレンチの底部から高−ｋ ｆｉｒｓｔゲート誘電体１０８及び高品質のゲート誘電体１０６を取り除くために、単結晶シリコンに対して高い選択性を有するエッチングが用いられる。
図２Ｃを参照すると、フォトレジストパターン１３５が取り除かれ、ＰＭＯＳトランジスタ１３２リプレースメントゲートトレンチの底部におけるチャネルの上に低温ゲート誘電体１３４が成長又は堆積される。高−ｋ ｌａｓｔゲート誘電体１３６がその後堆積される。この実施例において、高−ｋ ｌａｓｔゲート誘電体１３６は、高い選択性で高−ｋ ｆｉｒｓｔゲート誘電体１０８から除去可能である。ゲート酸化物誘電体１３４は、ＳＣ１ウェット化学成分を用いて成長され得る。例示の一実施例において、約０．６ｎｍのゲート酸化物１３４が、ＳＣ１を用いて化学的に成長される。高−ｋ ｌａｓｔゲート誘電体は、約１〜２ｎｍの範囲の厚みの、ＨｆＯｘ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＺｒＯ２、ＨＦＺｒＯｘ、Ａｌ０ｘ、及びＴｉＯｘなどの高−ｋ誘電体であり得る。例示の一実施例において、高−ｋ ｌａｓｔゲート誘電体１３６は、ＡＬＤを用いて約４０％のシリコン含有量で及び約１ｎｍ〜３ｎｍの範囲の厚みに堆積される、ＨｆＳｉＯＮである。別の例示の実施例において、高−ｋ ｌａｓｔゲート誘電体１３６は、ＡＬＤを用いて約１ｎｍ〜２ｎｍの範囲の厚みに堆積されるＺｒＯ２である。
図２Ｄに示すように、その後、ＮＭＯＳ及びＰＭＯＳトランジスタリプレースメントゲートトレンチ内にＰＭＯＳ金属ゲート材料１３８が堆積される。例えば、ＰＭＯＳ金属ゲート材料１３８は、チタン窒化物、窒化タンタル、アルミニウム、及びプラチナからから成るグループの一つ又は複数の金属を含み得る。例示の一実施例において、ＰＭＯＳ金属ゲート材料１３８は、約８ｎｍのチタン窒化物である。
図２Ｅにおいて、ＰＭＯＳ金属ゲート材料１３８がＰＭＯＳトランジスタ１３２から取り除かれることを防止するために、集積回路上にＰＭＯＳ金属ゲートフォトレジストパターン１４０が形成される。ＰＭＯＳ金属ゲート材料１３８及び高−ｋ ｌａｓｔ誘電体１３６は、ＮＭＯＳトランジスタ１３０から取り除かれる。例示の一実施例において、ＨｆＳｉＯＮ高−ｋ ｌａｓｔゲート誘電体が、約８０℃の温度で１０００：１のＨＦを用いて、ＨｆＯｘ高−ｋゲートｆｉｒｓｔ誘電体からエッチングされる。約２０：１のＨｆＳｉＯＮ対ＨｆＯｘのため又はＺｒＯ２対ＨｆＯｘのためのエッチング選択性がこのエッチングを用いて達成され得る。
この例示の実施例において、図２Ｄにおいて説明された工程後の後続の処理は、前の実施例の図１Ｆ〜図１Ｈに図示した工程で説明されたプロセスと同じである。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。

Claims (19)

  1. 集積回路を形成するプロセスであって、
    前記集積回路の部分的に処理されたウエハを提供することと、
    ８５０℃以上の温度で前記部分的に処理されたウエハ上に第１のゲート誘電体を成長させることと、
    前記第１のゲート誘電体上に高−ｋの最初の（ｆｉｒｓｔ）ゲート誘電体を堆積させることと、
    前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＮＭＯＳトランジスタのＮＭＯＳポリシリコンリプレースメントゲートを形成することと、
    前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＰＭＯＳトランジスタのＰＭＯＳポリシリコンリプレースメントゲートを形成することと、
    前記リプレースメントゲートＮＭＯＳトランジスタの上と前記リプレースメントゲートＰＭＯＳトランジスタの上とにリプレースメントゲート誘電体を堆積させることと、
    前記ＰＭＯＳポリシリコンリプレースメントゲートの頂部を露出させ、前記ＮＭＯＳポリシリコンリプレースメントゲートの頂部を露出させるために、前記リプレースメントゲート誘電体を平坦化することと、
    前記ＮＭＯＳポリシリコンリプレースメントゲートを覆って前記ＰＭＯＳポリシリコンリプレースメントゲートを露出させるＮＭＯＳトランジスタフォトレジストパターンを形成することと、
    ＰＭＯＳリプレースメントゲートトレンチを形成するために前記ＰＭＯＳポリシリコンリプレースメントゲートを取り除くことと、
    前記ＰＭＯＳリプレースメントゲートトレンチの底部から、前記高−ｋの最初のゲート誘電体を取り除き、前記第１のゲート誘電体を取り除くことと、
    前記ＮＭＯＳトランジスタフォトレジストパターンを取り除くことと、
    少なくとも前記ＰＭＯＳリプレースメントゲートトレンチの前記底部を覆う第２のゲート誘電体を形成することと、
    少なくとも前記ＰＭＯＳリプレースメントゲートトレンチ内に高−ｋの最後の（ｌａｓｔ）ゲート誘電体を堆積させることと、
    前記高−ｋの最後のゲート誘電体上にＰＭＯＳ金属ゲート材料を堆積させることと、
    前記リプレースメントゲートＰＭＯＳトランジスタの領域を覆って前記リプレースメントゲートＮＭＯＳトランジスタの領域を露出させるＰＭＯＳトランジスタフォトレジストパターンを形成することと、
    前記リプレースメントゲートＮＭＯＳトランジスタの領域から前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
    前記リプレースメントゲートＮＭＯＳトランジスタの領域から前記高−ｋの最後のゲート誘電体をエッチングすることと、
    ＮＭＯＳリプレースメントゲートトレンチを形成するために前記ＮＭＯＳポリシリコンリプレースメントゲートをエッチングすることと、
    前記ＰＭＯＳトランジスタフォトレジストパターンを取り除くことと、
    少なくとも前記ＮＭＯＳリプレースメントゲートトレンチ内にＮＭＯＳ金属ゲート材料を堆積させることと、
    前記ＮＭＯＳリプレースメントゲートトレンチにおいてＮＭＯＳ金属ゲートを形成し、前記ＰＭＯＳリプレースメントゲートトレンチにおいてＰＭＯＳ金属ゲートを形成するために、前記ＮＭＯＳ金属ゲート材料と前記ＰＭＯＳ金属ゲート材料とを研磨して取り除くことと、
    を含む、プロセス。
  2. 請求項１に記載のプロセスであって、
    前記第１のゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する二酸化シリコンであり、
    前記第２のゲート誘電体が、約０．６ｎｍの厚みを有する、プロセス。
  3. 請求項１に記載のプロセスであって、
    前記高−ｋの最初のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択され、
    前記高−ｋの最後のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択される、プロセス。
  4. 請求項１に記載のプロセスであって、
    前記ＮＭＯＳ金属ゲート材料が、チタンとアルミニウムとチタンアルミニウム合金とタングステンとから成るグループから選択され、
    前記ＰＭＯＳ金属ゲート材料が、チタン窒化物と窒化タンタルとアルミニウムとプラチナとから成るグループから選択される、プロセス。
  5. 請求項１に記載のプロセスであって、
    前記第１のゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する窒化された二酸化シリコンであり、
    前記高−ｋの最初のゲート誘電体が、１〜３ｎｍの範囲の厚みを有するＨｆＯｘであり、
    前記ＮＭＯＳ金属ゲート材料が、約３ｎｍの厚みを有するチタンアルミニウム合金であり、
    前記第２のゲート誘電体が、約０．６ｎｍの厚みを有してＳＣ１で化学成長され、
    前記高−ｋの最後のゲート誘電体が、１〜３ｎｍの範囲の厚みを有するＨｆＯｘであり、
    前記ＰＭＯＳ金属ゲート材料が、約８ｎｍの厚みを有するチタン窒化物である、プロセス。
  6. 集積回路を形成するプロセスであって、
    前記集積回路の部分的に処理されたウエハを提供することと、
    ８５０℃以上の温度で前記部分的に処理されたウエハ上に第１のゲート誘電体を成長させることと、
    前記第１のゲート誘電体上に高−ｋの最初の（ｆｉｒｓｔ）ゲート誘電体を堆積させることと、
    前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＮＭＯＳトランジスタのＮＭＯＳポリシリコンリプレースメントゲートを形成することと、
    前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＰＭＯＳトランジスタのＰＭＯＳポリシリコンリプレースメントゲートを形成することと、
    前記リプレースメントゲートＮＭＯＳトランジスタの上と前記リプレースメントゲートＰＭＯＳトランジスタの上とにリプレースメントゲート誘電体を堆積させることと、
    前記ＰＭＯＳポリシリコンリプレースメントゲートの頂部と前記ＮＭＯＳポリシリコンリプレースメントゲートの頂部とを露出させるために、前記リプレースメントゲート誘電体を平坦化することと、
    前記ＮＭＯＳポリシリコンリプレースメントゲートを取り除くことによってＮＭＯＳリプレースメントゲートトレンチを形成することと、
    前記ＰＭＯＳポリシリコンリプレースメントゲートを取り除くことによってＰＭＯＳリプレースメントゲートトレンチを形成することと、
    前記ＮＭＯＳリプレースメントゲートトレンチを覆って前記ＰＭＯＳリプレースメントゲートトレンチを露出させるＮＭＯＳトランジスタフォトレジストパターンを形成することと、
    前記ＰＭＯＳリプレースメントゲートトレンチの底部から、前記高−ｋの最初のゲート誘電体を取り除き、前記の第１のゲート誘電体を取り除くことと、
    前記ＮＭＯＳトランジスタフォトレジストパターンを取り除くことと、
    第２のゲート誘電体を形成することであって、前記第２のゲート誘電体が、少なくとも前記ＰＭＯＳリプレースメントゲートトレンチの底部を覆う、前記第２のゲート誘電体を形成することと、
    高−ｋの最後の（ｌａｓｔ）ゲート誘電体を堆積させることと、
    ＰＭＯＳ金属ゲート材料を堆積させることと、
    前記リプレースメントゲートＰＭＯＳトランジスタの領域を覆って前記リプレースメントゲートＮＭＯＳトランジスタの領域を露出させるＰＭＯＳトランジスタフォトレジストパターンを形成することと、
    前記リプレースメントゲートＮＭＯＳトランジスタの領域から前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
    前記リプレースメントゲートＮＭＯＳトランジスタの領域から前記高−ｋの最後のゲート誘電体をエッチングすることと、
    少なくとも前記ＮＭＯＳリプレースメントゲートトレンチ内にＮＭＯＳ金属ゲート材料を堆積させることと、
    前記ＮＭＯＳリプレースメントゲートトレンチにおいてＮＭＯＳ金属ゲートを形成し、前記ＰＭＯＳリプレースメントゲートトレンチにおいてＰＭＯＳ金属ゲートを形成するために、前記ＮＭＯＳ金属ゲート材料と前記ＰＭＯＳ金属ゲート材料とを研磨して取り除くことと、
    を含む、プロセス。
  7. 請求項６に記載のプロセスであって、
    前記高−ｋの最初のゲート誘電体がＨｆＯｘであり、
    前記高−ｋの最後のゲート誘電体がＨｆＳｉＯＮであり、
    前記高−ｋの最後のゲート誘電体をエッチングすることが、約８０℃の温度で１０００：１のＨＦを用いて前記高−ｋの最後のゲート誘電体をエッチングすることを含む、プロセス。
  8. 請求項６に記載のプロセスであって、
    前記高−ｋの最初のゲート誘電体がＨｆＯｘであり、
    前記高−ｋの最後のゲート誘電体がＺｒＯ２であり、
    前記高−ｋの最後のゲート誘電体をエッチングすることが、約８０℃の温度で１０００：１のＨＦを用いて前記高−ｋの最後のゲート誘電体をエッチングすることを含む、プロセス。
  9. 請求項６に記載のプロセスであって、
    前記第１のゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する二酸化シリコンであり、
    前記第２のゲート誘電体が、約０．６ｎｍの厚みまでＳＣ１において化学成長された酸化物である、プロセス。
  10. 請求項６に記載のプロセスであって、
    前記高−ｋの最初のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択され、
    前記高−ｋの最後のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択される、プロセス。
  11. 請求項６に記載のプロセスであって、
    前記ＮＭＯＳ金属ゲート材料が、チタンとアルミニウムとチタンアルミニウム合金とタングステンとから成るグループから選択され、
    前記ＰＭＯＳ金属ゲート材料が、チタン窒化物と窒化タンタルとアルミニウムとプラチナとから成るグループから選択される、プロセス。
  12. 請求項６に記載のプロセスであって、
    前記第１のゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する窒化された二酸化シリコンであり、
    前記高−ｋの最初のゲート誘電体が、１〜３ｎｍの範囲の厚みを有するＨｆＯｘであり、
    前記ＮＭＯＳ金属ゲート材料が、約３ｎｍの厚みを有するチタンアルミニウム合金であり、
    前記第２のゲート誘電体が、約０．６ｎｍの厚みを有してＳＣ１で化学成長され、
    前記高−ｋの最後のゲート誘電体が、１〜３ｎｍの範囲の厚みを有するＨｆＳｉＯＮ又はＺｒＯ２であり、
    前記ＰＭＯＳ金属ゲート材料が、約８ｎｍの厚みを有するチタン窒化物である、プロセス。
  13. 集積回路を形成するプロセスであって、
    基板上に第１のゲート誘電体を成長させることと、
    前記第１のゲート誘電体上に高−ｋの最初のゲート誘電体を堆積することと、
    前記高−ｋの最初のゲート誘電体上に第１のポリシリコンリプレースメントゲートと第２のポリシリコンリプレースメントゲートとを形成することと、
    前記基板の上にリプレースメントゲート誘電体を堆積することと、
    前記第１のポリシリコンリプレースメントゲートと前記第２のポリシリコンリプレースメントゲートとを露出させるために前記リプレースメントゲート誘電体を平坦化することと、
    前記第１のポリシリコンリプレースメントゲートを除去することによって第１のゲートトレンチを形成することと、
    前記第２のポリシリコンリプレースメントゲートを除去することによって第２のゲートトレンチを形成することと、
    前記第２のゲートトレンチから前記高−ｋの最初のゲート誘電体と前記第１のゲート誘電体とを除去することであって、前記第１のゲートトレンチからは除去しない、前記高−ｋの最初のゲート誘電体と前記第１のゲート誘電体とを除去することと、
    前記第２のゲートトレンチ内を含む前記基板の上に第２のゲート誘電体を形成することと、
    前記第１のゲートトレンチと前記第２のゲートトレンチとの両方内を含む前記基板上に高−ｋの最後のゲート誘電体を堆積することと、
    前記第１のゲートトレンチ内と前記第２のゲートトレンチ内とを含む前記高−ｋの最後のゲート誘電体上にＰＭＯＳ金属ゲート材料を堆積することと、
    前記第１のゲートトレンチから前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
    前記第１のゲートトレンチから前記高−ｋの最後のゲート誘電体をエッチングすることと、
    前記基板の上と第１のゲートトレンチ内とにＮＭＯＳ金属ゲート材料を堆積することであって、前記第２のゲートトレンチには堆積しない、前記ＮＭＯＳ金属ゲート材料を堆積することと、
    前記ＮＭＯＳ金属ゲート材料と前記ＰＭＯＳ金属ゲート材料とを研磨することによって前記ＮＭＯＳリプレースメントゲートトレンチ内にＮＭＯＳ金属ゲートを形成して前記ＰＭＯＳリプレースメントゲートトレンチ内にＰＭＯＳ金属ゲートを形成することと、
    を含む、プロセス。
  14. 請求項１３に記載のプロセスであって、
    前記高−ｋの最初のゲート誘電体がＨｆＯＸである、プロセス。
  15. 請求項１３に記載のプロセスであって、
    前記高−ｋの最後のゲート誘電体がＨｆＳｉＯＮである、プロセス。
  16. 請求項１３に記載のプロセスであって、
    前記高−ｋの最後のゲート誘電体をエッチングすることが、約８０℃の温度で１０００：１の比のＨＦを用いて前記高−ｋの最後のゲート誘電体をエッチングすることを含む、プロセス。
  17. 請求項１３に記載のプロセスであって、
    前記高−ｋの最後のゲート誘電体がＺｒＯ２である、プロセス。
  18. 請求項１３に記載のプロセスであって、
    前記高−ｋの最初のゲート誘電体が０．５〜１．５ｎｍの範囲の厚さを備える２酸化シリコンであり、
    前記第２のゲート誘電体が、ＳＣ１で約０．６ｎｍの厚さまで酸化化学成長されたものである、プロセス。
  19. 集積回路を形成するプロセスであって、
    部分的に処理されたウェハ上に第１のゲート誘電体を成長させることと、
    前記第１のゲート誘電体上に高−ｋの最初のゲート誘電体を堆積することと、
    前記高−ｋの最初のゲート誘電体上にＮＭＯＳトランジスタのＮＭＯＳポリシリコンリプレースメントゲートを形成することと、
    前記高−ｋの最初のゲート誘電体上にＰＭＯＳトランジスタのＰＭＯＳポリシリコンリプレースメントゲートを形成することと、
    前記ＮＭＯＳトランジスタの領域の上と前記ＰＭＯＳトランジスタの領域の上とにプリメタル誘電体を堆積することと、
    前記ＰＭＯＳポリシリコンリプレースメントゲートの頂部と前記ＮＭＯＳポリシリコンリプレースメントゲートの頂部とを露出させるために前記プリメタル誘電体を平坦化することと、
    前記ＮＭＯＳポリシリコンリプレースメントゲートを除去することによってＮＭＯＳリプレースメントゲートトレンチを形成することと、
    前記ＰＭＯＳポリシリコンリプレースメントゲートを除去することによってＰＭＯＳリプレースメントゲートトレンチを形成することと、
    前記ＮＭＯＳポリシリコンリプレースメントゲートと前記ＰＭＯＳポリシリコンリプレースメントゲートとを除去した後にＮＭＯＳトランジスタフォトレジストパターンを形成することであって、前記ＮＭＯＳトランジスタフォトレジストパターンが前記ＮＭＯＳリプレースメントゲートトレンチを覆って前記ＰＭＯＳリプレースメントゲートトレンチを露出させる、前記ＮＭＯＳトランジスタフォトレジストパターンを形成することと、
    前記高−ｋの最初のゲート誘電体を除去して前記ＰＭＯＳリプレースメントゲートトレンチの底部から前記第１のゲート誘電体を除去することと、
    前記ＮＭＯＳトランジスタフォトレジストパターンを除去することと、
    第２のゲート誘電体を形成することであって、前記第２のゲート誘電体が少なくとも前記ＰＭＯＳリプレースメントゲートトレンチの底部を覆う、前記第２のゲート誘電体を形成することと、
    前記ＰＭＯＳリプレースメントゲートトレンチ内と前記ＮＭＯＳリプレースメントゲートトレンチ内とに高−ｋの最後のゲート誘電体を堆積することと、
    ＰＭＯＳ金属ゲート材料を堆積することと、
    ＰＭＯＳトランジスタフォトレジストパターンを形成することであって、前記ＰＭＯＳトランジスタフォトレジストパターンが前記ＰＭＯＳトランジスタの領域を覆って前記ＮＭＯＳトランジスタの領域を露出させる、前記ＰＭＯＳトランジスタフォトレジストパターンを形成することと、
    前記ＮＭＯＳリプレースメントゲートトレンチを含む前記ＮＭＯＳトランジスタの領域から前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
    前記ＮＭＯＳリプレースメントゲートトレンチを含む前記ＮＭＯＳトランジスタの領域から前記高−ｋの最後のゲート誘電体をエッチングすることと、
    少なくとも前記ＮＭＯＳリプレースメントゲートトレンチ内にＮＭＯＳ金属ゲート材料を堆積することと、
    前記ＮＭＯＳ金属ゲート材料と前記ＰＭＯＳ金属ゲート材料とを研磨することによって前記ＮＭＯＳリプレースメントゲートトレンチ内にＮＭＯＳ金属ゲートを形成して前記ＰＭＯＳリプレースメントゲートトレンチ内にＰＭＯＳ金属ゲートを形成することと、
    を含む、プロセス。
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