JP2008277420A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ゲート長によらず、全体がシリサイド化されたゲート電極を有するMOSトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】第1ゲート絶縁膜17上にポリシリコンの第1ゲート電極18を形成し、第2ゲート絶縁膜22上に第1ゲート電極18よりゲート長が大きく且つゲート高さが等しいポリシリコンの第2ゲート電極22を形成する工程と、第2ゲート電極22にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、第2ゲート電極22のポリシリコンをアモルファスシリコンに変換する工程と、第1ゲート電極18および第2ゲート電極22上に、シリサイドになる金属膜を形成する工程と、熱処理を施し、第1ゲート電極18および第2ゲート電極22の全体をシリサイド化する工程と、を具備する。
【選択図】図1
【解決手段】第1ゲート絶縁膜17上にポリシリコンの第1ゲート電極18を形成し、第2ゲート絶縁膜22上に第1ゲート電極18よりゲート長が大きく且つゲート高さが等しいポリシリコンの第2ゲート電極22を形成する工程と、第2ゲート電極22にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、第2ゲート電極22のポリシリコンをアモルファスシリコンに変換する工程と、第1ゲート電極18および第2ゲート電極22上に、シリサイドになる金属膜を形成する工程と、熱処理を施し、第1ゲート電極18および第2ゲート電極22の全体をシリサイド化する工程と、を具備する。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、CMOSFET(Complementally MOSFET)等の半導体素子の高性能化が必要である。
半導体素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
メタルゲート電極形成技術の一つに、ゲート電極の全てをNiやCoでシリサイド化するフルシリサイド(Fully Silicide:FUSI)ゲート電極技術がある。
しかし、シリコン超集積回路を有する半導体装置においては、ゲート電極のゲート長およびゲート幅が異なるさまざまなMOSFETが存在している。
シリサイドプロセスは、ゲート電極のパターンにより進行具合が異なるので、全てのパターンのゲート電極をフルシリサイド化することは困難である。
シリサイドプロセスは、ゲート電極のパターンにより進行具合が異なるので、全てのパターンのゲート電極をフルシリサイド化することは困難である。
これに対して、様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法が知られている(例えば特許文献1参照。)。
特許文献1に開示された半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に、第1のゲート電極、および、半導体基板の表面を占める面積が前記第1のゲート電極よりも大きい第2のゲート電極を形成し、第2のゲート電極の厚みが前記第1のゲート電極の厚みよりも薄くなるように第2のゲート電極の上部を選択的にエッチングまたは研磨し、第1のゲート電極および第2のゲート電極上に金属膜を堆積し、第1のゲート電極の全部および第2のゲート電極の全部をシリサイド化する工程を具備している。
然しながら、特許文献1に開示された半導体装置の製造方法は、ゲート電極の厚みを変えているので、製造工程が複雑になるという問題がある。
特開2006−140320号公報
本発明の目的は、ゲート長によらず、全体がシリサイド化されたゲート電極を有するMOSトランジスタを備えた半導体装置およびその製造方法を提供する。
本発明の一態様の半導体装置の製造方法は、半導体基板の主面の第1領域および第2領域に第1および第2ゲート絶縁膜を形成し、前記第1ゲート絶縁膜上にポリシリコンの第1ゲート電極を形成し、前記第2ゲート絶縁膜上に前記第1ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第2ゲート電極を形成し、前記第1ゲート電極をゲート長方向に挟むように第1ソース領域および第1ドレイン領域を形成し、前記第2ゲート電極をゲート長方向に挟むように第2ソース領域および第2ドレイン領域を形成する工程と、前記第2ゲート電極にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、前記ポリシリコンの第2ゲート電極をアモルファスシリコンの第2ゲート電極に変換する工程と、前記ポリシリコンの第1ゲート電極および前記アモルファスシリコンの第2ゲート電極上に、シリサイドになる金属膜を形成する工程と、熱処理を施し、前記ポリシリコンの第1ゲート電極および前記アモルファスシリコンの第2ゲート電極の全体をシリサイド化する工程と、を具備することを特徴としている。
本発明の別態様の半導体装置の製造方法は、半導体基板の主面の第1領域および第2領域に第1および第2ゲート絶縁膜を形成し、前記第1ゲート絶縁膜上にポリシリコンの第1ゲート電極を形成し、前記第2ゲート絶縁膜上に前記第1ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第2ゲート電極を形成し、前記第1ゲート電極をゲート長方向に挟むように第1ソース領域および第1ドレイン領域を形成し、前記第2ゲート電極をゲート長方向に挟むように第2ソース領域および第2ドレイン領域を形成する工程と、前記ポリシリコンの第1および第2ゲート電極上に、シリサイドになる金属膜を形成する工程と、第1熱処理を施し、前記ポリシリコンの第1ゲート電極の全体をシリサイド化し、前記ポリシリコンの第2ゲート電極の一部をシリサイド化する工程と、前記全体がシリサイド化された第1ゲート電極上の未反応の前記金属膜を除去する工程と、前記一部がシリサイド化された第2ゲート電極上にシリサイドになる金属膜を実質的に形成する工程と、第2熱処理を施し、前記一部がシリサイド化された第2ゲート電極の全体をシリサイド化する工程と、を具備することを特徴としている。
本発明の一態様の半導体装置は、半導体基板の主面の第1領域に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、全体がシリサイド化された第1ゲート電極と、前記第1領域に前記第1ゲート電極をゲート長方向に挟むように形成された第1ソース領域および第1ドレイン領域とを備えた第1絶縁ゲート電界効果トランジスタと、前記基板の主面の第2領域に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、前記第1絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、シリコン以外のIV属元素またはキャリアを生成しない不活性な元素を含有して全体がシリサイド化された第2ゲート電極と、前記第2領域に前記第2ゲート電極をゲート長方向に挟むように形成された第2ソース領域および第2ドレイン領域とを備えた第2絶縁ゲート電界効果トランジスタとを具備することを特徴としている。
本発明の別態様の半導体装置は、半導体基板の主面の第1領域に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、全体がシリサイド化された第1ゲート電極と、前記第1領域に前記第1ゲート電極をゲート長方向に挟むように形成された第1ソース領域および第1ドレイン領域とを備えた第1絶縁ゲート電界効果トランジスタと、前記基板の主面の第2領域に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、前記第1絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、全体がシリサイド化された第2ゲート電極と、前記第2領域に前記第2ゲート電極をゲート長方向に挟むように形成された第2ソース領域および第2ドレイン領域とを備えた第2絶縁ゲート電界効果トランジスタとを具備することを特徴としている。
本発明によれば、ゲート長によらず、全体がシリサイド化されたゲート電極を有するMOSトランジスタを備えた半導体装置およびその製造方法が得られる。
以下、本発明の実施例について図面を参照しながら説明する。
本発明の実施例1に係る半導体装置について図1乃至図6を用いて説明する。図1は半導体装置を示す断面図、図2乃至図5は半導体装置の製造工程を順に示す断面図、図6はゲート長とゲート抵抗との関係を比較例と対比して示す図である。
図1に示すように、本実施例の半導体装置10は、半導体基板11、例えばp型シリコン基板にSTI(Shallow Trench Isolation)12により絶縁分離された第1領域13、例えばp型ウェル領域および第2領域14、例えばp型ウェル領域と、第1領域13に形成され、全体がシリサイド化されたゲート電極を有するnチャネルの第1MOSトランジスタ15と、第2領域14に形成され、第1MOSトランジスタ15よりゲート長が大きく且つゲート高さが等しく、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有し、全体がシリサイド化されたゲート電極を有するnチャネルの第2MOSトランジスタ16と、を具備している。
第1MOSトランジスタ15は、第1ゲート絶縁膜17、例えばシリコン酸化膜と、第1ゲート絶縁膜17上に、例えばゲート長Lg1が50nm、ゲート高さH1が100nmで、全体がシリサイド、例えばNiSi化された第1ゲート電極18と、第1ゲート電極18をゲート長方向(紙面に垂直な方向)に挟むように形成された第1ソース領域19と、第1ドレイン領域20とを具備している。
第2MOSトランジスタ16は、第1ゲート絶縁膜17と等しい材料から形成される第2ゲート絶縁膜21と、第2ゲート絶縁膜21上に、例えばゲート長Lg2が150nm、ゲート高さH2が100nmで、シリコン以外のIV族元素、例えばゲルマニウム(Ge)を含有し、全体がシリサイド、例えばNiSi化された第2ゲート電極22と、第2ゲート電極22をゲート長方向に挟むように形成された第2ソース領域23と、第2ドレイン領域24とを具備している。
第1ゲート電極18および第2ゲート電極22の両側面は、側壁膜25、例えばシリコン酸化膜とシリコン窒化膜の積層膜でそれぞれ被覆されている。
第1ソース領域19、第1ドレイン領域20、第2ソース領域23および第2ドレイン領域24上には、配線(図示せず)とコンタクトをとるためのシリサイド膜26、例えばニッケルシリサイドがそれぞれ形成されている。
第1MOSトランジスタ15および第2MOSトランジスタ16は、全体が保護膜27で被覆されている。
第1ソース領域19、第1ドレイン領域20、第2ソース領域23および第2ドレイン領域24上には、配線(図示せず)とコンタクトをとるためのシリサイド膜26、例えばニッケルシリサイドがそれぞれ形成されている。
第1MOSトランジスタ15および第2MOSトランジスタ16は、全体が保護膜27で被覆されている。
第2ゲート電極22に含有されているゲルマニウム28は、第2ゲート電極22のポリシリコンをアモルファス化し、シリサイド反応を促進するために導入されたものである。第2ゲート電極22が、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有するのは、ゲート電極抵抗に影響を及ぼさないようにするためである。
これにより、第1および第2ゲート電極18、22は、ゲート長Lg1、Lg2の長短によらず、全体がシリサイド(NiSi)化されている。
次に、半導体装置10の製造方法について図2乃至図5を用いて詳しく説明する。
始めに、図2に示すように、周知の方法により、半導体基板11の第1領域13にポリシリコンの第1ゲート電極40を有する第1MOSトランジスタ15aと、第2領域14にポリシリコンの第2ゲート電極41を有する第2MOSトランジスタ16aとを形成する。
始めに、図2に示すように、周知の方法により、半導体基板11の第1領域13にポリシリコンの第1ゲート電極40を有する第1MOSトランジスタ15aと、第2領域14にポリシリコンの第2ゲート電極41を有する第2MOSトランジスタ16aとを形成する。
即ち、半導体基板11にRIE(Reactive Ion Etching)法によりトレンチを形成し、トレンチ内部に、例えはCVD(Chemical Vapor Deposition)法およびCMP(Chemical Mechanical Polishing)法により絶縁物を埋め込んで形成したSTI12により電気的に分離された第1領域13および第2領域14を形成する。
次に、半導体基板11上に、例えば熱酸化法により厚さ1.5nm程度のシリコン酸化膜と、例えばCVD法により厚さ100nm程度のポリシリコン膜を形成する。
シリコン酸化膜が第1ゲート絶縁膜17および第2ゲート絶縁膜21となり、ポリシリコン膜が第1ゲート電極40および第2ゲート電極41となる。
シリコン酸化膜が第1ゲート絶縁膜17および第2ゲート絶縁膜21となり、ポリシリコン膜が第1ゲート電極40および第2ゲート電極41となる。
次に、半導体基板11上に、例えばCVD法により厚さ70nm程度のシリコン膜を形成し、シリコン膜上に、例えばプラズマCVD法により厚さ100nm程度のシリコン窒化膜を形成する。
次に、フォトリソグラフィ法によりシリコン窒化膜をゲート電極パターンに加工し、ゲート電極パターンを有するシリコン窒化膜をマスクとして、例えばRIE法によりシリコン膜をエッチングし、半導体基板11の表面を露出させる。
これにより、第1ゲート絶縁膜17上に第1ゲート電極40が形成され、第2ゲート絶縁膜21上に第2ゲート電極41が形成される。
これにより、第1ゲート絶縁膜17上に第1ゲート電極40が形成され、第2ゲート絶縁膜21上に第2ゲート電極41が形成される。
次に、第1領域13および第2領域14に、例えばイオン注入法により燐(P)を注入し、浅いn型低不純物濃度層を形成する。
次に、第1ゲート電極40および第2ゲート電極41の両側面にそれぞれ側壁膜25として、例えばシリコン酸化膜とシリコン窒化膜の積層膜を形成する。
次に、第1領域13および第2領域14に、例えばイオン注入法により砒素(As)を注入し、n型低不純物濃度層より深いn+型高不純物濃度層を形成する。
次に、第1ゲート電極40および第2ゲート電極41の両側面にそれぞれ側壁膜25として、例えばシリコン酸化膜とシリコン窒化膜の積層膜を形成する。
次に、第1領域13および第2領域14に、例えばイオン注入法により砒素(As)を注入し、n型低不純物濃度層より深いn+型高不純物濃度層を形成する。
次に熱処理により、n型低不純物濃度層およびn+型高不純物濃度層を電気的に活性化し、LDD(Lightly Doped Drain)構造の第1ソース領域19、第1ドレイン領域20、第2ソース領域23および第2ドレイン領域24を形成する。
次に、第1ソース領域19、第1ドレイン領域20、第2ソース領域23および第2ドレイン領域24に、例えばスパッタリング法によりニッケル(Ni)膜を形成し、熱処理を施して、NiSiのシリサイド膜26を形成する。
次に、第1ゲート電極40、第2ゲート電極41を含む半導体基板11の全面にシリコン窒化膜42、および犠牲膜としてTEOS(Tetra Ethyl Ortho Silicate)膜43を形成し、CMP法によりTEOS膜43を研磨し、TEOS膜43の表面を平坦化する。
次に、表面が平坦化されたTEOS膜43およびシリコン窒化膜42を、例えばRIE法により第1ゲート電極40、第2ゲート電極41の表面が露出するまでエッチバックする。
次に、図3に示すように半導体基板11上に、第1領域13を被覆し、第2領域14を露出するようにレジスト膜44を形成する。
次に、レジスト膜44をマスクとして、第2領域14にゲルマニウムイオン(Ge+)を、例えば加速電圧15keV、ドーズ量5E14cm−2程度注入する。
次に、TEOS膜43を、例えばRIE法によりシリコン窒化膜42の表面が露出するまでエッチバックする。
次に、レジスト膜44をマスクとして、第2領域14にゲルマニウムイオン(Ge+)を、例えば加速電圧15keV、ドーズ量5E14cm−2程度注入する。
次に、TEOS膜43を、例えばRIE法によりシリコン窒化膜42の表面が露出するまでエッチバックする。
ポリシリコンにシリコンより重いゲルマニウムを注入すると、注入エネルギーにより、ポリシリコンが損傷を受け、多結晶状態からアモルファス状態に変化する。
これにより、ポリシリコンの第2ゲート電極41が、アモルファスシリコンの第2ゲート電極45に変換される。
これにより、ポリシリコンの第2ゲート電極41が、アモルファスシリコンの第2ゲート電極45に変換される。
次に、図4に示すように、第1ゲート電極40、第2ゲート電極45を含む半導体基板11上に、例えばスパッタリング法により厚さ30nm程度のニッケル(Ni)膜46を形成する。
次に、図5に示すように、ニッケル膜46の酸化を防止するために不活性ガス雰囲気中で、例えば450℃のRTA(Rapid Thermal Annealing)法により、ニッケル(Ni)を第1ゲート電極40のポリシリコン膜、第2ゲート電極45のアモルファスシリコン膜中に拡散させる。
これにより、第1ゲート電極40においては、ポリシリコン膜中に拡散したニッケル(Ni)はシリコンと固相反応し、全体がNiSiを主成分とするシリサイド化された第1ゲート電極18が得られる。
第2ゲート電極45においては、アモルファスシリコン膜中のニッケル(Ni)の拡散速度はポリシリコン中より大きいので、第2ゲート電極45のゲート長Lg2が第1ゲート電極41のゲート長Lg1より大きくても、ニッケル(Ni)はアモルファスシリコン膜中に十分拡散するこができる。
その結果、ニッケル(Ni)はアモルファスシリコンと固相反応し、第1ゲート電極40と同様に全体がNiSiを主成分とするシリサイド化された第2ゲート電極22を得ることが可能である。
なお、第2ゲート電極45中に拡散したニッケルは、第2ゲート電極45中に含有されているゲルマニウム28とも固層反応し、ニッケル・ゲルマニウム化合物を形成する。
然し、形成されるニッケル・ゲルマニウム化合物は微量なので、全体がシリサイド化された第2ゲート電極22の特性には影響を及ぼさない。
然し、形成されるニッケル・ゲルマニウム化合物は微量なので、全体がシリサイド化された第2ゲート電極22の特性には影響を及ぼさない。
同一条件でテストサンプルを作成し、XPS(X-ray Photo Spectroscopy)法により光電子のエネルギースペクトルを調べたところ、第1ゲート電極18および第2ゲート電極22のシリサイド膜に、NiSiのピークが見られることが確認された。
次に、半導体基板11の表面に残留している未反応のニッケル膜46を、例えば硫酸と過酸化水素の混合溶液により除去し、シリコン窒化膜43を、例えばRIE法により除去し、図示しない層間絶縁膜、配線、コンタクト等を形成する。
これにより、図1に示す第1領域13に形成され、全体がシリサイド化された第1ゲート電極17を有するnチャネルの第1MOSトランジスタ15と、第2領域14に形成され、第1MOSトランジスタ15よりゲート長が大きく且つゲート高さが等しく、ゲルマニウムを含有し、全体がシリサイド化された第2ゲート電極22を有するnチャネルの第2MOSトランジスタ16とを具備する半導体装置10が得られる。
図6は本実施例におけるゲート長Lgとゲート抵抗Rgとの関係を示す図で、図中の実線47が本実施例、破線48が比較例を示している。
ここで、ゲート抵抗Rgとはゲート幅で規格化したゲート抵抗を意味している。比較例とは、ポリシリコンの第2ゲート電極41をアモルファスシリコンの第2ゲート電極45に変換しないで、シリサイド化した場合を意味している。
ここで、ゲート抵抗Rgとはゲート幅で規格化したゲート抵抗を意味している。比較例とは、ポリシリコンの第2ゲート電極41をアモルファスシリコンの第2ゲート電極45に変換しないで、シリサイド化した場合を意味している。
図6に示すように、本実施例では、対数表示されたゲート長Lgとゲート抵抗Rgとはゲート長Lgが0.01〜1μmの広い範囲にわたって傾きが−1の直線関係にある。
これは、ゲート長Lgによらず、全体がシリサイド化されたゲート電極が形成されているためである。
これは、ゲート長Lgによらず、全体がシリサイド化されたゲート電極が形成されているためである。
一方、比較例では、対数表示されたゲート長Lgとゲート抵抗Rgとは、ゲート長Lgが小さい領域では実線47と同様であるが、ゲート長Lgが0.07μmあたりから、ゲート抵抗Rgが高いほうにシフトしている。
これは、ゲート長Lgが0.07μmより大きくなるとゲート電極全体がシリサイド化されずに、NiSiより抵抗率の高いポリシリコンが残留しているためである。
これは、ゲート長Lgが0.07μmより大きくなるとゲート電極全体がシリサイド化されずに、NiSiより抵抗率の高いポリシリコンが残留しているためである。
これにより、全体がシリサイド化された第1および第2ゲート電極18、22を有する第1および第2MOSトランジスタ15、16においては、動作速度の増加に伴うゲート寄生抵抗の顕在化、第1および第2ゲート絶縁膜17、21の界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどによる動作不良が防止される。
以上説明したように、本実施例においては、ゲート長Lgの大きいポリシリコンの第2ゲート電極41にゲルマニウムイオンを注入し、アモルファスシリコンの第2ゲート電極45に変換している。その結果、第2ゲート電極45のシリサイド化反応が進行しやすくなる。
従って、ゲート長によらず、全体がシリサイド化されたゲート電極を有するMOSトランジスタを備えた半導体装置およびその製造方法が得られる。
従って、ゲート長によらず、全体がシリサイド化されたゲート電極を有するMOSトランジスタを備えた半導体装置およびその製造方法が得られる。
ここでは、ポリシリコンの第2ゲート電極41をアモルファスシリコンの第2ゲート電極45に変換するのにゲルマニウムイオンを注入する場合について説明したが、他のIV族元素、例えば錫(Sn)、あるいはキャリアを生成しない不活性な元素、例えばアルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)などをイオン注入しても構わない。
ポリシリコンの全体をアモルファスシリコンに変換する場合について説明したが、目的の特性が得られる範囲内において、イオン注入条件を調節し、一部をアモルファスシリコンに変換するようにしても構わない。
第1および第2MOSトランジスタ15、16がnチャネルMOSトランジスタである場合について説明したが、pチャネルMOSトランジスタであっても構わない。
また、一方がnチャネルMOSトランジスタで、他方がpチャネルMOSトランジスタとすることもできる。
また、一方がnチャネルMOSトランジスタで、他方がpチャネルMOSトランジスタとすることもできる。
シリサイドがNiSiの場合について説明したが、ゲート長によらず全体が同じシリサイドであれば良いので、他のシリサイド、例えばシリコン組成比の異なるニッケルシリサイド(Ni3Si、Ni2Si、NiSi2など)、またはタングステンシリサイド、コバルトシリサイドなどであっても構わない。
第1および第2ゲート絶縁膜17、21がシリコン酸化膜である場合について説明したが、第1および第2ゲート電極18、22に不純物をドープする必要がないので、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜(SiON)、ハフニウム酸化膜(HfO2)、ハフニウムシリコン酸化膜(HfSiO)、ハフニウムシリコン酸窒化膜(HfSiON)、ハフニウムアルミニウム酸化膜(HfAlO)およびハフニウムアルミニウム酸窒化膜(HfAlON)をゲート絶縁膜としても良い。
ハフニウムシリコン酸窒化膜(HfSiON)は、半導体基板11上に、MOCVD法によりハフニウムシリコン酸化膜(HfSiO)を形成した後、アンモンア(NH3)雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。
第1および第2ゲート絶縁膜17、21を高誘率膜とすることにより、ゲート絶縁膜の膜厚を厚くしてゲートリーク電流を抑制することができる利点がある。
特に、ハフニウム系の絶縁膜上のNiSiは、シリコン酸化膜上より仕事関数が小さくなるので、n―MOSトランジスタ15、16の動作閾値電圧をより下げることができる利点がある。
特に、ハフニウム系の絶縁膜上のNiSiは、シリコン酸化膜上より仕事関数が小さくなるので、n―MOSトランジスタ15、16の動作閾値電圧をより下げることができる利点がある。
また、半導体基板11がp型シリコン基板である場合について説明したが、シリコンゲルマ(SiGe)基板、ゲルマニウム(Ge)基板、SOI(Silicon On Insulator)基板、その他の化合物半導体基板などを用いることもできる。
本発明の実施例2に係る半導体装置について、図7乃至図12を用いて説明する。図7は半導体装置を示す断面図、図8乃至図12は半導体装置の製造工程の要部を示す断面図である。
本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例1と異なる点は、第2ゲート電極がシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有することなく、全体がシリサイド化されていることにある。
本実施例が実施例1と異なる点は、第2ゲート電極がシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有することなく、全体がシリサイド化されていることにある。
即ち、図7に示すように、本実施例の半導体装置50の第2MOSトランジスタ51は、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有せず、全体がシリサイド(NiSi)化された第2ゲート電極52を具備している。
次に、半導体装置50の製造方法について、図8乃至図12を用いて詳しく説明する。始めに、図8に示すように、図2と同様にしてポリシリコンの第1および第2ゲート電極40、41を有する第1および第2MOSトランジスタ15a、16aを形成する。
次に第1ゲート電極40および第2ゲート電極41上に、シリサイドになる金属膜として、例えばスパッタリング法により厚さ30nm程度のニッケル膜60を形成する。
次に、図9に示すように、ニッケル膜60の酸化を防止するために不活性ガス雰囲気中で、例えば450℃のRTA(Rapid Thermal Annealing)法により第1熱処理を施し、ニッケル(Ni)を第1ゲート電極40のポリシリコン膜、第2ゲート電極45のポリシリコン膜中に拡散させる。
これにより、第1ゲート電極40においては、ポリシリコン膜中に拡散したニッケル(Ni)はシリコンと固相反応し、全体がNiSiを主成分とするシリサイド化された第1ゲート電極18になる。
一方、第2ゲート電極41においては、ポリシリコン膜中に拡散したニッケル(Ni)はシリサイド反応が途中までしか進行しないので、上部61aがシリサイド化され、下部61bがポリシリコンのままの第2ゲート電極61になる。
次に、図10に示すように、未反応のニッケル膜60を、例えば硫酸と過酸化水素の混合溶液により除去した後、第1ゲート電極18および第2ゲート電極61を含む半導体基板11上に、例えばCVD法により厚さ300nmのシリコン酸化膜62を形成する。
次に、半導体基板11上に、第1領域13を被覆し、第2領域14を露出するようにレジスト膜63を形成する。
次に、半導体基板11上に、第1領域13を被覆し、第2領域14を露出するようにレジスト膜63を形成する。
次に、図11に示すように、レジスト膜63をマスクとして第2領域14上のシリコン酸化膜62を、例えばフッ素系ガスを用いたRIE法により除去し、第1領域13上のシリコン酸化膜62を残置する。
次に、図12に示すように、レジスト膜63を除去した後、第1領域13および第2領域14上にニッケル膜64を形成する。
次に、ニッケル膜64に第2熱処理を施すことにより、第2ゲート電極61の下部61bのポリシリコンがシリサイド化し、全体がシリサイド化された第2ゲート電極52を得ることが可能である。
次に、ニッケル膜64に第2熱処理を施すことにより、第2ゲート電極61の下部61bのポリシリコンがシリサイド化し、全体がシリサイド化された第2ゲート電極52を得ることが可能である。
一方、シリコン酸化膜62で被覆されている第1ゲート電極18は、ニッケル(Ni)の過剰な拡散が阻止され、シリサイド(NiSi)状態が維持される。
これにより、全体がシリサイド化された第1ゲート電極18、およびシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有せず、全体がシリサイド化された第2ゲート電極52を有する第1および第2MOSトランジスタ15、51を備えた半導体装置50が得られる。
以上説明したように、本実施例では、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有しないポリシリコンの第2ゲート電極41に第1および第2熱処理を施し、全体がシリサイド化された第2ゲート電極52を形成している。
これにより、第2ゲート電極41のボリシリコンをアモルファスシリコンに変換するためのイオン注入工程が不要になる利点がある。
本発明の実施例3に係る半導体装置の製造方法について、図13乃至図15を用いて説明する。図13乃至図15は半導体装置の製造工程の要部を示す断面図である。
本実施例において、上記実施例2と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例において、上記実施例2と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例2と異なる点は、第1領域の未反応のニッケル膜を除去し、残置した第2領域の未反応のニッケル膜に追加熱処理を施すことにある。
即ち、図13に示すように、図8および図9と同様にして全体がシリサイド化された第1ゲート電極18と、上部61aがシリサイド化され、下部61bがポリシリコンのままの第2ゲート電極61を形成する。
次に、半導体基板11上に、第1領域13を露出し、第2領域14を覆うようにレジスト膜70を形成する。
次に、半導体基板11上に、第1領域13を露出し、第2領域14を覆うようにレジスト膜70を形成する。
次に、図14に示すように、第1領域13上の未反応のニッケル膜60を、例えば硫酸と過酸化水素の混合溶液により除去し、第2領域14上の未反応のニッケル膜60を残置する。
次に、図15に示すように、未反応のニッケル膜60に第2熱処理を施すことにより、第2ゲート電極61の下部61bのポリシリコンをシリサイド化し、全体がシリサイド化された第2ゲート電極52を得ることが可能である。
これにより、全体がシリサイド化された第1ゲート電極18、およびシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有せず、全体がシリサイド化された第2ゲート電極52を有する第1および第2MOSトランジスタ15、51を備えた半導体装置50が得られる。
以上説明したように、本実施例では、第1領域13の未反応のニッケル膜60を除去し、残置した第2領域14の未反応のニッケル膜60に追加熱処理を施すことにより、全体がシリサイド化された第2ゲート電極52を形成している。
これにより、下部61bをシリサイド化するために、ニッケル膜を再度形成する必要がなく、工程が簡単になる利点がある。
10、50 半導体装置
11 半導体基板
12 STI
13 第1領域
14 第2領域
15、15a 第1MOSトランジスタ
16、16a、51 第2MOSトランジスタ
17 第1ゲート絶縁膜
18 第1ゲート電極(NiSi)
19 第1ソース領域
20 第1ドレイン領域
21 第2ゲート絶縁膜
22 第2ゲート電極(NiSi:Ge)
23 第2ソース領域
24 第2ドレイン領域
25 側壁膜
26 シリサイド膜
27 層間絶縁膜
40 第1ゲート電極(ポリシリコン)
41 第2ゲート電極(ポリシリコン)
42 シリコン窒化膜
43 TEOS膜
44、63、70 レジスト膜
45 第2ゲート電極(α−Si:Ge)
46、60、64 ニッケル膜(金属膜)
52 第2ゲート電極(NiSi)
61a 上部
61b 下部
61 第2ゲート電極(NiSi+Poly Si)
62 シリコン酸化膜
11 半導体基板
12 STI
13 第1領域
14 第2領域
15、15a 第1MOSトランジスタ
16、16a、51 第2MOSトランジスタ
17 第1ゲート絶縁膜
18 第1ゲート電極(NiSi)
19 第1ソース領域
20 第1ドレイン領域
21 第2ゲート絶縁膜
22 第2ゲート電極(NiSi:Ge)
23 第2ソース領域
24 第2ドレイン領域
25 側壁膜
26 シリサイド膜
27 層間絶縁膜
40 第1ゲート電極(ポリシリコン)
41 第2ゲート電極(ポリシリコン)
42 シリコン窒化膜
43 TEOS膜
44、63、70 レジスト膜
45 第2ゲート電極(α−Si:Ge)
46、60、64 ニッケル膜(金属膜)
52 第2ゲート電極(NiSi)
61a 上部
61b 下部
61 第2ゲート電極(NiSi+Poly Si)
62 シリコン酸化膜
Claims (5)
- 半導体基板の主面の第1領域および第2領域に第1および第2ゲート絶縁膜を形成し、前記第1ゲート絶縁膜上にポリシリコンの第1ゲート電極を形成し、前記第2ゲート絶縁膜上に前記第1ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第2ゲート電極を形成し、前記第1ゲート電極をゲート長方向に挟むように第1ソース領域および第1ドレイン領域を形成し、前記第2ゲート電極をゲート長方向に挟むように第2ソース領域および第2ドレイン領域を形成する工程と、
前記ポリシリコンの第2ゲート電極にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、前記ポリシリコンの第2ゲート電極をアモルファスシリコンの第2ゲート電極に変換する工程と、
前記ポリシリコンの第1ゲート電極および前記アモルファスシリコンの第2ゲート電極上に、シリサイドになる金属膜を形成する工程と、
熱処理を施し、前記ポリシリコンの第1ゲート電極および前記アモルファスシリコンの第2ゲート電極の全体をシリサイド化する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の主面の第1領域および第2領域に第1および第2ゲート絶縁膜を形成し、前記第1ゲート絶縁膜上にポリシリコンの第1ゲート電極を形成し、前記第2ゲート絶縁膜上に前記第1ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第2ゲート電極を形成し、前記第1ゲート電極をゲート長方向に挟むように第1ソース領域および第1ドレイン領域を形成し、前記第2ゲート電極をゲート長方向に挟むように第2ソース領域および第2ドレイン領域を形成する工程と、
前記ポリシリコンの第1および第2ゲート電極上に、シリサイドになる金属膜を形成する工程と、
第1熱処理を施し、前記ポリシリコンの第1ゲート電極の全体をシリサイド化し、前記ポリシリコンの第2ゲート電極の一部をシリサイド化する工程と、
前記全体がシリサイド化された第1ゲート電極上の未反応の前記金属膜を除去する工程と、
前記一部がシリサイド化された第2ゲート電極上にシリサイドになる金属膜を実質的に形成する工程と、
第2熱処理を施し、前記一部がシリサイド化された第2ゲート電極の全体をシリサイド化する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記一部がシリサイド化された第2ゲート電極上にシリサイドになる金属膜を実質的に形成する工程は、
前記第2ゲート電極上の未反応の前記金属膜を除去し、前記第1ゲート電極を保護膜で被覆し、前記第1および第2電極上に金属膜を形成することにより行い、または、前記第2ゲート電極上の未反応の前記金属膜を残置することにより行うことを特徴とする請求項3に記載の半導体装置の製造方法。 - 半導体基板の主面の第1領域に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、全体がシリサイド化された第1ゲート電極と、前記第1領域に前記第1ゲート電極をゲート長方向に挟むように形成された第1ソース領域および第1ドレイン領域とを備えた第1絶縁ゲート電界効果トランジスタと、
前記基板の主面の第2領域に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、前記第1絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、シリコン以外のIV属元素またはキャリアを生成しない不活性な元素を含有して全体がシリサイド化された第2ゲート電極と、前記第2領域に前記第2ゲート電極をゲート長方向に挟むように形成された第2ソース領域および第2ドレイン領域とを備えた第2絶縁ゲート電界効果トランジスタとを具備することを特徴とする半導体装置。 - 半導体基板の主面の第1領域に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、全体がシリサイド化された第1ゲート電極と、前記第1領域に前記第1ゲート電極をゲート長方向に挟むように形成された第1ソース領域および第1ドレイン領域とを備えた第1絶縁ゲート電界効果トランジスタと、
前記基板の主面の第2領域に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、前記第1絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、全体がシリサイド化された第2ゲート電極と、前記第2領域に前記第2ゲート電極をゲート長方向に挟むように形成された第2ソース領域および第2ドレイン領域とを備えた第2絶縁ゲート電界効果トランジスタとを具備することを特徴とする半導体装置。
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JP2007117114A JP2008277420A (ja) | 2007-04-26 | 2007-04-26 | 半導体装置およびその製造方法 |
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KR20190103940A (ko) | 2018-02-28 | 2019-09-05 | 가부시키가이샤 스크린 홀딩스 | 열처리 방법 |
-
2007
- 2007-04-26 JP JP2007117114A patent/JP2008277420A/ja active Pending
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