CN108493157B - Cmos器件及调节cmos器件阈值的方法 - Google Patents
Cmos器件及调节cmos器件阈值的方法 Download PDFInfo
- Publication number
- CN108493157B CN108493157B CN201810096684.8A CN201810096684A CN108493157B CN 108493157 B CN108493157 B CN 108493157B CN 201810096684 A CN201810096684 A CN 201810096684A CN 108493157 B CN108493157 B CN 108493157B
- Authority
- CN
- China
- Prior art keywords
- fin
- layer
- work function
- barrier layer
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 61
- 230000004888 barrier function Effects 0.000 claims abstract description 117
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 238000002360 preparation method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 229910004156 TaNx Inorganic materials 0.000 claims description 7
- 229910010421 TiNx Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 257
- 230000008569 process Effects 0.000 description 31
- 230000000903 blocking effect Effects 0.000 description 10
- 238000005137 deposition process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种CMOS器件及调节CMOS器件阈值的方法。该方法包括以下步骤：提供衬底，衬底中的NMOS区域至少具有第一鳍片和第二鳍片，衬底中的PMOS区域至少具有第三鳍片和第四鳍片；在衬底上顺序形成第一阻挡层和第一功函数层，第一阻挡层覆盖于NMOS区域和PMOS区域之上，第一功函数层位于第一阻挡层的不与第一鳍片和第二鳍片对应的表面上；顺序形成第二功函数层和第二阻挡层，第二功函数层覆盖第一阻挡层和第一功函数层设置，第二阻挡层覆盖第二功函数层设置；顺序形成第一导电层和第二导电层，第一导电层位于第二阻挡层中不与第二鳍片和第三鳍片对应的表面上，第二导电层覆盖第一导电层和第二阻挡层设置。
Description
技术领域
本发明涉及半导体集成技术领域，具体而言，涉及一种CMOS器件及调节CMOS器件阈值的方法。
背景技术
调节高K金属栅CMOS器件阈值的现有方法包括：在形成NMOS和PMOS的金属栅叠层的工艺中，先顺序沉积阻挡层和PMOS功函数层(PMOS WFL)，然后去除NMOS区域上的PMOSWFL，并调整NMOS区域上的阻挡层的厚度，以调节NMOS阈值，之后再调整PMOS区域上的PMOSWFL的厚度，以调节PMOS阈值，最后再沉积NMOS功函数层(NMOS WFL)。
然而，由于在上述现有的方法中，无论是NMOS还是PMOS，其金属栅功函数阈值的厚度调节都基于阻挡层和PMOS WFL的TiNx基材料的腐蚀，厚度区分范围小，可控性差，并且临近界面容易造成对沟道的工艺损伤。
发明内容
本发明的主要目的在于提供一种CMOS器件及调节CMOS器件阈值的方法，以解决现有技术中CMOS器件阈值调节工艺存在可控性差且临近界面容易造成对沟道的工艺损伤的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种调节CMOS器件阈值的方法，包括以下步骤：S1，提供衬底，衬底包括NMOS区域和PMOS区域，NMOS区域至少具有第一鳍片和第二鳍片，PMOS区域至少具有第三鳍片和第四鳍片；S2，在衬底上顺序形成第一阻挡层和第一功函数层，第一阻挡层覆盖于NMOS区域和PMOS区域之上，第一功函数层位于第一阻挡层的不与第一鳍片和第二鳍片对应的表面上；S3，顺序形成第二功函数层和第二阻挡层，第二功函数层覆盖第一阻挡层和第一功函数层设置，第二阻挡层覆盖第二功函数层设置；S4，顺序形成第一导电层和第二导电层，第一导电层位于第二阻挡层的不与第二鳍片和第三鳍片对应的表面上，第二导电层覆盖第一导电层和第二阻挡层设置。
进一步地，形成第一导电层的金属为W，形成第二导电层的金属为Al、Ti、Co和Ni中的任一种或多种。
进一步地，形成第一功函数层的步骤包括：在第一阻挡层上沉积形成第一功函数预备层；去除第一功函数预备层中对应第一鳍片和第二鳍片的部分，得到第一功函数层。
进一步地，形成第一导电层的步骤包括：在第二功函数层上沉积形成第一导电预备层；去除第一导电预备层中对应第二鳍片和第三鳍片的部分，得到第一导电层。
进一步地，NMOS区域具有包括第一鳍片和第二鳍片在内的至少三个鳍体结构，PMOS区域具有包括第三鳍片和第四鳍片在内的至少三个鳍体结构，在步骤S2与步骤S3之间，方法还包括以下步骤：调整对应各鳍体结构的第一阻挡层的厚度，使至少部分鳍体结构上的第一阻挡层的厚度不同，优选采用干法腐蚀、湿法腐蚀、灰化和剥离中的任一种调整第一阻挡层的厚度。
进一步地，形成第一功函数层的材料选自Al、TiAl、TiAlx、TiAlCx、TiCx和TaCx中的任一种或多种，0.1≤x≤0.9。
进一步地，形成第二功函数层的材料选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。
进一步地，形成第一阻挡层和第二阻挡层的材料独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。
根据本发明的另一方面，提供了一种CMOS器件，包括：衬底，包括NMOS区域和PMOS区域，NMOS区域至少具有第一鳍片和第二鳍片，PMOS区域至少具有第三鳍片和第四鳍片；第一阻挡层，位于NMOS区域和PMOS区域上；第一功函数层，位于第一阻挡层中不与第一鳍片和第二鳍片对应的表面上；第二功函数层，覆盖第一功函数层和第一阻挡层设置；第二阻挡层，位于第二功函数层上；第一导电层，位于第二阻挡层中不与第二鳍片和第三鳍片对应的表面上；以及第二导电层，位于第二阻挡层上。
进一步地，第一导电层为金属钨层，第一导电层为由Al、Ti、Co和Ni中的任一种或多种组成的金属层。
进一步地，NMOS区域具有包括第一鳍片和第二鳍片在内的至少三个鳍体结构，PMOS区域具有包括第三鳍片和第四鳍片在内的至少三个鳍体结构，且至少部分鳍体结构上的第一阻挡层的厚度不同。
应用本发明的技术方案，提供了一种调节CMOS器件阈值的方法，该方法中通过在形成第一阻挡层后，形成位于第一阻挡层中不与第一鳍片和第二鳍片对应的表面上的第一功函数层，并通过在形成第二功函数层和第二阻挡层后，形成位于第二阻挡层中不与第二鳍片和第三鳍片对应的表面上的第一导电层，使NMOS或PMOS中各鳍片上的第一功函数层与第一导电层之和能够具有不同的厚度，从而通过调节各鳍片上金属栅叠层的功函数，实现了对CMOS器件多阈值的调节；进一步地，本发明可以摒弃现有技术中为实现器件多阈值调节而调整NMOS区域上第一阻挡层厚度的步骤，由于第一导电层相比于第一阻挡层远离沟道的表面，在同等厚度变化幅度下，相比第一阻挡层对阈值的调控幅度要小一些，因此能更好的实现精确调控，减少工艺厚度均匀性变化所带来的波动性问题，从而使上述去除部分第一导电层的工艺能够具有较好的可控性，进而有效地减少了现有技术中调整第一阻挡层厚度对沟道的工艺损伤。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的CMOS器件的制备方法中，在第一阻挡层上沉积形成第一功函数预备层后的基体剖面结构示意图；
图2示出了去除图1所示的第一功函数预备层中对应第一鳍片和第二鳍片的部分，得到第一功函数层后的基体剖面结构示意图；
图3示出了在图2所示的第一阻挡层和第一功函数层上顺序形成第二功函数层和第二阻挡层后的基体剖面结构示意图；
图4示出了在图3所示的第二功函数层上沉积形成第一导电预备层后的基体剖面结构示意图；
图5示出了去除图4所示的第一导电预备层中对应第二鳍片和第三鳍片的部分，得到第一导电层后的基体剖面结构示意图；
图6示出了在图5所示的第二阻挡层和第一导电层上形成第二导电层后的基体剖面结构示意图；以及
图7示出了本发明实施方式所提供的一种CMOS器件的结构示意图。
其中，上述附图包括以下附图标记：
100、衬底；101、第一鳍片；102、第二鳍片；103、第三鳍片；104、第四鳍片；10、第一阻挡层；210、第一功函数预备层；20、第一功函数层；30、第二功函数层；40、第二阻挡层；511、第一导电预备层；510、第一导电层；520、第二导电层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中CMOS器件阈值调节工艺存在可控性差且临近界面容易造成对沟道的工艺损伤的问题。本申请的发明人针对上述问题进行研究，提出了一种调节CMOS器件阈值的方法，包括以下步骤：S1，提供衬底100，衬底100包括NMOS区域和PMOS区域，NMOS区域至少具有第一鳍片101和第二鳍片102，PMOS区域至少具有第三鳍片103和第四鳍片104；S2，在衬底100上顺序形成第一阻挡层10和第一功函数层20，第一阻挡层10覆盖于NMOS区域和PMOS区域之上，第一功函数层20位于第一阻挡层10的不与第一鳍片101和第二鳍片102对应的表面上；S3，顺序形成第二功函数层30和第二阻挡层40，第二功函数层30覆盖第一阻挡层10和第一功函数层20设置，第二阻挡层40覆盖第二功函数层30设置；S4，顺序形成第一导电层510和第二导电层520，第一导电层510位于第二阻挡层40的不与第二鳍片102和第三鳍片103对应的表面上。
由于现有技术中无论是NMOS还是PMOS，其金属栅功函数阈值的厚度调节都基于阻挡层和第一功函数层(PMOS WFL)的TiNx基材料的腐蚀，厚度区分范围小，可控性差，并且临近界面容易造成对沟道的工艺损伤；而本发明的上述CMOS器件阈值的方法中通过在形成第一阻挡层后，形成位于第一阻挡层中不与第一鳍片和第二鳍片对应的表面上的第一功函数层，并通过在形成第二功函数层和第二阻挡层后，形成位于第二阻挡层中不与第二鳍片和第三鳍片对应的表面上的第一导电层，使NMOS或PMOS中各鳍片上的第一功函数层与第一导电层之和能够具有不同的厚度，从而通过调节各鳍片上金属栅叠层的功函数，实现了对CMOS器件多阈值的调节。
因此，本发明的上述CMOS器件阈值的方法可以摒弃现有技术中调整NMOS区域上第一阻挡层厚度的步骤，由于第一导电层相比于第一阻挡层远离沟道的表面，在同等厚度变化幅度下，相比第一阻挡层对阈值的调控幅度要小一些，因此能更好的实现精确调控，减少工艺厚度均匀性变化所带来的波动性问题，从而使上述去除部分第一导电层的工艺能够具有较好的可控性，进而有效地减少了现有技术中调整第一阻挡层厚度对沟道的工艺损伤。
下面将更详细地描述根据本发明提供的调节CMOS器件阈值的方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行步骤S1：提供衬底100，衬底100包括NMOS区域和PMOS区域，NMOS区域至少具有第一鳍片101和第二鳍片102，PMOS区域至少具有第三鳍片103和第四鳍片104。上述衬底100可以为现有技术中常规的半导体衬底，如Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅)或GOI(绝缘体上锗)等。
上述NMOS区域和PMOS区域可以为多个，此时，衬底100上具有与NMOS区域和PMOS区域一一对应的多个鳍片结构。可以采用鳍式场效应晶体管(FinFET)的工艺流程形成上述衬底100的工艺，具体包括以下步骤：首先，在衬底上形成鳍片(FET)，并形成器件隔离区(FinSTI)；然后，通过掺杂形成NMOS和PMOS的阱区和沟道区，形成跨各鳍片的假栅堆叠，在假栅堆叠的两侧形成跨鳍片的间隔物(Spacer)；进行NMOS和PMOS的LDD掺杂，并在分别外延Si和SiGe后进行源/漏区的掺杂并退火；再形成第一层间介质层(ILD 0)，并将第一层间介质层叠封装(POP)；去除假栅堆叠，以在第一层间介质层中形成多个NMOS栅极沟槽和多个PMOS栅极沟槽，以得到分别含有鳍片的NMOS区域和PMOS区域。
在上述步骤S1之后，执行步骤S2：在衬底100上顺序形成第一阻挡层10和第一功函数层20，第一阻挡层10覆盖于NMOS区域和PMOS区域之上，第一功函数层20位于第一阻挡层10的不与第一鳍片101和第二鳍片102对应的表面上。上述不与第一鳍片101和第二鳍片102对应的表面是指第一阻挡层10的除第一鳍片101和第二鳍片102之外的全部或部分表面。
在一种优选的实施方式中，形成上述第一功函数层20的步骤包括：在第一阻挡层10上沉积形成第一功函数预备层210，如图1所示；然后，去除第一功函数预备层210中对应第一鳍片101和第二鳍片102的部分，得到第一功函数层20，如图2所示。
具体地，当上述NMOS区域只具有第一鳍片101和第二鳍片102时，且当上述PMOS区域只具有第三鳍片103和第四鳍片104时，上述第一功函数层20覆盖于与第三鳍片103和第四鳍片104对应的第一阻挡层10的表面上，如图2所示；当上述NMOS区域除包含第一鳍片101和第二鳍片102之外还包括其它鳍片结构，且上述PMOS区域除包含第三鳍片103和第四鳍片104之外也包括其它鳍片结构时，上述第一功函数层20不仅覆盖于与第三鳍片103和第四鳍片104对应的第一阻挡层10的表面上，还可以覆盖于与其它鳍片结构对应的部分第一阻挡层10的表面上。
在上述步骤S2中，形成上述第一阻挡层10的材料可以独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9；形成上述第一功函数层20的材料选自Al、TiAl、TiAlx、TiAlCx、TiCx和TaCx中的任一种或多种，0.1≤x≤0.9。形成上述第一阻挡层10和第一功函数层20的沉积工艺及其工艺条件本领域技术人员可以根据现有技术进行合理选取，在此不再赘述。
在上述步骤S2中，去除部分第一功函数预备层210以得到第一功函数层20的工艺可以独立地选自干法腐蚀、湿法腐蚀、灰化和剥离中的任一种。本领域技术人员可以实际需求对上述去除工艺进行合理选取。
在上述步骤S2之后，执行步骤S3：顺序形成第二功函数层30和第二阻挡层40，第二功函数层30覆盖第一阻挡层10和第一功函数层20设置，第二阻挡层40覆盖第二功函数层30设置，如图3所示。
在上述步骤S3中，形成上述第二功函数层30的材料选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9；形成上述第二阻挡层40的材料可以独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。形成上述第二功函数层30和第二阻挡层40的沉积工艺及其工艺条件本领域技术人员可以根据现有技术进行合理选取，在此不再赘述。
在上述步骤S3之后，执行步骤S4：顺序形成第一导电层510和第二导电层520，以得到金属栅叠层，如图4至图6所示，上述第一导电层510位于第二阻挡层40的不与第二鳍片102和第三鳍片103对应的表面上，上述第二导电层520覆盖第一导电层510和第二阻挡层40设置。上述第一导电层510和上述第二导电层520共同构成导电填充层，在形成该导电填充层的步骤之后，还可以通过对上述金属栅叠层进行化学机械抛光(CMP)，以使金属栅极结构的顶部齐平。上述不与第二鳍片102和第三鳍片103对应的表面是指第二阻挡层40的除第二鳍片102和第三鳍片103之外的部分或全部表面。
由于在上述步骤S2之后，位于第三鳍片103和第四鳍片104之上具有第一功函数层20，而第一鳍片101和第二鳍片102之上不具有第一功函数层20，从而通过上述步骤S4，分别调整第一导电层510在NMOS区域和PMOS区域上的厚度，使其位于第一鳍片101和第四鳍片104之上，而并不位于第二鳍片102和第三鳍片103之上，从而通过控制NMOS和PMOS的功函数来调整阈值，使NMOS和PMOS各形成两个不同阈值，VTN-1＞VTN-2，|VTP-1|＜|VTP-2|，其中，VTN-1为第一鳍片101对应NMOS的阈值，VTN-2为第二鳍片102对应NMOS的阈值，VTP-1为第三鳍片103对应PMOS的阈值，VTP-2为第四鳍片104对应PMOS的阈值，从而实现对CMOS器件多阈值的调节。
在一种优选的实施方式中，形成第一导电层510的步骤包括：在第二功函数层30上沉积形成第一导电预备层511，如图4所示；去除第一导电预备层511中对应第二鳍片102和第三鳍片103的部分，得到第一导电层510，如图5所示。
在上述步骤S4中，为了更好地实现对器件多阈值的调节，优选地，形成第一导电层510的金属为W，形成第二导电层520的金属为Al、Ti、Co和Ni中的任一种或多种。形成上述第一导电层510和第二导电层520的沉积工艺及其工艺条件本领域技术人员可以根据现有技术进行合理选取，在此不再赘述。
在上述步骤S4中，去除部分第一导电预备层511以得到第一导电层510的工艺可以独立地选自干法腐蚀、湿法腐蚀和剥离中的任一种。本领域技术人员可以实际需求对上述去除工艺进行合理选取。
在一种优选的实施方式中，NMOS区域具有包括第一鳍片101和第二鳍片102在内的至少三个鳍体结构，同时PMOS区域也具有包括第三鳍片103和第四鳍片104在内的至少三个鳍体结构，此时，在上述步骤S2与上述步骤S3之间，调节CMOS器件阈值的方法还包括以下步骤：调整对应各鳍体结构的第一阻挡层10的厚度，使至少部分鳍体结构上的第一阻挡层10的厚度不同，优选采用干法腐蚀、湿法腐蚀、灰化和剥离中的任一种调整第一阻挡层10的厚度。
在上述优选的实施方式中，通过增加一个调整各鳍片结构上第一阻挡层10厚度的步骤，能够实现对CMOS器件6～8个阈值的调节。具体地，上述NMOS区域可以具有第一鳍片101、第二鳍片102和第五鳍片，上述PMOS区域可以具有第三鳍片103、第四鳍片104和第六鳍片，此时，在沉积形成第一阻挡层10和第一功函数层20后，去除第一功函数层20的第一鳍片101、第二鳍片102和第五鳍片的部分，并减薄第一阻挡层10的与第一鳍片101、第二鳍片102和第三鳍片103对应的部分，然后顺序沉积形成第二功函数层30和第二阻挡层40，并在形成第一导电层510后，去除第一导电预备层511中对应第二鳍片102、第三鳍片103和第六鳍片的部分，以得到第一导电层510，从而使NMOS和PMOS各形成三个不同阈值，VTN-2＜VTN-1＜VTN-3，|VTP-1|＜|VTP-3|＜|VTP-2|，其中，VTN-1为第一鳍片101对应NMOS的阈值，VTN-2为第二鳍片102对应NMOS的阈值，VTN-3为第五鳍片对应NMOS的阈值，VTP-1为第三鳍片103对应PMOS的阈值，VTP-2为第四鳍片104对应PMOS的阈值，VTP-3为第六鳍片对应PMOS的阈值，从而实现对CMOS器件多阈值的调节。
在形成上述金属栅叠层的步骤之前，本发明的上述方法还可以包括在具有NMOS区域和PMOS区域的衬底100上顺序沉积形成界面氧化层和高k介质层的步骤。上述界面氧化层可以为SiO2层，具体地，可以通过臭氧处理工艺在NMOS区域和PMOS区域中的各鳍片表面形成界面氧化层；上述高k介质层可以为HfO2层，形成高k介质层的工艺可以为原子层沉积工艺(ALD)、真空物理溅射沉积(PVD)或金属有机化学气相沉积(MOCVD)。本领域技术人员可以根据现有技术对上述形成界面氧化层和高k介质层的工艺条件进行合理选取。
根据本发明的另一方面，还提供了一种CMOS器件，如图7所示，包括衬底100、第一阻挡层10、第一功函数层20、第二功函数层30、第二阻挡层40、第一导电层510和第二导电层520，其中，衬底100包括NMOS区域和PMOS区域，NMOS区域至少具有第一鳍片101和第二鳍片102，PMOS区域至少具有第三鳍片103和第四鳍片104；第一阻挡层10位于NMOS区域和PMOS区域上；第一功函数层20位于第一阻挡层10中不与第一鳍片101和第二鳍片102对应的表面上；第二功函数层30覆盖第一功函数层20和第一阻挡层10设置；第二阻挡层40位于第二功函数层30上；第一导电层510位于第二阻挡层40中不与第二鳍片102和第三鳍片103对应的表面上；第二导电层520位于第二阻挡层40上。
在本发明的上述CMOS器件中由于第一功函数层20位于第一阻挡层10中不与第一鳍片101和第二鳍片102对应的表面上，第一导电层510位于第二阻挡层40中不与第二鳍片102和第三鳍片103对应的表面上，使得NMOS或PMOS中各鳍片上的第一功函数层与第一导电层510之和能够具有不同的厚度，控制与各鳍片对应的NMOS和PMOS的功函数，从而实现了对CMOS器件多阈值的调节。
在本发明的上述CMOS器件中，为了更好地实现对器件多阈值的调节，优选地，形成第一导电层510的金属为W，形成第二导电层520的金属为Al、Ti、Co和Ni中的任一种或多种。
在本发明的上述CMOS器件中，NMOS区域可以具有包括第一鳍片101和第二鳍片102在内的至少三个鳍体结构，PMOS区域也可以具有包括第三鳍片103和第四鳍片104在内的至少三个鳍体结构。此时，通过合理减薄部分鳍体结构上第一阻挡层10的厚度，能够实现对CMOS器件6～8个阈值的调节。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1、通过在形成第一阻挡层后，形成位于第一阻挡层中不与第一鳍片和第二鳍片对应的表面上的第一功函数层，并通过在形成第二功函数层和第二阻挡层后，形成位于第二阻挡层中不与第二鳍片和第三鳍片对应的表面上的第一导电层，使NMOS或PMOS中各鳍片上的第一功函数层与第一导电层之和能够具有不同的厚度，从而通过调节各鳍片上金属栅叠层的功函数，实现了对CMOS器件多阈值的调节；
2、本发明可以摒弃现有技术中为实现器件多阈值调节而调整NMOS区域上第一阻挡层厚度的步骤，由于第一导电层相比于第一阻挡层远离沟道的表面，在同等厚度变化幅度下，相比第一阻挡层对阈值的调控幅度要小一些，因此能更好的实现精确调控，减少工艺厚度均匀性变化所带来的波动性问题，从而使上述去除部分第一导电层的工艺能够具有较好的可控性，进而有效地减少了现有技术中调整第一阻挡层厚度对沟道的工艺损伤。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种调节CMOS器件阈值的方法，其特征在于，包括以下步骤：
S1，提供衬底(100)，所述衬底(100)包括NMOS区域和PMOS区域，所述NMOS区域至少具有第一鳍片(101)和第二鳍片(102)，所述PMOS区域至少具有第三鳍片(103)和第四鳍片(104)；
S2，在所述衬底(100)上顺序形成第一阻挡层(10)和第一功函数层(20)，所述第一阻挡层(10)覆盖于所述NMOS区域和所述PMOS区域之上，所述第一功函数层(20)位于所述第一阻挡层(10)的不与所述第一鳍片(101)和所述第二鳍片(102)对应的表面上；
S3，顺序形成第二功函数层(30)和第二阻挡层(40)，所述第二功函数层(30)覆盖所述第一阻挡层(10)和第一功函数层(20)设置，所述第二阻挡层(40)覆盖所述第二功函数层(30)设置；
S4，顺序形成第一导电层(510)和第二导电层(520)，所述第一导电层(510)位于所述第二阻挡层(40)的不与所述第二鳍片(102)和所述第三鳍片(103)对应的表面上，所述第二导电层(520)覆盖所述第一导电层(510)和所述第二阻挡层(40)设置，
形成所述第一导电层(510)的金属为W，形成所述第二导电层(520)的金属为Al、Ti、Co和Ni中的任一种或多种。
2.根据权利要求1所述的方法，其特征在于，形成所述第一功函数层(20)的步骤包括：
在所述第一阻挡层(10)上沉积形成第一功函数预备层(210)；
去除所述第一功函数预备层(210)中对应所述第一鳍片(101)和所述第二鳍片(102)的部分，得到所述第一功函数层(20)。
3.根据权利要求1所述的方法，其特征在于，形成所述第一导电层(510)的步骤包括：
在所述第二功函数层(30)上沉积形成第一导电预备层(511)；
去除所述第一导电预备层(511)中对应所述第二鳍片(102)和所述第三鳍片(103)的部分，得到所述第一导电层(510)。
4.根据权利要求1所述的方法，其特征在于，所述NMOS区域具有包括所述第一鳍片(101)和所述第二鳍片(102)在内的至少三个鳍体结构，所述PMOS区域具有包括所述第三鳍片(103)和所述第四鳍片(104)在内的至少三个鳍体结构，在所述步骤S2与所述步骤S3之间，所述方法还包括以下步骤：
调整对应各所述鳍体结构的所述第一阻挡层(10)的厚度，使至少部分所述鳍体结构上的第一阻挡层(10)的厚度不同。
5.根据权利要求1所述的方法，其特征在于，采用干法腐蚀、湿法腐蚀、灰化和剥离中的任一种调整所述第一阻挡层(10)的厚度。
6.根据权利要求1至5中任一项所述的方法，其特征在于，形成所述第一功函数层(20)的材料选自Al、TiAl、TiAlx、TiAlCx、TiCx和TaCx中的任一种或多种，其中，0.1≤x≤0.9。
7.根据权利要求1至5中任一项所述的方法，其特征在于，形成所述第二功函数层(30)的材料选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，其中，0.1≤x≤0.9。
8.根据权利要求1至5中任一项所述的方法，其特征在于，形成所述第一阻挡层(10)和所述第二阻挡层(40)的材料独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，其中，0.1≤x≤0.9。
9.一种CMOS器件，其特征在于，包括：
衬底(100)，包括NMOS区域和PMOS区域，所述NMOS区域至少具有第一鳍片(101)和第二鳍片(102)，所述PMOS区域至少具有第三鳍片(103)和第四鳍片(104)；
第一阻挡层(10)，位于所述NMOS区域和所述PMOS区域上；
第一功函数层(20)，位于所述第一阻挡层(10)中不与所述第一鳍片(101)和所述第二鳍片(102)对应的表面上；
第二功函数层(30)，覆盖所述第一功函数层(20)和所述第一阻挡层(10)设置；
第二阻挡层(40)，位于所述第二功函数层(30)上；
第一导电层(510)，位于所述第二阻挡层(40)中不与所述第二鳍片(102)和所述第三鳍片(103)对应的表面上；以及
第二导电层(520)，位于所述第二阻挡层(40)上，
所述第一导电层(510)为金属钨层，所述第二导电层(520)为由Al、Ti、Co和Ni中的任一种或多种组成的金属层。
10.根据权利要求9所述的CMOS器件，其特征在于，所述NMOS区域具有包括所述第一鳍片(101)和所述第二鳍片(102)在内的至少三个鳍体结构，所述PMOS区域具有包括所述第三鳍片(103)和所述第四鳍片(104)在内的至少三个鳍体结构，且至少部分所述鳍体结构上的第一阻挡层(10)的厚度不同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810096684.8A CN108493157B (zh) | 2018-01-31 | 2018-01-31 | Cmos器件及调节cmos器件阈值的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810096684.8A CN108493157B (zh) | 2018-01-31 | 2018-01-31 | Cmos器件及调节cmos器件阈值的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108493157A CN108493157A (zh) | 2018-09-04 |
| CN108493157B true CN108493157B (zh) | 2021-05-04 |
Family
ID=63344098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810096684.8A Active CN108493157B (zh) | 2018-01-31 | 2018-01-31 | Cmos器件及调节cmos器件阈值的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108493157B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107180793A (zh) * | 2017-06-14 | 2017-09-19 | 中国科学院微电子研究所 | 一种调节高k金属栅cmos器件阈值的方法 |
| CN107180794A (zh) * | 2017-06-14 | 2017-09-19 | 中国科学院微电子研究所 | 一种调节高k金属栅cmos器件阈值的方法和cmos器件 |
| CN107195585A (zh) * | 2017-04-24 | 2017-09-22 | 中国科学院微电子研究所 | 一种调节cmos器件阈值的方法及cmos器件 |
| CN107195631A (zh) * | 2017-04-24 | 2017-09-22 | 中国科学院微电子研究所 | 一种调节cmos器件阈值的方法及cmos器件 |
| CN107464783A (zh) * | 2017-08-22 | 2017-12-12 | 中国科学院微电子研究所 | 一种cmos器件及其制作方法 |
| CN107481971A (zh) * | 2017-08-22 | 2017-12-15 | 中国科学院微电子研究所 | 一种cmos器件及其制作方法 |
| CN107564864A (zh) * | 2017-08-22 | 2018-01-09 | 中国科学院微电子研究所 | 一种cmos器件及其制作方法 |
-
2018
- 2018-01-31 CN CN201810096684.8A patent/CN108493157B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107195585A (zh) * | 2017-04-24 | 2017-09-22 | 中国科学院微电子研究所 | 一种调节cmos器件阈值的方法及cmos器件 |
| CN107195631A (zh) * | 2017-04-24 | 2017-09-22 | 中国科学院微电子研究所 | 一种调节cmos器件阈值的方法及cmos器件 |
| CN107180793A (zh) * | 2017-06-14 | 2017-09-19 | 中国科学院微电子研究所 | 一种调节高k金属栅cmos器件阈值的方法 |
| CN107180794A (zh) * | 2017-06-14 | 2017-09-19 | 中国科学院微电子研究所 | 一种调节高k金属栅cmos器件阈值的方法和cmos器件 |
| CN107464783A (zh) * | 2017-08-22 | 2017-12-12 | 中国科学院微电子研究所 | 一种cmos器件及其制作方法 |
| CN107481971A (zh) * | 2017-08-22 | 2017-12-15 | 中国科学院微电子研究所 | 一种cmos器件及其制作方法 |
| CN107564864A (zh) * | 2017-08-22 | 2018-01-09 | 中国科学院微电子研究所 | 一种cmos器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108493157A (zh) | 2018-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9142649B2 (en) | Semiconductor structure with metal gate and method of fabricating the same | |
| US9799751B1 (en) | Methods of forming a gate structure on a vertical transistor device | |
| US10297513B1 (en) | Stacked vertical NFET and PFET | |
| US9425280B2 (en) | Semiconductor device with low-K spacers | |
| USRE45955E1 (en) | Dual high-K oxides with SiGe channel | |
| US8981487B2 (en) | Fin-shaped field-effect transistor (FinFET) | |
| US9673100B2 (en) | Semiconductor device having contact plug in two dielectric layers and two etch stop layers | |
| CN103022126B (zh) | 具有由高k保护金属层诱导的应变沟道的半导体器件 | |
| CN103165674B (zh) | 具有多阈值电压的FinFET | |
| US20180151560A1 (en) | Contact Structure and Method of Fabricating the Same | |
| US7736965B2 (en) | Method of making a FinFET device structure having dual metal and high-k gates | |
| TWI473271B (zh) | 雙重金屬閘極角隅 | |
| US8674452B2 (en) | Semiconductor device with lower metal layer thickness in PMOS region | |
| US20050287759A1 (en) | Method and apparatus for a semiconductor device with a high-k gate dielectric | |
| US8765561B2 (en) | Method for fabricating semiconductor device | |
| US9171934B2 (en) | Methods of forming semiconductor devices using a layer of material having a plurality of trenches formed therein | |
| WO2013059972A1 (zh) | 具有双金属栅的cmos器件及其制造方法 | |
| CN104867967A (zh) | 半导体器件及其制造方法 | |
| US20170309520A1 (en) | Semiconductor device and method for fabricating the same | |
| US9299781B2 (en) | Semiconductor devices with contact structures and a gate structure positioned in trenches formed in a layer of material | |
| US10522660B2 (en) | Method for fabricating semiconductor device | |
| US10446667B2 (en) | Method for fabricating semiconductor device | |
| US8053317B2 (en) | Method and structure for improving uniformity of passive devices in metal gate technology | |
| US8502325B2 (en) | Metal high-K transistor having silicon sidewalls for reduced parasitic capacitance | |
| CN116569321A (zh) | 使用堆叠的n型和p型纳米片的具有互补电容匹配的ncfet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210628 Address after: 100021 No.3, Beitucheng West Road, Chaoyang District, Beijing Patentee after: Institute of Microelectronics of the Chinese Academy of Sciences Patentee after: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (SHANGHAI) Corp. Address before: 100029 Beijing city Chaoyang District Beitucheng West Road No. 3 Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences |