KR100771152B1 - 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법 - Google Patents
트렌치 방식을 이용한 플래시 메모리 셀의 제조방법 Download PDFInfo
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Abstract
본 발명은 로직 공정과 비교하여 플래시 메모리에서는 플로팅 게이트가 추가되므로 플로팅 게이트를 STI 부분에 형성함으로써 로직 공정 대비 플래시 공정의 단차 증가를 없앨 수 있는 트렌치 방식을 이용한 플래시 메모리셀의 제조방법을 제공하는 것이다. 트렌치 방식을 이용한 플래시 메모리셀의 제조방법은 실리콘 기판 내에 중앙을 중심으로 양쪽에 다수의 트렌치를 형성하는 단계와, 트렌치를 절연물질로 채워서 트렌치 아이솔레이션을 형성하는 단계와, 하나의 셀 내부에 터널링 산화막이 성장하는 실리콘의 양쪽 트렌치 아이솔레이션의 폭 및 깊이를 조절함으로써, 플로팅 게이트 간의 결합비를 조절하는 단계와, 터널 산화막을 증착한 후, 웰 형성 및 문턱전압 이온주입을 진행하는 단계와, 플로팅 게이트 폴리 실리콘을 증착한 후 소정의 형상으로 패터닝하여 플로팅 게이트를 트렌치 아이솔레이션 내부에 형성하는 단계와. 패터닝된 플로팅 게이트 상에 ONO 층 및 컨트롤 게이트 폴리를 순차적으로 형성하는 단계와, 컨트롤 게이트 폴리 및 ONO 층을 순차적으로 식각하여 컨트롤 게이트를 형성하는 단계를 포함한다.
트렌치 아이솔레이션, 플래시 메모리 셀
Description
도 1a 내지 도 1n는 본 발명의 바람직한 실시예에 따른 트렌치 방식을 이용한 플래시 메모리셀의 제조방법에 의하여 형성된 플래시 메모리 셀을 설명하기 위한 단면도들을 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 실리콘 기판 12 : 패드 산화막
14 : 패드 질화막 16, 38 : 포토레지스트
18 : 아이솔레이션 24 : 터널 산화막
26 : p형 웰 32 : 플로팅 게이트 폴리 실리콘
34 : 산화막-질화막-산화막 유전물질
36 : 컨트롤 게이트 폴리 실리콘
40 : n+ 접합 42 : LDD 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 플래시 메모리의 플로팅 게이트를 얕은 트렌치 아이솔레이션(STI; shallow trench isolation) 내에 형성함으로써 로직과 플래시 메모리의 원칩화는 물론 후속 공정상의 마진을 확보할 수 있는 트렌치 방식을 이용한 플래시 메모리셀의 제조방법에 관한 것이다.
종래의 기술에서는 플래시 메모리의 플로팅 게이트를 Si 웨이퍼 위에 형성함으로써 플로팅 게이트를 형성할 때 발생되는 높이가 컨택(contact) 공정에 많은 부담을 주고 있으며, 이는 공정 기술이 미세해짐에 따라 더욱 심해지고 있다. 또한, 로직과 원칩화 면에서는 로직 공정과 플래시 메모리 공정상의 단차 증가로 인해 컨택 및 추가 후속 공정의 마진(margin)을 감소시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 로직 공정과 비교하여 플래시 메모리에서는 플로팅 게이트가 추가되므로 플로팅 게이트를 STI 부분에 형성함으로써 로직 공정 대비 플래시 공정의 단차 증가를 없앨 수 있는 트렌치 방식을 이용한 플래시 메모리셀의 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 내에 중앙을 중심으로 양쪽에 다수의 트렌치를 형성하는 단계와, 트렌치를 절연물질로 채워서 트렌치 아이솔레이션을 형성하는 단계와, 하나의 셀 내부에 터널링 산화막이 성장하는 실리콘의 양쪽 트렌치 아이솔레이션의 폭 및 깊이를 조절함으로써, 플로팅 게이트 간의 결합비를 조절하는 단계와, 터널 산화막을 증착한 후, 웰 형성 및 문턱전압 이온주입을 진행하는 단계와, 플로팅 게이트 폴리 실리콘을 증착한 후 소정의 형상으로 패터닝하여 플로팅 게이트를 트렌치 아이솔레이션 내부에 형성하는 단계와. 패터닝된 플로팅 게이트 상에 ONO 층 및 컨트롤 게이트 폴리를 순차적으로 형성하는 단계와, 컨트롤 게이트 폴리 및 ONO 층을 순차적으로 식각하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1n는 본 발명의 바람직한 실시예에 따른 트렌치 방식을 이용한 플래시 메모리셀의 제조방법에 의하여 형성된 플래시 메모리 셀을 설명하기 위한 단면도들을 도시한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(10) 상에 패드 산화막(12), 패드 질화막(14) 및 포토레지스트(16)을 순차적으로 형성한다. 그리고 나서, STI 포토 공정시 플로팅 게이트가 형성될 부분에 포토레지스트(16)를 남겨놓고 실리콘 에칭을 수행하여 트렌치를 형성한다.
그리고 나서, 도 1b에 도시한 바와 같이, 아이솔레이션(18)을 형성하기 위하여 산화막 계열의 절연 물질을 트렌치에 매립한다.
이어서, 도 1c에 도시한 바와 같이, 화학적 기계적 연마(CMP; chemical mechanical polishing)와 같은 공정을 이용하여 평탄화 공정을 수행함으로써, 아이솔레이션(18)을 얻는다.
다음 단계로, 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적 증가 및 플래시 셀 액티브 형성을 위하여 아이솔레이션(18)이 형성된 실리콘 기판(10) 상에 소정 형상의 제 2 포토레지스트 패턴(20)을 형성한다. 이어서, 제 2 포토레지스트 패턴(20)을 식각 마스크로 상기 아이솔레이션(18)을 도 1d에 도시된 바와 같이 식각한다.
그 후에, 도 1e에 도시된 바와 같이, 상기 아이솔레이션(18)의 식각 공정으로 인해 돌출된 실리콘 기판(10)을 제거한다.
그 후에, 도 1e에 도시된 바와 같이, 상기 아이솔레이션(18)의 식각 공정으로 인해 돌출된 실리콘 기판(10)을 제거한다.
그리고 나서, 도 1f에 도시한 바와 같이, 터널 산화막(24)을 증착한 후, 웰 및 문턱전압 이온주입(Vt implant)을 진행한다.
계속하여, 도 1g에 도시한 바와 같이, 플로팅 게이트 폴리 실리콘(32)을 상기 터널 산화막(24)이 형성된 실리콘 기판(10) 상에 형성한다. 참조번호 "26"은 상기 이온주입에 의해 형성된 p형 웰(well)을 나타낸다.
그리고, 도 1h에 도시한 바와 같이, 플로팅 게이트 폴리 실리콘(32)을 소정의 형상으로 패터닝하기 위하여 포토마스크를 형성한 후, 패터닝 공정을 수행한 다음, 패터닝된 포토마스크를 이용하여 플로팅 게이트 폴리 실리콘(32)을 식각하여 최종적으로 플로팅 게이트(33)를 트렌치 아이솔레이션 내부에 형성한다.
이어서, 도 1i에 도시한 바와 같이, 산화막-질화막-산화막(ONO; oxide-nitride-oxide) 유전물질(34)을 플로팅 게이트(33)가 형성된 실리콘 기판(10) 상에 증착한 후, 산화막-질화막-산화막 유전물질(34) 상에 컨트롤 게이트 폴리 실리콘(36)을 증착하여 형성한다.
후속하는 단계로, 도 1j 및 도 1k에 도시한 바와 같이, 컨트롤 게이트를 형성하기 위한 포토 공정을 진행하기 위하여 포토레지스트(38)을 소정의 형상으로 형성한다. 이때, 워드라인 방향의 단면도는 도 1j에 도시하였으며, 채널 방향의 단면도은 도 1k에 도시하였다.
그리고 나서, 도 1l 및 도 1m에 도시한 바와 같이, 소정의 패턴을 갖는 포토 레지스트(38)을 마스크로 이용하여 식각 공정을 진행함으로써, 컨트롤 게이트 폴리 실리콘(36), 산화막-질화막 유전물질(34) 및 터널 산화막(24)이 소정의 형상으로 패터닝된다. 이때, 워드라인 방향의 단면도는 도 1l에 도시하였으며, 채널 방향의 단면도은 도 1m에 도시하였다.
마지막 단계로, 도 1n에 도시한 바와 같이, 소정 형상으로 패터닝된 컨트롤 게이트 폴리 실리콘(36), 산화막-질화막 유전물질(34) 및 터널 산화막(24)의 측면에 약하게 도핑된 드레인(LDD; lightly doped drain) 스페이서(42)를 형성함으로써, 게이트 구조를 완성한다. 그리고, 게이트 구조의 측면 아래에 n+ 접합(40)을 형성함으로써 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법을 완성한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 플로팅 게이트를 트렌치 아이솔레이션 내부에 형성함으로써, 논리(logic)와 플래시 메모리를 원칩화한 칩을 제작할 때 논리 붑분의 컨택 공정 및 전기적 마진(margin)을 확보할 수 있는 효과가 있다.
또한, 본 발명은 플로팅 게이트를 트렌치 아이솔레이션 내부에 형성함으로써 컨트롤 게이트 형성시 논리의 게이트를 동시에 형성할 수 있는 장점을 갖는다.
Claims (8)
- 실리콘 기판에 상호 이격된 한 쌍의 트렌치를 형성하는 단계;상기 트렌치를 절연물질로 채워 트렌치 아이솔레이션을 형성하는 단계와,한 쌍의 트렌치 아이솔레이션에서 서로 대향하는 일부와 그 사이의 실리콘 기판을 리세스하는 단계;상기 리세스된 실리콘 기판 상에 터널 산화막을 증착하는 단계;상기 리세스된 트렌치 아이솔레이션 및 터널 산화막 상에 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상에 유전층 및 컨트롤 게이트를 순차 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법.
- 제 1항에 있어서, 상기 한 쌍의 트렌치를 형성하기 전에, 상기 실리콘 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법.
- 제 1항에 있어서, 상기 트렌치에 채워지는 절연물질이 산화물을 포함하는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법.
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- 제 1항에 있어서, 상기 한 쌍의 트렌치 아이솔레이션에서 서로 대향하는 일부와 그 사이의 실리콘 기판은 서로 동일한 높이를 갖는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법.
- 제 1항에 있어서, 상기 컨트롤 게이트를 형성하는 단계를 수행한 다음, 상기 컨트롤 게이트 및 유전층의 측면에 LDD 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법.
- 제 7항에 있어서, 상기 LDD 스페이서를 형성하는 단계를 수행한 다음, 상기 LDD 스페이서 측면의 아래쪽의 상기 실리콘 기판 상에 n+ 접합을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법.
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549010B1 (ko) * | 2004-06-17 | 2006-02-02 | 삼성전자주식회사 | 채널부 홀의 일 측벽에 채널 영역을 갖는 트랜지스터의형성방법들 |
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| CN105789277A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种闪存存储器的浮栅结构及制作方法 |
| CN105789212A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种闪存存储单元及制作方法 |
| US11276705B2 (en) | 2019-08-27 | 2022-03-15 | Sandisk Technologies Llc | Embedded bonded assembly and method for making the same |
| CN113808930A (zh) * | 2021-09-17 | 2021-12-17 | 恒烁半导体(合肥)股份有限公司 | 一种nor闪存的浮栅制作方法、电路以及其应用 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010047587A (ko) * | 1999-11-22 | 2001-06-15 | 윤종용 | 반도체장치의 제조방법 |
| KR20010086520A (ko) * | 2000-03-02 | 2001-09-13 | 윤종용 | 반도체 장치의 아이솔레이션 영역 형성 방법 |
| KR20020054895A (ko) * | 2000-12-28 | 2002-07-08 | 윤종용 | 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 |
| KR20020057341A (ko) * | 2001-01-04 | 2002-07-11 | 윤종용 | 노어형 플래시 메모리 소자 및 그 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW399332B (en) * | 1998-08-12 | 2000-07-21 | United Microelectronics Corp | The structure of flash memory cell and the manufacturing method thereof |
| JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
| FR2807208B1 (fr) * | 2000-03-29 | 2003-09-05 | St Microelectronics Sa | Dispositif semi-conducteur de memoire non volatile et procede de fabrication correspondant |
| US6531733B1 (en) * | 2001-12-17 | 2003-03-11 | Windbond Electronics Corporation | Structure of flash memory cell and method for manufacturing the same |
| US6682977B2 (en) * | 2002-02-11 | 2004-01-27 | Winbond Electronics Corporation | Method for fabricating a gate structure of a flash memory |
-
2003
- 2003-07-16 KR KR1020030048846A patent/KR100771152B1/ko active IP Right Grant
-
2004
- 2004-05-06 US US10/839,845 patent/US7094644B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010047587A (ko) * | 1999-11-22 | 2001-06-15 | 윤종용 | 반도체장치의 제조방법 |
| KR20010086520A (ko) * | 2000-03-02 | 2001-09-13 | 윤종용 | 반도체 장치의 아이솔레이션 영역 형성 방법 |
| KR20020054895A (ko) * | 2000-12-28 | 2002-07-08 | 윤종용 | 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 |
| KR20020057341A (ko) * | 2001-01-04 | 2002-07-11 | 윤종용 | 노어형 플래시 메모리 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
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