KR20010086520A - 반도체 장치의 아이솔레이션 영역 형성 방법 - Google Patents

반도체 장치의 아이솔레이션 영역 형성 방법 Download PDF

Info

Publication number
KR20010086520A
KR20010086520A KR1020000010445A KR20000010445A KR20010086520A KR 20010086520 A KR20010086520 A KR 20010086520A KR 1020000010445 A KR1020000010445 A KR 1020000010445A KR 20000010445 A KR20000010445 A KR 20000010445A KR 20010086520 A KR20010086520 A KR 20010086520A
Authority
KR
South Korea
Prior art keywords
isolation
spacer
forming
trench
film
Prior art date
Application number
KR1020000010445A
Other languages
English (en)
Inventor
배진호
조인수
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000010445A priority Critical patent/KR20010086520A/ko
Publication of KR20010086520A publication Critical patent/KR20010086520A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 반도체 장치의 아이솔레이션 영역 형성 방법에 관한 것으로, 스페이서를 이용한 LOCOS(LOCal Oxidation of Silicon) 방식의 아이솔레이션 영역(isolation region) 형성 방법에 있어서, 스페이서 형성시 반도체 기판 내부에 트렌치를 형성하고 산화막을 성장시켜 필드 산화막을 형성하는 아이솔레이션 영역 형성 방법을 개시한다.
본 발명에 의하면, 스페이서의 형성시 반도체 기판 내부에 트렌치를 형성하여 필드 산화막을 성장시킴으로써 필드 산화막의 두께 및 활성 영역의 선폭은 일정하게 유지하면서 아이솔레이션 영역의 선폭을 감소할 수 있다. 따라서 활성 영역의 피치 폭을 0.4㎛ 이하의 크기로 구현할 수 있게 되며, 활성 영역의 면적을 감소시키지 않고 셀 면적을 줄일 수 있게 된다. 또한 필드 산화막 성장 시간을 감소할 수 있어 버즈 빅(bird's beak) 현상의 발생을 저감시킬 수 있게 된다. 그리고 필드 산화막 형성을 위한 패터닝시 과도 식각에 대한 공정 마진을 향상시키는 효과를 얻을 수 있게 된다.

Description

반도체 장치의 아이솔레이션 영역 형성 방법{THE METHOD OF FORMING ISOLATION REGIONS IN SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 활성 영역의 크기는 유지하면서 아이솔레이션 영역의 폭을 줄일 수 있는 반도체 장치의 아이솔레이션 영역 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 점차 미세화되며, 이에 따라 반도체 장치를 이루는 반도체 소자들은 일정한 면적상에 높은 밀도를 가지고 형성된다. 이와 같이 고집적화되는 반도체 장치에서 반도체 소자의 집적도를 높이기 위하여 반도체 소자들의 크기를 줄이는 반도체 장치의 제조 공정이 개발되는 한편, 반도체 소자들 사이에 형성되는 아이솔레이션(isolation) 영역의 폭을 줄이는 아이솔레이션 공정이 함께 개발되고 있다. 여기서 아이솔레이션 공정이란, 반도체 장치를 구성하는 반도체 소자들을 전기적 및 구조적으로 분리시키는 일련의 공정을 말하며, 이때 형성되는 아이솔레이션 영역은 인접한 반도체 소자의 또는 인접한 반도체 소자간의 원치 않는 전기적 연결을 방지하는 역할을 한다. 이때 상기 아이솔레이션 영역의 형성에 의하여 반도체 기판의 필드 영역(field region)이 형성되는 동시에, 반도체 소자들이 독자적으로 기능하도록 활성 영역(active region)이 정의된다.
한편, 상술한 바와 같이 반도체 소자들의 고집적화를 위하여 반도체 소자 사이의 거리가 점차 감소되면서, 반도체 기판의 활성 영역을 분리하는 아이솔레이션 방법이 점차 어려워지고 있다. 특히 이 분야에서 통상적으로 널리 사용되는 LOCOS(LOCal Oxidation of Silicon) 공정은 버즈 빅(bird's beak) 현상으로 인한 소자 분리 피치(pitch)의 제약, 소자 분리막 두께의 불균일 등의 구조적인 문제와 펀치 쓰루(punch through) 특성 저하, 접합 누설 전류(junction leakage) 증가 등의 전기적인 문제들로 인하여 패턴의 디자인시 어려움이 발생한다. 따라서 아이솔레이션 영역 형성 방법으로 상기 LOCOS 공정을 개량한 SEPOX(SElective Poly Silicon Oxidation) 공정을 사용하고 있으며, 반도체 기판에 트렌치를 먼저 형성한 후에 상기 트렌치(trench)를 채우도록 산화막을 형성하는 트렌치 방식의 아이솔레이션 영역 형성 방법을 사용하기도 한다. 그런데 상술한 트렌치 방식의 아이솔레이션 영역 형성 방법에서는 버즈 빅(bird's beak) 현상을 효과적으로 줄일 수 있지만, 이때 형성되는 산화막의 절연율이 LOCOS 공정 및 변형된 LOCOS 공정에 의한 아이솔레이션 영역 형성 방법에 의하여 형성되는 산화막의 절연율에 비하여 낮으며, 공정 원가가 상승하는 문제점들이 발생한다.
따라서 아이솔레이션 영역 형성 방법으로 스페이서를 이용하는 LOCOS 공정, 즉 PSL(Poly Spacer LOCOS) 공정을 널리 사용하고 있다.
상술한 스페이서를 이용한 LOCOS 공정(PSL 공정)에 따른 아이솔레이션 영역 형성 방법은 다음과 같다.
먼저, 반도체 기판상에 패드 산화막을 얇게 형성한다. 상기 패드 산화막은 200Å 내지 500Å의 두께로 형성되며, 보통 열산화(thermal oxidation) 공정을 통하여 형성된다. 일반적으로 패드 산화막은 후속으로 형성되는 실리콘 질화막에 의한 응력을 보상하는 기능을 한다.
다음으로, 상기 패드 산화막상에 실리콘 질화막을 형성하고, 상기 실리콘 질화막상에 포토레지스트 마스크(photoresist mask)를 형성한다.
다음으로, 원하는 크기의 아이솔레이션 영역이 노출되도록 상기 포토레지스트 마스크를 통하여 상기 실리콘 질화막을 패터닝하여 아이솔레이션 패턴을 형성한다. 이때 상기 반도체 기판이 과도식각되지 않도록 패터닝하여야 하므로, 과도 식각에 대한 공정 마진이 작다.
다음으로, 상기 포토레지스트 막질을 제거하고, 상기 아이솔레이션 패턴을포함하는 반도체 기판 전면에 스페이서 막질을 형성한다. 상기 스페이서 막질은 폴리 실리콘으로 이루어진다.
다음으로, 상기 스페이서 막질을 에치백(etch back) 공정을 사용하여 전면식각하고 스페이서를 형성한다. 이때 상기 아이솔레이션 패턴의 측벽에 스페이서가 형성되며, 반도체 기판상의 아이솔레이션 영역이 될 부위가 노출된다.
상기 스페이서 사이의 반도체 기판상에 산화막을 성장시켜 필드 산화막을 형성한다.
상술한 바와 같이 진행되는 PSL 공정을 이용한 아이솔레이션 영역 형성 방법에서는 통상의 LOCOS 공정에 따른 아이솔레이션 영역 형성 방법에서 나타나는 버즈 빅(bird's beak) 현상을 저감시킬 수 있다. 하지만, 필드 산화막 형성을 위한 패터닝시 과도 식각에 대한 마진이 적고, 필드 산화막 형성시 원하는 두께의 산화막을 형성하기 위한 공정 시간이 늘어난다. 이와 같이 필드 산화막 형성 공정 시간이 늘어남에 따라 버즈 빅(bird's beak)의 길이는 길어지게 되며, 이에 따라 활성 영역의 폭은 제한되어 소자 분리 피치의 제약을 극복하지 못하게 된다.
본 발명은 스페이서를 이용한 LOCOS 공정(PSL 공정)으로 아이솔레이션 영역을 형성할 때 발생하는 상기 문제점들을 해소하기 위하여 스페이서 형성시 반도체 기판에 트렌치를 형성하고 소자 격리막을 형성함으로써 버즈 빅(bird's beak) 현상의 발생을 억제하며 필드 영역의 선폭을 줄일 수 있는 새로운 아이솔레이션 영역 형성 방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치의 아이솔레이션 영역 형성 공정들을 순차적으로 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 간단한 설명
100 : 반도체 기판 102 : 패드 산화막(pad oxide)
104 : 실리콘 질화막(Si3N4) 106 : 아이솔레이션 패턴
108 : 스페이서 막질 110 : 스페이서
112a, 112b : 트렌치(trench) 114a, 114b : 필드 산화막
상기 목적을 이루기 위한 본 발명에 따른 반도체 장치의 아이솔레이션 영역 형성 방법은, 상기 패드 산화막 및 실리콘 질화막을 연속으로 패터닝하여 소정의 피치(pitch) 폭을 가지는 아이솔레이션 패턴을 형성하되, 상기 피치(pitch) 폭을 0.2㎛ 내지 0.6㎛으로 형성하는 단계; 상기 아이솔레이션 패턴을 포함하는 반도체 기판 전면에 스페이서 막질을 형성하는 단계; 에치백 공정을 사용하여 상기 스페이서 막질을 전면식각하여 상기 아이솔레이션 패턴의 양측벽에 스페이서를 형성하는 동시에, 상기 아이솔레이션 패턴 사이에 트렌치를 형성하는 단계; 상기 스페이서를 포함하고, 상기 트렌치를 메우도록 산화막을 성장시켜 아이솔레이션 영역을 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 따르면, 상기 스페이서는 폴리 실리콘으로 형성하는 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 상기 트렌치 측벽은 상기 트렌치 저면에 대하여 완만한 경사를 가지도록 형성하는 것이 바람직하다.
(실시예)
이하 도면을 참조하면서 본 발명의 실시예에 따른 반도체 장치의 아이솔레이션 영역의 형성 방법을 상세히 살펴보기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치의 아이솔레이션 영역 형성 공정들을 순차적으로 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 패드 산화막(pad oxide, 102) 및실리콘 질화막(104)을 연속적으로 형성한다. 상기 패드 산화막(102)은 열산화(thermal oxidation) 공정을 사용하여 50Å 내지 500Å의 두께를 가지도록 형성하며, 후속으로 형성되는 상기 실리콘 질화막(104)이 가지는 응력을 보상하는 기능을 한다. 상기 실리콘 질화막(104)은 일반적인 LOCOS 공정에서의 실리콘 질화막에 비하여 두껍게 형성한다. 상기 실리콘 질화막(104)의 두께는 활성 영역의 피치 폭에 따라 변화되며, 피치 폭이 클수록 상기 실리콘 질화막(104)을 두껍게 형성한다.
도 1b를 참조하면, 상기 실리콘 질화막(104) 및 패드 산화막(102)을 연속적으로 패터닝하여 아이솔레이션 패턴(isolation pattern, 106)을 형성한다. 이때 상기 아이솔레이션 패턴(106)에서, 도면에 도시된 A 부위와 B 부위는 피치의 폭이 다르도록, 예를 들면 A 부위의 피치의 폭은 a로 형성하며, B 부위의 피치의 폭은 b로 형성한다. 이때 상기 b는 a보다 크도록 형성하는데(a<b), 예를 들면 상기 a는 0.2㎛ 내지 0.6㎛의 폭을 가지도록 형성하며, 상기 b는 0.6 ㎛ 이상의 폭을 가지도록 형성한다. 상기 아이솔레이션 패턴(106)의 피치 폭(a, b)은 도면에 도시된 바와 같이 다르게 형성할 수도 있지만, 같은 피치의 폭을 가지도록 형성할 수도 있다. 본 실시예에서는 피치 폭이 작은 부위(A)에서 본 발명이 더욱 효과적이라는 것을 나타내기 위하여 피치 폭이 큰 부위(B)를 함께 도시한 것이다.
한편, 상기 아이솔레이션 패턴(106) 형성을 위하여 식각 공정을 진행시, 후속으로 상기 아이솔레이션 패턴(106) 사이에서 노출되는 반도체 기판에 트렌치를 형성하게 되므로 식각 공정의 과도 식각 마진을 향상시킬 수 있으며, 이로 인하여실리콘 질화막을 충분히 식각하여 제거할 수 있게 된다.
도 1c를 참조하면, 상기 아이솔레이션 패턴(106)을 포함하는 반도체 기판 전면에 스페이서 막질(108)을 콘포멀(conformal)하게 형성한다. 상기 스페이서 막질(108)은 폴리 실리콘으로 이루어진다. 이때 상기 스페이서 막질(108)의 두께는 상기 아이솔레이션 패턴(106)간 넓이의 0.25배 정도가 바람직하다. 본 발명의 실시예에서는 도면에 도시된 A 부위의 패턴간 넓이를 기준으로 상기 스페이서 막질(108)을 형성한다.
도 1d를 참조하면, 상기 스페이서 막질(108)을 전면식각하여 상기 아이솔레이션 패턴(106)의 양 측벽에 스페이서(110)를 형성하는 동시에, 상기 아이솔레이션 패턴(106) 사이에 트렌치(112a, 112b)를 형성한다. 상기 스페이서 막질(108)의 전면식각은 에치백 공정을 사용하여 진행하며, 반도체 기판이 노출되도록 전면식각한 후에, 전면식각을 연속으로 진행하여 반도체 기판을 식각한다. 이에 따라 상기 아이솔레이션 패턴(106)의 양 측벽 하부에 상기 스페이서(110)가 형성되고, 반도체 기판이 노출된 부위에는 트렌치(112a, 112b)가 형성된다. 이때 상기 스페이서(110)는 후속 필드 산화막 성장시 버즈 빅(bird's beak) 현상이 발생하는 것을 방지하는 버퍼(buffer)의 기능을 한다.
한편, 상기 트렌치(112a, 112b)의 측벽면은 상기 트렌치(112a, 112b)의 저면에 대하여 완만한 경사를 가지도록 형성한다. 이때 상기 트렌치(112a, 112b)의 측벽면은 상기 트렌치(112a, 112b)의 저면에 대하여 50°내지 60°의 각도를 가지는 것이 바람직하다. 이와 같은 완만한 경사는 아이솔레이션 영역 형성 후에 활성 영역상에 형성되는 게이트 폴리 실리콘 패터닝시 식각 공정 마진을 고려한 것이며, 이에 따라 발생하는 폴리 실리콘 잔류물들의 제거가 용이해지는 효과를 함께 얻을 수 있다.
한편, 상기 트렌치(112a, 112b) 측벽의 경사 및 피치 폭의 차이(a<b)로 인하여 도면에 도시된 A 부위와 B 부위에서 트렌치의 형태가 달라진다. A 부위에서 형성되는 트렌치(112a)는 폭이 좁고 깊이가 작게 형성되며, B 부위에서 형성되는 트렌치(112b)는 폭이 넓고 깊게 형성될 수 있다.
도 1e를 참조하면, 상기 스페이서(110)를 포함하고, 상기 트렌치(112a, 112b)를 메우도록 필드 산화막(114a, 114b)을 성장시켜 아이솔레이션 영역을 형성한다. 상기 필드 산화막(114a, 114b)은 습식 열산화 방법으로 성장시키며, 이때 상기 스페이서(110)를 충분히 산화시킬 수 있도록 약 950℃의 고온에서 충분히 성장시킨다. 이때 상기 필드 산화막(114a, 114b)은 상기 아이솔레이션 패턴(106) 사이의 공간에서 성장하는데, 상기 트렌치(112a, 112b)의 저면 및 양 측벽에서 함께 성장한다. 따라서 도면의 A 부위와 같이 피치 폭이 작은 부위에서 형성되는 트렌치(112a)의 경우, 상기 트렌치(112a)의 저면으로부터 성장하는 필드 산화막보다는 양 측벽에서 성장하는 필드 산화막(114a)이 우세하게 상기 트렌치(112a)를 메우게 된다. 이에 따라 아이솔레이션 영역이 형성되며, 상기 아이솔레이션 영역은 소자간의 절연에 충분한 두께를 가지고 형성된다. 반면에 도면의 B 부위와 같이 피치 폭이 큰 부위에서 형성되는 트렌치(112b)의 경우, 큰 피치 폭으로 인하여 상기 트렌치(112b)의 저면 및 양 측벽에서 성장하는 필드 산화막(114b)이 상기트렌치(112b)를 메우게 되는데, 상기 필드 산화막(114b)는 큰 피치 폭으로 인한 큰 폭의 트렌치를 메우기에 불충분하게 되며, 결국 필드 산화막 성장 시간을 길게 하는 경우에 소자간의 절연에 충분한 두께의 아이솔레이션 영역을 얻을 수 있게 된다.
도 1f를 참조하면, 상기 아이솔레이션 패턴(106)을 제거한다. 이때 상기 아이솔레이션 패턴이 형성되었던 영역, 즉 상기 아이솔레이션 영역 이외의 영역은 활성 영역(도면에 미표시)이 된다. 상기 아이솔레이션 패턴(106)의 제거는 스트립(strip) 공정을 통하여 진행되는데, 이때 약 175℃의 고온 인산(H3PO4) 용액을 사용하는 것이 일반적이다.
상술한 바와 같이 본 발명의 실시예에 따른 반도체 장치의 아이솔레이션 형성 방법은 도면에 도시된 바와 같이 A 부위와 같이 피치 폭이 좁은, 예를 들어 0.2㎛ 내지 0.6㎛의 피치 폭을 가지는 트렌치에서 필드 산화막을 형성하는 경우가 B 부위와 같이 피치 폭이 넓은, 예를 들면 0.6㎛ 이상의 피치 폭을 가지는 트렌치에서 필드 산화막을 형성하는 경우에 비하여 적은 필드 산화막 성장 시간이 소요되어 공정에 유리하며, 트렌치 측벽으로부터의 산화막 성장을 이용하여 적은 공정 시간에 충분히 두꺼운 필드 산화막을 성장시킬 수 있게 된다.
본 발명에 따르면, 스페이서를 이용한 LOCOS 방식의 아이솔레이션 영역 형성 방법에 있어서, 스페이서의 형성시 반도체 기판 내부에 트렌치를 형성하여 필드 산화막을 성장시킴으로써 필드 산화막의 두께 및 활성 영역의 선폭은 일정하게 유지하면서 아이솔레이션 영역의 선폭을 감소할 수 있다. 따라서 활성 영역의 피치 폭을 0.4㎛ 이하의 크기로 구현할 수 있게 되며, 활성 영역의 면적을 감소시키지 않고 셀 면적의 줄일 수 있게 된다. 또한 필드 산화막 성장 시간을 감소할 수 있어 버즈 빅(bird's beak) 현상의 발생을 억제할 수 있게 된다. 그리고 필드 산화막 형성을 위한 패터닝시 과도 식각에 대한 공정 마진을 향상시키는 효과를 얻을 수 있게 된다.

Claims (3)

  1. 반도체 기판상에 패드 산화막 및 실리콘 질화막을 형성하는 단계와,
    상기 패드 산화막 및 실리콘 질화막을 연속으로 패터닝하여 소정의 피치(pitch) 폭을 가지는 아이솔레이션 패턴을 형성하되, 상기 피치(pitch) 폭을 0.2㎛ 내지 0.6㎛으로 형성하는 단계와,
    상기 아이솔레이션 패턴을 포함하는 반도체 기판 전면에 스페이서 막질을 형성하는 단계와,
    에치백 공정을 사용하여 상기 스페이서 막질을 전면식각하여 상기 아이솔레이션 패턴의 양측벽에 스페이서를 형성하는 동시에, 상기 아이솔레이션 패턴 사이에 트렌치를 형성하는 단계와,
    상기 스페이서를 포함하고, 상기 트렌치를 메우도록 산화막을 성장시켜 아이솔레이션 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 아이솔레이션 영역 형성 방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 아이솔레이션 영역 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 측벽은 상기 트렌치 저면에 대하여 완만한 경사를 가지도록 형성하는 것을 특징으로 하는 반도체 장치의 아이솔레이션 영역 형성 방법.
KR1020000010445A 2000-03-02 2000-03-02 반도체 장치의 아이솔레이션 영역 형성 방법 KR20010086520A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000010445A KR20010086520A (ko) 2000-03-02 2000-03-02 반도체 장치의 아이솔레이션 영역 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000010445A KR20010086520A (ko) 2000-03-02 2000-03-02 반도체 장치의 아이솔레이션 영역 형성 방법

Publications (1)

Publication Number Publication Date
KR20010086520A true KR20010086520A (ko) 2001-09-13

Family

ID=19651618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000010445A KR20010086520A (ko) 2000-03-02 2000-03-02 반도체 장치의 아이솔레이션 영역 형성 방법

Country Status (1)

Country Link
KR (1) KR20010086520A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771152B1 (ko) * 2003-07-16 2007-10-29 매그나칩 반도체 유한회사 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771152B1 (ko) * 2003-07-16 2007-10-29 매그나칩 반도체 유한회사 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법

Similar Documents

Publication Publication Date Title
JPH0653314A (ja) 半導体装置およびその製造方法
JP2002016156A (ja) 不揮発性メモリの製造方法
KR100226736B1 (ko) 격리영역 형성방법
KR100478270B1 (ko) 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법
KR20010086520A (ko) 반도체 장치의 아이솔레이션 영역 형성 방법
KR100895824B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100510994B1 (ko) 복합 반도체소자의 소자분리막 형성방법
KR0124482B1 (ko) 반도체소자의 소자분리 산화막 제조방법
KR100249026B1 (ko) 반도체장치의 소자 격리 방법
KR20030049783A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100478488B1 (ko) 반도체 소자 및 그 제조 방법
KR0135068B1 (ko) 반도체 소자간의 다중 활성영역 형성방법
KR100446279B1 (ko) 반도체장치의 트랜치 식각방법
KR100501549B1 (ko) 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법
KR20000003647A (ko) 반도체 소자의 소자분리절연막 형성방법
EP0687001B1 (en) Device isolation method for a semiconductor device
KR0126780B1 (ko) 셀 레이아웃 구조 및 버즈비크 펀치쓰루우를 이용한 소자분리 방법
KR100513800B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100223282B1 (ko) 반도체 소자의 필드 산화막 형성방법
KR100587597B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100984855B1 (ko) 반도체 소자의 소자분리막 형성방법
KR19990048011A (ko) 반도체장치의 소자격리방법
KR0168122B1 (ko) 반도체 소자의 제조방법
KR20000043567A (ko) 반도체 소자의 제조방법
KR20050000056A (ko) 반도체 소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination