KR0126780B1 - 셀 레이아웃 구조 및 버즈비크 펀치쓰루우를 이용한 소자분리 방법 - Google Patents
셀 레이아웃 구조 및 버즈비크 펀치쓰루우를 이용한 소자분리 방법Info
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Abstract
신규한 셀 레이아웃 구조 및 이를 이용한 소자분리 방법이 개시되어 있다. 본 발명의 셀 레이아웃 구조는, 길이 방향으로 서로 인접한 셀들이 상기 셀의 폭보다 좁은 폭을 갖는 연결부위에 의해 연결되는 것을 특징으로 한다. 상기 좁은 폭을 갖는 연결부위에서는 버즈비크 펀치쓰루우에 의해 소자분리 영역이 형성된다. 셀 레이아웃의 간단한 변경만으로 3차원 효과가 없는 소자분리 구조를 수득할 수 있다.
Description
제 1 도는 종래의 셀 레이아웃 구조를 도시한 평면도.
제 2a 도 및 제 2b 도는 각각 제 1 도의 AA'선 및 BB'선에 따른, 종래의 셀 레이아웃 구조에 소자분리 영역을 형성하는 방법을 설명하기 위한 단면도들.
제 3 도는 종래의 라인 트랜치를 갖는 셀 레이아웃 구조를 도시한 평면도.
제 4 도는 본 발명에 의한 셀 레이아웃 구조를 도시한 평면도.
제 5a 도 내자 제 5d 도는 제 4 도의 XX'선에 따른, 본 발명의 제1실시예에 의한 소자분리 영역을 형성하는 방법을 설명하기 위한 만면도들.
제 6 도는 제 4 도의 X'X'선에 따른, 본 발명의 제1실시예에 의해 제조된 소자분리 영역의 단면도.
제 7 도는 본 발명의 제l실시예에 의해 제조된 소자분리 영역의 평면도.
제 8a 도 내지 제8e도는 제 4 도의 XX'선에 따른, 본 발명의 제2실시예에 의한 소자분리 영역을 형성하는 방법을 설명하기 위한 단면도들.
제 9 도는 제 4 도의 X'X'선에 따른, 본 발명의 제2실시예에 의해 제조된 소자분리 영역의 단면도.
제 10 도는 본 발명의 제2실시예에 의해 제조된 소자분리 영역의 평면도.
제 11a 도 내지 제 11c 도는 본 발명의 제1실시예에 의해 제조된 소자분리 영역의 단면을 도시한 SEM 사진들.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 반도체기판 2,20 : 패드 산화막
14,22 : 산화방지막 패턴 24 : 측벽 산화막
16,28 : 분리영역 26 : 다결정실리콘
T,T' : 트랜치 T' : 라인 트랜치
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 셀 레이아웃 구조 및 버즈비크 펀치쓰루우(bird'sbeak punchthrough)를 이용한 소자분리 방법에 관한 것이다.
반도체 회로에서는 반도체기판상에 형성된 트랜지스터, 다이오드 및 저항 등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다.
제 1 도는 종래의 반도체장치에 사용되는 셀 레이아웃 구조를 도시한 평면도로서, 셀은 폭 방향으로 인접한 셀과 교호적으로 배치되고 소자분리 영역에 의해 전기적으로 분리된다.
이와 같이 인접한 셀들을 분리시키는 소자분리 방법으로는, 통상적으로 실리콘 부분산화(LOCal Oxidation of Silicon; 이하 LOCOS라 한다) 방법이 가장 많이 사용되고 있다. 그러나, 상기 LOCOS 방법으로 소자분리 영역을 형성하게 되면, 상기 제 1 도에 도시된 셀 구조에서 셀의 양쪽 끝부분에서 버즈비크 펀치쓰루우가 일어나 후속 식각공정에서 셀이 개구되지 않게 되는 문제가 발생한다. 이러한 현상을 소위, ''3차원효과(3-D Effect)라 하는데, 이 현상은 셀의 구조적 특성에 의해 더욱 심해지지만, 궁극적으로는 셀의 폭(제 1 도의 W 참조)에 의해 좌우된다. 또한, 소자간의 간격이 더욱 작아지는 256Mb급 이상의 DRAM 장치에서 소자간의 전기적 도통을 막기 위하여 실리콘기판을 리세트(recess)하고 필드산화막을 성장시키는 리세스형 LOCOS 방법을 실시할 경우, 이러한 3차원 효과는 훨씬 심각해진다.
이러한 LOCOS 분리방법을 대체할 수 있는 방법으로서 트랜치(trench) 식각 및 재매립(refil1)법(이하트랜치 분리방법이라 한다)이 개발되었다.
제 2a 도 및 제 2b 도는 각각 제 1 도의 AA'선 및 BB'선에 따른, 종래의 셀 레이아웃 구조에 트랜치 분리방법을 이용하여 소자분리 영역을 형성하는 방법을 설명하기 위한 단면도들이다.
도시된 바와 같이, 종래의 셀 레이아웃 구조에 트랜치 분리방법으로 소자분리 영역을 형성하게 되면, 제 2a 도의 좁은 트랜치(T)와 제 2b 도의 넓은 트랜치(T)를 동시에 절연물질(4)로 매립하고 에치백하여 소자분리영역을 형성하는 것이 불가능하다. 즉, 제 2b 도에 도시된 바와 같이 넓은 트랜치(T)에서는 절연물질로 충분히 매립된 소자분리 영역을 형성할 수가 없게 된다.
이에 따라, 최근에는 이러한 트랜치 분리방법의 문제점을 해결하기 위해 셀과 셀 사이에 라인 트랜치(linetrench: T,)를 형성하여 트랜치들간의 간격을 일정하게 만드는 방법이 제안되었으며, 그 레이아웃 구조가 제 3 도에 도시되어 있다. 그러나, 상기한 방법에 의하면, 라인 트랜치를 형성하기 위해 마스크 공정이 하나더 추가되어야 하고, 소자분리용 트랜치와 라인 트랜치를 정확하게 정렬시키는 것이 매우 어렵다.
따라서, 본 발명의 목적은 상술한 종래의 문제점들을 해결할 수 있는 신규한 셀 레이아웃 구조를 제공하는데 있다.
본 발명의 다른 목적은 상기 셀 레이아웃 구조를 이용한 소자분리방법을 제공하는데 있다.
상기 목적은 달성하기 위하여 본 발명은, 활성영역과 분리영역이 리소그라피 공정에 의해 정의되는 셀의 레이아웃 구조에 있어서, 길이 방향으로 서로 인접한 셀들이 상기 셀의 폭보다 좁은 폭을 갖는 연결부위에 의해 연결되는 것을 특징으로 하는 셀의 레이아웃 구조를 제공한다.
여기서, 상기 셀들은 폭 방향으로 서로 교호적으로 배치된다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 길이 방향으로 서로 인접한 셀들이 상기 셀의 폭보다좁은 폭을 갖는 연결부위에 의해 연결되도록 레이아웃된 마스크를 이용하여 상기 셀 및 연결부위에 대응되는 활성영역이 정의될 부위를을 마스킹하는 다수의 마스크패턴들을 반도체기판 상에 형성하는 단계; 및 상기 마스크패턴에 의해 노출된 상기 기판에 소자분리 영역을 형성함으로써 활성영역을 정의하는 단계를 구비하며, 상기 연결부위에 대응되는 영역에서는 버즈비크 펀치쓰루우에 의해 소자분리 영역이 형성되는 것을 특징으로 하는 반도체장치의 소자분리 방법을 제공한다.
상기 소자분리 영역에 의해 정의된 활성영역들간의 간격은 일정하게 형성된다. 상기 소자분리 영역은 실리콘 부분 산화(LOCOS) 방법으로 형성할 수 있다.
또한, 상기 소자분리 영역을 형성하는 단계는, 상기 마스크패턴을 이용하여 상기 기판을 소징깊이로 식각함으로써 다수의 트랜치들을 형성하는 단계; 상기 트랜치의 내부를 다결정실리콘으로 매립하는 단계; 및 결과물 전면에 열산화 공정을 실시하여 소자분리 영역을 형성하는 단계로 이루어질 수 있다. 상기 다수의 트랜치들은 상기 다결정실리콘에 의해 일정하게 매립된다.
본 발명은 길이 방향으로 인접한 셀과 셀 사이를 상기 셀의 폭보다 좁은 폭을 갖는 연결부위로 연결시킴으로써, 셀의 폭이 작은 부분에서는 버즈비크 펀치쓰루우에 의해 소자분리 영역을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다. 제 4 도는 본 발명에 의한 셀 레이아웃 구조를 도시한 평면도이다.
제 4 도를 참조하면, 본 발명에 의한 셀 레이아웃 구조에서는, 길이 방향으로 인접한 셀들이 상기 셀의 폭보다 좁은 폭을 갖는 연결부위에 의해 서로 연결된다. 폭 방향으로는 상기 셀들이 서로 교호적으로 배치된다.
이와 같이 셀을 레이아웃한 다음 필드산화막을 성장시키면, 셀의 폭이 큰 부분에서는 종래의 셀 구조와같이 버즈비크의 침투가 없고, 셀의 폭이 좁은 부분만큼 산화막이 두꺼워지게 되어 인접한 셀들을 분리시키게 된다. 또한, 종래의 셀 레이아웃에 의하면 셀과 셀 사이의 넓은 부분과 좁은 부분과의 차이가 매우 심해지는 반면(c 참조), 본 발명에의하면 폭이 넓은 셀과 폭이 좁은 연결부위가 동시에 형성되기 때문에 셀과 셀 사이의 넓은 부분(a)과 좁은 부분(b)과의 차이가 거의 없게 된다.
이하, 상기한 본 발명의 셀 레이아웃 구조를 이용하여 소자분리 영역을 형성하는 방법을 상세하게 설명하기로 한다.
제 5a 도 내지 제 5d 도는 제 4 도의 X'X'선에 따른, 본 발명의 제1실시예에 의한 소자분리 영역을 형성하는방법을 설명하기 위한 단면도들이다.
제 5a 도를 참조하면, 실리콘기판(10) 상에 열산화 공정으로 패드 산화막(12)을 성장시킨 다음, 그 위에 실리콘 질화물을 첨적하여 산화방지막(1)을 형성한다.
제 5b 도를 참조하면, 상기 제 4 도에 도시된 바와 같이 셀이 레이아웃된 마스크를 이용한 리소그라피 공정으로 상기 산화방지막(14')을 패터닝함으로써 활성영역이 정의될 부위들을 마스킹하는 산화방지막 패턴(14)을 형성한다. 이예, 제 5b 도에 도시된 바와 같이, 폭이 넓은 부분과 좁은 부분이 각각 마스킹된다.
제 5c 도를 참조하면, 상기 산화방지막 패턴(14)을 산화방지 마스크로 이용하여 열산화 공정을 실시하면,폭이 넓은 부분은 버즈비크의 침투가 거의 없으므로 패드 산화막(12)판이 남게 되어 활성영역으로서 제공된다. 폭이 좁은 부분에서는 양쪽에서 버즈비크가 침투하여 버스비크 편치쓰루우가 발생하게 되어 산화방지막패턴(14) 하부의 산화막 두께가 매우 두꺼워진다. 따라서, 폭이 좁은 부분에는 필드산화막(16), 즉 소자분리영역이 형성된다.
제 5d 도를 참조하면, 상기 산화방지막 패턴(14) 및 패드 산화막(12)을 제거함으로써 소자분리 공정을 완료한다.,
제 6 도는 제 4 도의 X'X'선에 따른, 본 발명의 제l실시예에 의해 제조된 소자분리 영역의 단면도로서,폭이 넓은 활성영역들이 인접하기 때문에 버즈비크의 침투없이 일정한 간격으로 필드산화막(16)들이 형성된다.
제 7 도는 본 발명의 제1실시예에 의해 제조된 소자분리 영역의 평면도이다.
제 7 도를 참조하면, 제 1 도에 도시된 본 발명의 셀 레이아웃 구조에 통상의 LOCOS 분리방법을 이용하여 소자분리 영역을 형성하게 되면, 폭이 넓은 셀은 버즈비크의 침투가 없이 활성영역으로서 제공되고, 폭이 좁은 연결부위에서는 그 양쪽에서 버즈비크가 침투하는 버즈비크 펀치쓰루우가 발생하여 산화막이 두꺼위짐으로써 소자분리 영역이 형성된다. 따라서, 3 차원 효과없이 활성영역과 소자분리 영역이 정의되며, 활성영역들간의 간격이 일정하게 형성된다.
제 8a 도 내지 제 8e 도는 제 4 도의 XX'선에 따른, 본 발명의 제2실시예에 의한 소자분리 영역을 형성하는방법을 설명하기 위한 단면도들이다.
제 8a 도를 참조하면, 실리콘기판(10) 상에 열산화 공정으로 패드 산화막(20)을 성장시킨 다음, 그 위에 실리콘 질화물을 침적하여 산화방지막을 형성한다. 이어서, 상기 제 4 도에 도시된 바와 같이 셀이 레이아웃된마스크를 이용한 리소그라피 공정으로 상기 산화방지막을 패터닝함으로써, 활성영역이 징의될 부위를 마스킹하는 산화방지막 패턴(22)을 형성한다, 이패, 제 8a 도에 도시된 바와 같이, 폭이 넓은 부분과 좁은 부분이 각각 마스킹된다.
제 8b 도를 참조하면, 상기 산화방자막 패턴(22)을 식각마스크로 이용하여 상기 패드 산화막(20)을 식각하고, 계속해서 실리콘기판(10)을 소정 깊이로 식각하여 다수의 트랜치(T)를을 형성한다. 이어서, 열산화 공정으로 상기 트랜치(T)의 측벽을 산화시켜서 측벽 산화막(24)을 형성한다. 상기 측벽 산화막(24)은 후속공정에서 트랜치를 매립할 물질과 실리콘기판과를 분리시키는 역할을 한다.
제 8c 도를 참조하면, 상기 측벽 산화막(24)이 형성된 결과물 전면에, 예컨대 다결정실리콘(26)을 침적하고 에치백(etch-back)하여 상기 트랜치(T) 내부만을 다결정실리콘(26)으로 매립한다.
제 8d 도를 참조하면, 상기 산화방자막 패턴(22)을 산화방지 마스크로 이용하여 결과물 전면에 열산화 공정을 실시하여 필드산화막(28)을 성장시키면, 폭이 넓은 부분은 버즈비크의 침투가 거의 없이 패드 산화막(20)만이 남게 되어 활성영역으로서 제공된다. 폭이 좁은 부분에서는 양쪽에서 버즈비크가 침투하여 펀치쓰루우가 발생함으로써 산화방지막 패턴(22) 하부의 산화막 두께가 두꺼워진다. 따라서, 폭이 좁은 부분은 필드산화막(28)이 형성되어 소자분리 영역으로서 제공된다. 여기서, 상기 트랜치(T)의 내부를 매립하고 있는다결정실리콘(26)은 상기 산화공정시 소정두께만큼 산화되기 때문에 제 8d 도에 도시된 바와 같은 형상을 이루게 된다.
제 8e 도를 참조하면, 상기 산화방지막 패턴(22) 및 패드 산화막(20)을 게거하여 소자분리 공정을 완료한다.
제 9 도는 제 4 도의 X1X1'선에 따른, 본 발명의 제2실시예에 의해 제조된 소자분리 영역의 단면도로서,폭이 넓은 활성영역들이 인접하기 때문에 일징한 간격으로 소자분리 영역(28)이 형성된다.
제 10 도는 본 발명의 제2실시예에 의해 제조된 소자분리 영역의 평면도이다.
제 10 도를 참조하면, 제 4 도에 도시된 본 발명의 셀 레이아웃 구조가 폭이 넓은 셀이 폭이 좁은 연결부위에 의해 연결되어 있기 때문에, 셀과 셀 사이에서 넓은 부분과 좁은 부분과의 차이가 거의 없게 된다. 따라서, 1회의 마스크공정만으로 트랜치들이 서로 비슷한 폭으로 형성되기 때문에 상기 트랜치들을 일정하게 다결성실리콘으로 매립될 수 있다. 또한, 폭이 넓은 셀은 버즈비크의 침투없이 안정되게 활성영역으로서 제공되며, 폭이 좁은 연결부위는 버즈비크 펀치쓰루우에 의해 소자분리 영역으로서 제공된다.
제 11a 도 내지 제 11c 도는 본 발명의 제1실시예에 의해 제조된 소자분리 영역의 단면을 도시한 SEM 사진들 이 다.
제 1la 도는 활성영역이 형성될 부위를 마스킹하는 산화방지막 패턴의 형성 후 폭이 넓은 부분과 좁은 부분이 각각 정의된 결과물을 도시한다.
제 11b 도는 필드산화막을 형성하기 위한 산화공정 후의 결과물을 도시한다. 상기 폭이 좁은 부분에서 버즈비크 펀치쓰루우에 의해 산화막이 두껍게 성장되었음을 볼 수 있다.
제 11c 도는 산화방지막 패턴 및 패드 산화막을 제거한 후의 결과물을 도시한다. 폭이 넓은 부분은 활성영역으로서 제공되고, 폭이 좁은 부분은 소자분리 영역으로서 제공됨을 볼 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 셀의 레이아웃 구조를 길이 방향으로 인접한 셀과 셀 사이가 상기 셀의 폭보다 좁은 폭을 갖는 연결부위에 의해 연결되도록 변경한다. 따라서, 셀의 레이아웃을 변경시킨 것만으로 3차원 효과가 없는 소자분리 구조를 수득할 수 있으며, 소자분리 공정의 마진을 증가시킬 수 있다. 또한, 트랜치 분리방법을 사용하는 경우, 종래의 라인 트랜치 방법처럼 마스크공정을 추가할 필요없이 1회의 마스크공정만으로 트랜치 매립을 일정하게 만를 수 있다. 따라서, 공정단순화 측면에서 큰 장점을 갖는다. 본 발명의 셀 레이아웃 구조는, 특히 3차원 효과가 매우 심한 리세스형 LOCOS 방법을 사용하는 소자분리에서 매우 유용하게 적용될 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함을 명백하다.
Claims (7)
- 활성영역과 분리영역이 리소그라피 공정에 의해 정의되는 셀의 레이아웃 구조에 있어서, 길이 방향으로 서로 인접한 셀들이 상기 셀의 폭보다 좁은 폭을 갖는 연결부위에 의해 연결되는 것을 특징으로 하는 셀의 레이아웃 구조.
- 제1항에 있어서, 상기 셀들은 폭 방향으로 서로 교호적으로 배치된 것을 특징으로 하는 셀의 레이아웃 구조.
- 길이 방향으로 서로 인접한 셀들이 상가 셀의 폭보다 좁은 폭을 갖는 연결부위에 의해 연결되도록 레이아웃된 마스크를 이용하여, 상기 셀 및 연결부위에 대응되는 활성영역이 정의될 부위들은 마스킹하는 다수의 마스크패턴ㄷ,ㄹ을 반도체기판상에 형성하는 단계; 및 상기 마스크패턴에 의해 노출된 상기 기판에 소자분리 영역을 형성함으로써 활성영역을 정의하는 단계를 구비힘, 상기 연결부위에 대응되는 영역에서는 버즈비크 펀치쓰루우에 의해 소자분리 영역이 형성되는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제3항에 있어서, 상기 소자분리 영역에 의해 정의된 활성영역들간의 간격이 일정하게 형성된 것을 특징으로 하는 반도체장치의 소자분리 방법.
- 제3항에 있어서, 상기 소자분리 영역을 실리콘 부분산화(LOCOS) 방법으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
- 제3항에 있어서, 상기 소자분리 영역을 형성하는 단계는, 상기 마스크패턴을 이용하여 상기 기판을 소정깊이로 식각함으로써 다수의 트랜치들을 형성하는 단계; 상기 트랜치의 내부를 다결정실리콘으로 매립하는 단계; 및 결과물 전면에 열산화 공정을 실시하여 소자분리 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 소자분리 방법.
- 제6항에 있어서, 상기 다수의 트랜치들은 상기 다결정실리콘에 의해 일정하게 매립되는 것을 특징으로 하는 반도체장치의 소자분리 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019940017523A KR0126780B1 (ko) | 1994-07-20 | 1994-07-20 | 셀 레이아웃 구조 및 버즈비크 펀치쓰루우를 이용한 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940017523A KR0126780B1 (ko) | 1994-07-20 | 1994-07-20 | 셀 레이아웃 구조 및 버즈비크 펀치쓰루우를 이용한 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960005942A KR960005942A (ko) | 1996-02-23 |
| KR0126780B1 true KR0126780B1 (ko) | 1998-04-02 |
Family
ID=19388401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940017523A KR0126780B1 (ko) | 1994-07-20 | 1994-07-20 | 셀 레이아웃 구조 및 버즈비크 펀치쓰루우를 이용한 소자분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0126780B1 (ko) |
-
1994
- 1994-07-20 KR KR1019940017523A patent/KR0126780B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005942A (ko) | 1996-02-23 |
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