KR20010047587A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법을 개시한다. 이에 의하면, 기판의 액티브영역을 샐로우트렌치아이솔레이션(shallow trench isolation: STI) 공정에 의해 아이솔레이션하기 위해 상기 기판의 필드영역에 트렌치를 형성하고 상기 트렌치 내에 필드산화막을 형성하고, 상기 필드산화막 상에 저 유전율의 반전계층을 형성하고, 상기 반전계층과 액티브영역 상에 게이트 산화막과 게이트전극용 도전층인 다결정실리콘층을 적층하고, 상기 반전계층의 일부와 상기 액티브영역 상에 함께 위치한 게이트산화막과 게이트 전극의 패턴을 형성한다.

따라서, 본 발명은 액티브영역의 가장자리부에서의 전계 집중이 반전계층에 의해 완화되고 INWE(inverse narrow width effect)도 감소하므로 트랜지스터의 특성 안정화가 가능하다.

Description

반도체장치의 제조방법{method for manufacturing semiconductor devices}

본 발명은 반도체장치의 제조방법에 관한 것으로, 더욱 상세하게는 샐로우 트렌치 아이솔레이션된 액티브영역의 가장자리부에서의 전계 집중을 완화하여 특성 안정화를 이루도록 한 반도체장치의 제조방법에 관한 것이다.

일반적으로, 메모리용 집적회로의 고집적화 및 대용량화 추세에 맞추어 메모리셀의 크기를 축소시키기 위해 메모리셀의 각 소자의 사이즈를 축소시키면서 기억용량을 최대 크기로 증대시키는 방향으로 기술개발이 이루어지고 있다. 또한, 각 메모리셀의 각 소자들을 전기적으로 격리시키는 아이솔레이션 영역의 사이즈를 축소시키는 기술 개발도 함께 이루어지고 있다.

상기 아이솔레이션 영역에 필드산화막을 형성하는 LOCOS(local oxidation of silicon) 공정은 필드산화막이 상기 활성영역으로 침입하는 상기 활성영역의 유효면적을 축소시키는 버즈비크(bird's beak)가 문제점으로 지적되어 왔다. 이러한 LOCOS의 문제점을 개선하기 위해 최근에는 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정이 개발되어 왔다.

최근, STI 공정을 적용한 반도체소자의 소형화에 따라 트랜지스터에 악영향을 미치는 여러 가지 문제들이 대두되기 시작하였다. 그 중에서 많은 논문에서 발표되었던 솟채널효과(short channel effect)와 INWE(inverse narrow width effect)가 대표적이라고 할 수 있다. INWE란 트랜지스터의 폭이 좁아짐에 따라 전계가 집중되는 가장자리 트랜지스터가 많아지고 전체 트랜지스터의 문턱전압이 감소하는 현상을 말한다.

STI 공정을 적용한 종래의 반도체장치는 도 1에 도시된 바와 같은 구조로 이루어진다. 즉, 실리콘기판(10)의 액티브영역을 아이솔레이션하기 위한 필드영역에 STI 공정에 의해 트렌치(11)가 형성되고, 트렌치(11)에 필드산화막(13)이 형성된다. 실리콘기판(10)의 액티브영역과 필드산화막(13)의 일부분 상에 게이트 산화막(15)과 게이트전극용 도전층인 다결정실리콘층(17)이 적층된 패턴이 형성된다.

그러나, 이와 같이 구성된 반도체장치의 경우, 실리콘기판(10)의 액티브영역 상에 형성된 다결정실리콘층(17)이 필드산화막(13)으로 일부 연장하므로 전계가 화살표로 표시된 방향과 같이, 실리콘기판(10)의 액티브영역 상에 위치한 다결정실리콘층(17)에서부터 상기 액티브영역의 표면을 향해 인가되고 아울러 필드산화막(13) 상의 다결정실리콘층(17)에서부터 상기 액티브영역의 상측 가장자리부를 향해 인가된다. 이로써, 실리콘기판(10)의 액티브영역의 상측 가장자리부에서 전계가 집중하므로 INWE가 증가하는데 이는 문턱전압의 이동과 같은 원하지 않는 반도체소자의 특성을 가져온다.

따라서, 본 발명의 목적은 STI공정을 적용한 액티브영역의 가장자리부에서의 전계 집중을 완화하여 트랜지스터의 특성 안정화를 이루도록 한 반도체장치의 제조방법을 제공하는데 있다.

도 1은 종래 기술에 의한 반도체장치의 액티브영역에서 전계 집중을 설명하기 위한 단면도.

도 2는 본 발명에 의한 반도체장치의 제조방법을 나타낸 단면공정도.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 제조방법은

기판의 액티브영역을 샐로우트렌치아이솔레이션공정에 의해 아이솔레이션하기 위해 상기 기판의 필드영역에 트렌치를 형성하고 상기 트렌치 내에 필드산화막을 형성하는 단계;

상기 필드산화막 상에 저 유전율의 반전계층을 형성하는 단계;

상기 반전계층과 액티브영역 상에 게이트 산화막과 게이트전극용 도전층을 적층하는 단계; 그리고

상기 반전계층의 일부와 상기 액티브영역 상에 함께 위치한 게이트산화막과 게이트전극의 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

따라서, 반전계층 상의 게이트전극용 도전층으로부터의 전계가 반전계층에 의해 액티브영역의 가장자리부로 인가되지 못하고 차단되므로 액티브영역의 가장자리부에서의 전계 집중이 완화되고 나아가 INWE 효과가 감소되어서 트랜지스터의 문턱전압의 이동이 없는 특성 안정화가 가능하다.

이하, 본 발명에 의한 반도체장치의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여하도록 한다.

도 2 내지 도 5는 본 발명에 의한 반도체장치의 제조방법을 나타낸 단면공정도이다.

도 2를 참조하면, 먼저, 예를 들어 P형의 실리콘기판(10)과 같은 기판의 액티브영역을 통상의 샐로우트렌치아이솔레이션공정에 의해 실리콘기판(10)의 필드영역에 트렌치(11)를 형성하고 트렌치(11) 내에만 필드산화막(13)과 같은 절연막을 남겨 놓는다. 그런 다음, N형의 웰(도시 안됨)을 상기 액티브영역에 선택적으로 형성하고 문턱전압의 조절을 위한 불순물의 이온주입공정을 실시하여 형성하고자 하는 트랜지스터의 특성을 미리 결정하여 놓는다.

그런 다음, 실리콘기판(10)의 액티브영역과 필드산화막(13) 상에 반전계층(20)으로서 저 유전율의 절연막, 예를 들어 산화막을 적층한다. 여기서, 반전계층(20)은 게이트전극으로부터의 전계가 액티브영역의 가장자리부에 집중되는 것을 방지하기 위해 적층된다.

도 3을 참조하면, 이어서, 트렌치(11)의 형성에 사용되었던 동일한 마스크를 이용하여 액티브영역 상에 위치한 반전계층(20)을 제거하여 액티브영역의 표면을 노출시키고 필드산화막(13) 상에만 반전계층(20)을 남긴다.

도 4를 참조하면, 그 다음에, 종래와 동일한 방법으로 남은 반전계층(20)과 액티브영역 상에 게이트산화막(15)과 게이트전극용 도전층인 다결정실리콘층(17)을 순차적으로 적층한다.

도 5를 참조하면, 마지막으로, 사진식각공정을 이용하여 액티브영역과 이에 근접한 반전계층(20)의 일부분 상에 함께 위치한 게이트산화막(15)과 그 위의 다결정실리콘층(17)의 패턴을 형성한다.

따라서, 실리콘기판(10)의 액티브영역 상에 형성된 다결정실리콘층(17)이 반전계층(20)을 개재하며 필드산화막(13)으로 일부 연장하므로 전계가 화살표로 표시된 방향과 같이, 실리콘기판(10)의 액티브영역 상에 위치한 다결정실리콘층(17)에서부터 상기 액티브영역의 표면을 향해 인가된다.

반면에, 전계가 반전계층(20)에 의해 차단되기 때문에 종래와 달리 필드산화막(13) 상의 다결정실리콘층(17)에서부터 상기 액티브영역의 상측 가장자리부를 향해 인가되지 못한다. 그러므로, 실리콘기판(10)의 액티브영역의 상측 가장자리부에서의 전계 집중이 종래에 비하여 완화하고 INWE도 감소하는데 이는 문턱전압의 이동을 방지하고 나아가 반도체장치의 특성 안정화를 가져온다.

이상에서 살펴본 바와 같이, 본 발명에 의한 반도체장치의 제조방법은 기판의 액티브영역을 샐로우트렌치아이솔레이션공정에 의해 아이솔레이션하기 위해 상기 기판의 필드영역에 트렌치를 형성하고 상기 트렌치 내에 필드산화막을 형성하고, 상기 필드산화막 상에 저 유전율의 반전계층을 형성하고, 상기 반전계층과 액티브영역 상에 게이트 산화막과 게이트전극용 도전층인 다결정실리콘층을 적층하고, 상기 반전계층의 일부와 상기 액티브영역 상에 함께 위치한 게이트산화막과 게이트 전극의 패턴을 형성한다.

따라서, 본 발명은 액티브영역의 가장자리부에서의 전계 집중이 반전계층에 의해 완화되고 INWE(inverse narrow width effect)도 감소하므로 트랜지스터의 특성 안정화가 가능하다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (1)

1. 기판의 액티브영역을 샐로우트렌치아이솔레이션공정에 의해 아이솔레이션하기 위해 상기 기판의 필드영역에 트렌치를 형성하고 상기 트렌치 내에 필드산화막을 형성하는 단계;

   상기 필드산화막 상에 저 유전율의 반전계층을 형성하는 단계;

   상기 반전계층과 액티브영역 상에 게이트 산화막과 게이트전극용 도전층을 적층하는 단계; 그리고

   상기 반전계층의 일부와 상기 액티브영역 상에 함께 위치한 게이트산화막과 게이트전극의 패턴을 형성하는 단계를 포함하는 반도체장치의 제조방법.