KR100420842B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents
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Abstract
반도체 기판상에 고전압 반도체 소자가 형성되는 영역에 소정의 깊이로 제 1 분리 트렌치를 형성하고, 제 1 분리 트렌치보다 얕은 제 2 분리 트렌치의 깊이에 대응하여 제 1 분리 트렌치의 벽의 일부를 에칭하여 제 3 분리 트렌치를 형성한다. 제 3 분리 트렌치로 충전된 산화막은 고전압 반도체 소자간을 분리한다. 그 후, 제 2 분리 트렌치를 저전압 반도체 소자가 형성되는 영역에 형성하고, 제 2 분리 트렌치로 충전된 산화막을 저전압 반도체 소자간을 분리하는데 사용한다.
Description
본 발명은 반도체 집적 회로 장치에 장착된 소자간을 분리하는 소자 분리 방법에 관한 것으로, 특히 비휘발성 메모리와 같이 고전압이 인가된 반도체 소자, 및 논리 회로와 같이 저전압이 인가된 반도체 소자가 함께 장착된 반도체 집적 회로 장치의 소자 분리 방법에 관한 것이다.
최근의 반도체 집적 회로 장치는 개별적인 유닛으로서 CPU, 논리 회로, 메모리와 같은 기능을 갖지 않고, 이러한 기능들을 단일 칩상에 장착하여 하나의 시스템을 이루는 SOC (System On Chip) 화가 촉진되고 있다.
반도체 집적 회로 장치상에 장착된 메모리로서, 예를 들면, 비휘발성으로 고집적도가 용이한 플래쉬 EEPROM 이 사용된다.
전기적으로 데이터의 기입/삭제가 가능한 비휘발성 반도체 메모리인 플래쉬 EEPROM 은, 예를 들면, 정보를 저장하는 메모리 셀부에 부유 게이트 전극 및 제어 게이트 전극을 각각 갖는 복수의 셀 트랜지스터, 및 셀 트랜지스터를 제어/선택하는 고전압 트랜지스터 또는 선택 트랜지스터를 제어하는 트랜지스터를 포함한다.
데이터의 기입 또는 삭제시 10 V 내지 20 V 의 비교적 높은 전압이 이러한 셀 트랜지스터 또는 제어 트랜지스터에 인가되기 때문에, 이러한 소자간을 분리하기 위해 소자 분리 영역에 필드 산화막을 400 내지 500 nm 의 두께로 형성하는 것이 필요하다.
한편, 최근의 반도체 집적 회로 장치에 사용되는 논리 회로용 트랜지스터는 미세화됨에 따라 절연 내전압이 낮아지는 경향에 있고, 전원 전압이 낮아진다.이러한 소자간을 분리하는 소자 분리 영역에 형성되는 필드 산화막은 100 내지 200 nm 정도의 두께가 적당하다 (2.5 내지 5.0 V 의 전원 전압).
종래, 인가 전압이 서로 다른 복수 종류의 반도체 소자가 장착된 반도체 집적 회로 장치는, 소자 분리 영역에 일정한 깊이의 트렌치 (이하, "STI (Shallow Trench Isolation;얕은 트렌치 분리)" 라 함) 를 형성하고 산화막을 충전함으로써 소자간을 분리하는 방법 (이하, 제 1 종래 기술이라 함), 또는 최초로 높은 절연 내전압이 요구되는 영역에 원하는 깊이로 STI 를 형성하고 논리 회로가 형성되는 영역에 더 작은 깊이로 STI 를 형성하고 각각의 영역에 적당한 두께로 산화막을 충전함으로써 소자간을 분리하는 방법 (이하, 제 2 종래 기술이라 함) 을 채용한다.
제 1 종래 기술 및 제 2 종래 기술의 소자 분리 방법으로 반도체 집적 회로 장치를 제조하는 과정을 설명한다. 이하에서는, 비휘발성 메모리가 형성되는 영역을 "비휘발성 메모리 영역", 높은 절연 내전압이 요구되는 트랜지스터가 형성되는 영역을 "고전압 트랜지스터 영역", 및 논리 회로용 트랜지스터와 같이 낮은 절연 내전압이 요구되는 트랜지스터가 형성되는 영역을 "논리 회로 영역" 이라 한다.
우선, 도 1 을 참조하여 제 1 종래 기술의 소자 분리 방법으로 반도체 집적 회로 장치의 제조 과정을 설명한다.
도 1 에 도시된 바와 같이, 제 1 종래 기술에서, 최초로 Si 기판상에 10 nm 정도 두께의 실리콘 산화막 (SiO2) (302) 을 증착하고, 그 위에 150 nm 정도 두께의실리콘 질화막 (Si3N4) 을 증착한다. 그 후, 실리콘 질화막 (303) 상에 포토레지스트 (304) 를 증착하고 포토리소그래피 기술을 사용하여 포토레지스트 (304) 를 패터닝하여 소자 분리 영역을 형성한다 (도 1 의 (a)).
다음, 플라즈마 에칭법으로 포토레지스트 (304) 의 개구부의 실리콘 질화막 (303) 및 실리콘 산화막 (302) 의 일부를 각각 제거하고, Si 기판 (301) 을 에칭함으로써, 500 nm 정도 깊이로 분리 트렌치 (305) 를 형성한다 (도 1 의 (b)). 그 후, 실리콘 질화막 (303) 상의 포토레지스트 (304) 를 제거하고, 열산화법에 의해 분리 트렌치 (305) 의 저면 및 측면상에 20 내지 30 nm 정도 두께로 내벽 열산화막 (305a) 을 형성한다.
다음, 플라즈마 CVD 법으로 플라즈마 산화막 (308) 을 증착하여 분리 트렌치 (305) 내에 플라즈마 산화막 (308) 을 매립한다 (도 1 의 (c)). 매립된 플라즈마 산화막 (308) 의 상면을 CMP 법으로 평탄화하여 실리콘 질화막 (303) 을 노출시킨다 (도 1 의 (d)). 또한, 습식 에칭법으로 Si 기판 (301) 상의 실리콘 질화막 (303) 및 실리콘 산화막 (302) 을 각각 제거한다 (도 1 의 (e)). 이와 같은 방법으로, 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역의 각각의 소자 분리 영역에 동일한 두께의 필드 산화막을 형성한다.
필드 산화막을 갖는 소자 분리를 종료한 후, 비휘발성 메모리 영역에 셀 트랜지스터용으로 터널링 산화막 (309), 부유 게이트 전극 (310), 및 부유 게이트 전극을 절연하는 절연막으로서의 ONO 막 (311) 을 형성하고, 고전압 트랜지스터 영역및 논리 회로 영역에 각각의 트랜지스터용 게이트 산화막 (313) 을 형성한다. 그 후, 셀 트랜지스터용 제어 게이트 전극 (312) 을 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 트랜지스터용 게이트 전극 (314) 을 형성한다 (도 1 의 (f)). 그 후, 각각의 트랜지스터의 소오스 및 드레인이 되는 불순물 확산층 (도시하지 않음) 을 형성하고, 배선 공정을 실행한다.
제 1 종래 기술에서, 모든 분리 트렌치 (305) 가 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 요구되는 소자 분리 성능에 따라 일정한 깊이 (500 nm 정도) 로 형성되기 때문에, 논리 회로 영역의 소자 분리 폭은 비휘발성 메모리 영역 및 고전압 트랜지스터 영역과 유사하게 0.5 ㎛ 정도이다. 소자 분리 영역에 형성된 필드 산화막의 폭은 산화막의 매립 특성에 의해 결정되고, 플라즈마 에칭으로 형성된 분리 트렌치 (305) 의 깊이에 의해 제어된다. 분리 트렌치 (305) 의 깊이가 논리 회로 영역에 요구되는 소자 분리 성능에 따라 결정될 때, 예를 들면, 분리 트렌치의 깊이가 추후의 공정에서 막 두께의 감소를 고려하여 200 내지 300 nm 인 경우 소자 분리 폭은 0.2 내지 0.3 ㎛ 이다.
다음, 제 2 종래 기술의 소자 분리 방법으로 반도체 집적 회로 장치의 제조 과정을 도 2 를 참조하여 설명한다.
도 2 에 도시된 바와 같이, 제 2 종래 기술에서, 제 1 종래 기술과 유사하게 최초로 Si 기판 (401) 상에 10 nm 정도 두께의 실리콘 산화막 (402) 을 형성하고, 그 위에 150 nm 정도 두께의 실리콘 질화막 (403) 을 형성한다 (도 2 의 (a)). 그 후, 실리콘 질화막 (403) 상에 제 1 포토레지스트 (404) 를 형성하고, 포토리소그래피 기술을 사용하여 포토레지스트 (404) 를 패터닝하여 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 소자 분리 영역을 형성한다 (도 2 의 (b)).
다음, 플라즈마 에칭법으로 제 1 포토레지스트 (404) 의 개구부의 실리콘 질화막 (403) 및 실리콘 산화막 (402) 의 일부를 각각 제거하고, Si 기판 (401) 을 에칭함으로써, 500 nm 정도 두께로 제 1 분리 트렌치 (405) 를 형성한다 (도 2 의 (c)).
그 후, 실리콘 질화막 (403) 상의 제 1 포토레지스트 (404) 를 제거하고, 실리콘 질화막 (403) 상에 제 2 포토레지스트 (406) 를 증착하여 제 1 분리 트렌치가 매립되도록 한다. 그 후, 포토리소그래피 기술을 사용하여 제 2 포토레지스트 (406) 를 패터닝하여 논리 회로 영역에 소자 분리 영역을 형성한다 (도 2 의 (d)).
다음, 플라즈마 에칭법으로 제 2 포토레지스트 (406) 의 개구부의 실리콘 질화막 (403) 및 실리콘 산화막 (402) 을 각각 제거하고, Si 기판 (401) 을 에칭함으로써, 300 nm 정도 두께로 제 2 분리 트렌치 (407) 를 형성한다 (도 2 의 (e)).
그 후, 실리콘 질화막 (403) 상의 제 2 포토레지스트 (406) 를 제거하고, 열산화법으로 제 1 분리 트렌치 (405) 및 제 2 분리 트렌치 (407) 의 저면 및 측면상에 20 내지 30 nm 정도 두께로 내벽 열산화막 (405a 및 407a) 을 각각 증착한다. 그 후, 플라즈마 CVD 법으로 플라즈마 산화막 (408) 을 형성하여 제 1 분리 트렌치 (405) 및 제 2 분리 트렌치 (407) 내에 플라즈마 산화막을 각각 매립한다 (도 2 의 (f)).
다음, 플라즈마 산화막 (408) 을 CMP 법으로 평탄화하여 실리콘 질화막(403) 을 노출시키고 (도 2 의 (g)), 최종으로, 습식 에칭법으로 Si 기판 (401) 상의 실리콘 질화막 (403) 및 실리콘 산화막 (402) 을 각각 제거한다 (도 2 의 (h)).
이와 같은 방법으로, 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역에서 각각의 소자 분리 영역에 대해 적당한 두께로 필드 산화막을 형성한다.
필드 산화막을 갖는 소자 분리를 종료한 후, 비휘발성 메모리 영역에 셀 트랜지스터용으로 터널링 산화막 (409), 부유 게이트 전극 (410), 및 부유 게이트 전극을 절연하는 절연막으로서의 ONO 막 (411) 을 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 각각의 트랜지스터의 게이트 산화막 (413) 을 형성한다. 그 후, 셀 트랜지스터용 제어 게이트 전극 (412) 을 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 트랜지스터용 게이트 전극 (414) 을 형성한다 (도 2 의 (i)). 그 후, 각각의 트랜지스터의 소오스 및 드레인이 되는 불순물 확산층 (도시하지 않음) 을 형성하고, 배선 공정을 실행한다.
상술한 종래 기술의 반도체 집적 회로 장치의 소자 분리 방법중의 제 1 종래 기술의 소자 분리 방법에서, 상술한 바와 같이 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에서 소자 분리 성능에 따라 분리 트렌치가 일정한 깊이를 갖도록 형성될 때, 기존의 논리 회로의 제조 방법은 변형 및 재구성이 필요하다.
또한, 이와 관련하여, 분리 트렌치의 플라즈마 산화막의 매립 특성의 문제로 볼 때, 논리 회로 영역의 소자 분리 폭을 증가시키는 것이 필요하다. 이는 논리 회로 영역의 집적도를 감소시키는 문제점과 기존 논리 회로부의 설계 자산을 사용할 수 없게 하는 문제점을 야기시킨다.
이와는 반대로, 분리 트렌치가 논리 회로 영역에서 소자 분리 성능에 따라 일정한 깊이를 갖도록 형성될 때, 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에서 소자 분리 성능을 확보하기 위해 소자 분리 폭을 증가시키는 것이 필요하다. 이는 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 의해 차지되는 면적을 증가시켜 집적도가 저하되는 문제점을 야기시킨다.
비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 인가 전압을 낮춤으로써 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에서 필드 산화막의 두께를 감소시키는 방법이 고려된다. 그런데, 이 방법은 메모리 셀로의 데이터 기입 시간 및 메모리 셀로부터의 데이터 삭제 시간이 증가하기 때문에 비휘발성 메모리의 성능이 불가피하게 조악화된다.
한편, 제 2 종래 기술의 소자 분리 방법에서, 단일 Si 기판상의 2 개의 하부 부재의 형성은 노광용 마스크의 미스얼라인먼트를 증가시키고, 특히, 하부 부재 (예를 들면, 배선 패턴을 트랜지스터의 전극에 접속하는 컨택트부) 의 형성시 상당히 작은 제조 마진 (미스얼라인먼트에 대한 마진) 을 발생시키는 문제점이 있다.
구체적으로 설명하면, 제 1 종래 기술의 소자 분리 방법에서, 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역에서 필드 산화막을 일시에 형성할 수 있기 때문에, 도 3 에 도시된 바와 같이 분리 트렌치 (305) 의 위치에 대하여, 메모리 셀의 부유 게이트 전극 (310) 및 제어 게이트 전극 (312), 논리 회로용 트랜지스터의 게이트 전극 (314), 및 컨택트부 (317) 가 일정한 오차내에 각각 형성된다. 도 3 의 화살표는 각각의 부재가 형성된 위치의 미스얼라인먼트에 기인한 오차를 나타낸다. 따라서, 통상의 제조 마진을 얻는다 하더라도, 메모리 셀의 부유 게이트 전극 (310) 및 제어 게이트 전극 (312), 또는 논리 회로용 트랜지스터의 게이트 전극 (314) 및 컨택트부 (317) 가 서로 중첩되지 않도록 형성된다. 또한, 층간 절연막 (316) 상에 형성된 배선으로서 작용하는 상부 전극 (318) 은 컨택트부 (317) 와 확실하게 접속된다.
그런데, 제 2 종래 기술의 소자 분리 방법에서, 도 4 에 도시된 바와 같이 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에서 분리 트렌치의 위치에 대하여 논리 회로 영역의 분리 트렌치 (407) 가 소정의 위치 오차를 가지고 형성되고, 논리 회로 영역의 분리 트렌치 (407) 에 대하여 논리 회로용 트랜지스터의 게이트 전극 (414) 및 컨택트부 (417) 가 소정의 위치 오차를 가지고 형성된다. 따라서, 통상의 제조 마진으로, 메모리 셀의 부유 게이트 전극 (410) 및 제어 게이트 전극 (412) 은 컨택트부 (417) 와 중첩되게 형성될 수도 있다 (도 4 의 "X" 표시).
컨택트부 (417) 와 제어 게이트 전극 (412) 사이의 중첩을 피하기 위해 2 개의 영역에 컨택트부를 개별적으로 형성할 때, 층간 절연막 (416) 상에 형성된 배선으로서의 상부 전극 (418) 과 컨택트부 (417) 사이의 접속 불량이 발생하여 제조시 불량 생산품의 비율을 증가시킬 수도 있다.
상술한 문제점에서 볼 때, 본 발명의 목적은 비휘발성 메모리 또는 논리 회로용 트랜지스터의 성능 저하를 초래하지 않고, 논리 회로용 트랜지스터의 기존의설계 수법을 유지하고, 제조 마진을 손상시키지 않고 비휘발성 메모리 또는 고전압 트랜지스터의 미세화가 가능한 반도체 집적 회로 장치의 소자 분리 방법을 제공하는데 있다.
도 1 은 제 1 종래 기술의 소자 분리 방법을 나타내는 반도체 집적 회로 장치의 단면도;
도 2 는 제 2 종래 기술의 소자 분리 방법을 나타내는 반도체 집적 회로 장치의 단면도;
도 3 은 제 1 종래 기술의 반도체 집적 회로 장치의 주요 부분의 확대 단면도;
도 4 는 제 2 종래 기술의 반도체 집적 회로 장치의 주요 부분의 확대 단면도;
도 5 는 본 발명의 소자 분리 방법의 제 1 실시예를 나타내는 반도체 집적 회로 장치의 단면도; 및
도 6 은 본 발명의 소자 분리 방법의 제 2 실시예를 나타내는 반도체 집적 회로 장치의 단면도이다.
※ 도면의 주요 부분에 대한 부호 설명
1, 101, 301, 401 : Si 기판
2, 102, 302, 402 : 실리콘 산화막
3, 103, 303, 403 : 실리콘 질화막
4, 104, 304, 404 : 제 1 포토레지스트
5, 105, 305, 405 : 제 1 분리 트렌치
5a : 제 3 분리 트렌치
5b, 7a, 105b, 107a, 305a : 내벽 열산화막
6, 106, 406 : 제 2 포토레지스트
7, 107, 407 : 제 2 분리 트렌치
8, 108, 308, 408 : 플라즈마 산화막
9, 309, 409 : 터널링 산화막
10, 110, 310, 410 : 부유 게이트 전극
11, 111, 311, 411 : ONO 산화막
12, 112, 312, 412 : 제어 게이트 전극
13, 113, 313, 413 : 게이트 산화막
14, 114, 314, 414 : 게이트 전극
116, 316, 416 : 층간 절연막
117, 317, 417 : 컨택트부
118, 318, 418 : 상부 전극
상술한 목적을 달성하기 위해서, 본 발명에서, 반도체 기판상에 고전압 반도체 소자가 형성되는 영역에 소정의 깊이로 제 1 분리 트렌치를 형성하고, 제 1 분리 트렌치보다 얕은 제 2 분리 트렌치의 깊이에 대응하여 제 1 분리 트렌치의 벽의 일부를 에칭하여 제 3 분리 트렌치를 형성한다. 제 3 분리 트렌치에 충전된 산화막은 고전압 반도체 소자간을 분리한다. 또한, 저전압 반도체 소자가 형성되는 영역에 제 2 분리 트렌치를 형성하고, 제 2 분리 트렌치에 충전된 산화막은 저전압 반도체 소자간을 분리하는데 사용된다.
이러한 구성으로, 고전압 반도체 소자가 형성되는 영역에 소정의 두께로 산화막을 포함하는 필드 산화막을 각각 형성할 수 있기 때문에, 높은 절연 내전압이 요구되는 영역에서도 소자 분리 성능을 유지할 수 있다. 또한, 논리 회로용 트랜지스터와 같은 저전압 반도체 소자의 필드 산화막을 기존의 두께를 갖도록 설정할 수 있기 때문에, 소자 분리 단계를 변경할 필요가 없고 집적도의 감소를 방지할 수 있음으로써, 기존의 제조 과정 및 기존의 설계 자산을 활용할 수 있다. 또한, 각각의 소자 분리 영역의 위치가 동시에 형성되는 제 2 분리 트렌치의 위치에 의해 결정되고, 하부 부재의 증가된 수는 노광용 마스크의 미스얼라인먼트의 증가를 야기하지 않는다. 따라서, 제조 마진이 감소하는 것을 방지할 수 있다.
또한, 본 발명에서, 전극으로서의 폴리실리콘막 및 폴리실리콘막상에 소정의 두께를 갖는 산화막을 분리 트렌치내에 충전하고, 소정의 전압이 인가된 폴리실리콘막 및 산화막에 의해 반도체 소자간을 분리한다.
이와 같은 구성으로, 산화막만이 제공되는 경우와 비교하여 반도체 소자간의 분리 절연 내전압을 상당히 향상시킬 수 있고, 소자 분리 영역에 더 얇은 산화막을 형성한다 하더라도 소정의 소자 분리 성능을 얻을 수 있다.
본 발명의 상술한 목적, 특징 및 이점, 및 다른 목적 등이 본 발명의 예를 설명하는 첨부 도면을 참조하여 설명함으로써 더욱 분명해진다.
(제 1 실시예)
본 발명에 따른 반도체 집적 회로 장치의 소자 분리 방법의 제 1 실시예를 도 5 를 참조하여 설명한다.
도 5 에 도시된 바와 같이, 제 1 실시예에서, Si 기판 (1) 상에 10 nm 정도의 두께로 실리콘 산화막 (2) 을 증착하고, 그 위에 150 nm 정도의 두께로 실리콘 질화막 (3) 을 증착한다. 그 후, 실리콘 질화막 (3) 상에 제 1 포토레지스트 (4) 를 증착하고, 포토리소그래피 기술을 사용하여 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 필요한 깊이로 분리 트렌치를 형성하기 위해 제 1 포토레지스트 (4) 를 패터닝한다. 제 1 포토레지스트 (4) 의 개구 폭을 원하는 소자 분리 폭보다 좁게 형성하도록 패터닝한다. 예를 들면, 원하는 소자 분리 폭이 0.5 ㎛ 일 때, 개구 폭을 0.3 ㎛ 정도로 형성한다.
그 후, 플라스마 에칭법으로 제 1 포토레지스트 (4) 의 개구부의 실리콘 질화막 (3) 과 실리콘 산화막 (2) 의 부분을 각각 제거하고, 실리콘기판(1)을 에칭하여, 200 ㎛ 정도의 두께를 갖는 제 1 분리 트렌치 (5) 를 형성한다 (도 5 의 (a)).
그 후, 제 1 포토레지스트 (4) 를 제거하고 실리콘 질화막 (3) 상에 제 2 포토레지스트 (6) 를 증착한다. 그 후, 포토리소그래피 기술을 사용하여 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역의 소자 분리 영역을 형성하기 위해 제 2 포토레지스트 (6) 를 패터닝한다 (도 5 의 (b)). 제 2 포토레지스트 (6) 의 개구부의 폭을 원하는 소자 분리 폭과 거의 동일하게 설정하도록 형성한다. 예를 들면, 비휘발성 메모리 영역과 고전압 트랜지스터 영역의 소자 분리 폭을 0.5 ㎛ 정도로 설정하고, 논리 회로 영역의 소자 분리 폭을 0.3 ㎛ 정도로 설정한다.
그 후, 플라즈마 에칭법으로 제 2 포토레지스트 (6) 의 개구부의 실리콘 질화막 (3) 과 실리콘 산화막 (2) 의 일부를 제거하고, Si 기판 (1) 을 에칭함으로써, 제 2 분리 트렌치 (7) 를 300 nm 정도의 두께로 형성한다 (도 5 의 (c)). 이 때, 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에서는, 제 3 분리 트렌치 (5a) 가 제 1 분리 트렌치 (5) 와 제 2 분리 트렌치 (7) 의 전체 깊이로 형성된다.
그 후, 제 2 포토레지스트 (6) 를 제거하고, 열산화법으로 20 내지 30 nm 의 두께를 갖는 내벽 열산화막 (5b 및 7a) 을 각각의 분리 트렌치의 저면 및 측면상에 증착한다. 그 후, 플라즈마 CVD 법으로 플라즈마 산화막 (8) 을 증착하여 각각의 분리 트렌치내에 플라즈마 산화막 (8) 을 매립한다 (도 5 의 (d)).
그 후, 플라즈마 산화막 (8) 을 CMP 법으로 평탄화하여 패터닝된 실리콘 산화막 (3) 을 노출시키고 (도 5 의 (e)), 최종으로, 습식 에칭법으로 Si 기판 (1) 상의 실리콘 질화막 (3) 및 실리콘 산화막 (2) 을 제거한다.
상술한 공정에 의해서, 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역의 소자 분리 영역에 대해 필드 산화막을 적당한 두께로 각각 형성한다.
필드 산화막으로 소자 분리를 종료한 후, 비휘발성 메모리 영역에 셀 트랜지스터용으로 터널링 산화막 (9), 부유 게이트 전극 (10), 및 부유 게이트 전극을 절연하는 절연막으로서의 ONO 막 (11) 을 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 각각의 트랜지스터용 게이트 산화막 (13) 을 형성한다. 그 후, 셀 트랜지스터용 제어 게이트 전극 (12) 을 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 트랜지스터용 게이트 전극 (14) 을 형성한다 (도 5 의 (g)). 그 후, 각각의 트랜지스터의 소오스 및 드레인이 되는 불순물 확산층 (도시하지 않음) 을 형성하고, 배선 공정을 실행한다.
따라서, 이 실시예의 공정에 따라 반도체 집적 회로 장치를 제조함으로써 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 원하는 두께를 갖는 산화막을 포함하는 필드 산화막을 형성할 수 있기 때문에, 높은 절연 내전압이 요구되는 영역에서라도 소자 분리 성능을 유지할 수 있다.
또한, 논리 회로용 트랜지스터의 필드 산화막을 기존의 두께를 갖도록 형성할 수 있기 때문에, 소자 분리 공정을 변경할 필요가 없고 집적도의 저하를 방지할 수 있음으로써, 기존의 제조 공정 및 기존의 설계 자산을 활용할 수 있다.
또한, 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역의 소자 분리 영역의 위치는, 동시에 형성되는 제 2 분리 트렌치의 위치에 의해 결정되고, 하부 부재의 수가 증가되는 것은 노광용 마스크의 미스얼라인먼트를 증가시키지 않는다. 따라서, 제조 마진의 저하를 방지할 수 있다.
(제 2 실시예)
다음, 이 실시예에 따른 반도체 집적 회로 장치의 소자 분리 방법의 제 2 실시예를 도 6 을 참조하여 설명한다.
이 실시예의 반도체 집적 회로 장치의 소자 분리 방법은 높은 절연 내전압이 요구되는 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에서 소자 분리에 사용하기에 바람직한 방법이고, 전극으로서의 폴리실리콘막을 소자 분리 영역에 설치된 분리 트렌치내에 매립하고, 폴리실리콘막에 소정의 전위를 인가하여 소자 분리 성능을 향상시킨다. 이 실시예의 소자 분리 방법을 통상의 전원 전압이 인가되는 논리 회로 영역에 사용할 수도 있다.
도 6 에 도시된 바와 같이, 제 2 실시예에서, Si 기판 (101) 상에 10 nm 정도 두께로 실리콘 산화막 (102) 을 증착하고, 그 위에 제 1 포토레지스트 (104) 를 증착한다. 비휘발성 메모리 영역 및 고전압 트랜지스터 영역의 소자 분리 영역을 형성하기 위하여 포토리소그래피 기술을 사용하여 제 1 포토레지스트 (104) 를 패터닝한다. 그 후, 제 1 포토레지스트 (104) 의 개구부의 실리콘 산화막 (102) 의 일부를 플라즈마 에칭법으로 제거하고, Si 기판 (101) 을 에칭함으로써, 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 500 nm 정도 깊이로 제 1 분리트렌치 (105) 를 형성한다 (도 6 의 (a)). 제 1 포토레지스트 (104) 의 개구부의 폭을 제 1 분리 트렌치 (105) 의 깊이를 얻기 위하여 요구되는 0.5 ㎛ 정도로 설정한다.
그 후, 제 1 포토레지스트 (104) 를 형성하고, 열산화법으로 제 1 분리 트렌치 (105) 의 저면 및 측면상에 20 내지 30 nm 정도 두께로 내벽 열산화막 (105b) 을 증착한다 (도 6 의 (b)). 그 후, CVD 법에 의해 Si 기판 (101) 상에 폴리실리콘막 (115) 을 증착하여 제 1 분리 트렌치 (105) 내에 폴리실리콘막 (115) 을 매립한다 (도 6 의 (c)). 그 후, 폴리실리콘막 (115) 이 제 1 분리 트렌치 (105) 내에 잔류하면서 실리콘 산화막 (102) 을 노출시키도록 에치백을 실행한다 (도 6 의 (d)).
그 후, 제 1 분리 트렌치 (105) 내에 매립된 폴리실리콘막 (115) 을 덮기 위해서 10 nm 정도 두께의 실리콘 산화막 (102) 을 증착하고, 그 위에 150 nm 정도 두께의 실리콘 질화막 (103) 을 증착한다 (도 6 의 (e)).
그 후, 실리콘 질화막 (103) 상에 제 2 포토레지스트 (106) 를 증착하고, 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 소자 분리 영역을 형성하기 위해서 포토리소그래피 기술을 사용하여 제 2 포토레지스트 (106) 를 패터닝한다. 이 때, 제 2 포토레지스트 (106) 는 제 1 분리 트렌치 (105) 내에 매립된 폴리실리콘막 (115) 을 추후 공정에서 층간 절연막상에 형성되는 상부 배선과 접속하기 위해 컨택트부가 형성되는 부분 (이하, 컨택트부가 형성되는 부분을 포함하는 영역을 "컨택트 영역" 이라 함) 을 덮는다. 제 2 포토레지스트 (106) 의 개구부의 폭은 제 1 포토레지스트의 개구부의 폭보다 넓게, 예를 들면, 0.7 ㎛ 정도로 설정한다.
그 후, 제 2 포토레지스트 (106) 의 개구부의 실리콘 질화막 (103) 및 실리콘 산화막 (102) 을 제거하고, 폴리실리콘막 (115) 및 Si 기판 (101) 을 각각 에칭함으로써, 300 nm 정도 두께의 제 2 분리 트렌치 (107) 를 형성한다. 그 후, 제 2 포토레지스트 (106) 를 제거한다 (도 6 의 (g)).
그 후, 열산화법으로 제 2 분리 트렌치 (107) 의 저면 및 측면상에 20 내지 30 nm 두께의 내벽 열산화막 (107a) 을 증착하고, 플라즈마 CVD 법으로 플라즈마 산화막 (108) 을 증착하여 각각의 분리 트렌치내에 플라즈마 산화막 (108) 을 매립한다 (도 6 의 (h)).
그 후, CMP 법으로 플라즈마 산화막 (108) 을 평탄화하여 패터닝된 실리콘 질화막 (103) 을 노출시키고, 최종으로, 습식 에칭법으로 Si 기판 (101) 상의 실리콘 질화막 (103) 및 실리콘 산화막 (102) 을 각각 제거한다 (도 6 의 (i)).
상술한 공정에 의해서, 비휘발성 메모리 영역 및 고전압 트랜지스터 영역에 분리 트렌치내에 매립된 폴리실리콘 산화막 및 플라즈마 산화막을 포함하는 필드 산화막을 형성한다.
필드 산화막으로 소자 분리를 종료한 후, 비휘발성 메모리 영역에 터널링 산화막 (109), 부유 게이트 전극 (110), 및 제어 게이트 전극으로부터 부유 게이트 전극 (110) 을 절연하는 절연막으로서의 ONO 막 (111) 을 셀 트랜지스터용으로 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 각각의 트랜지스터용 게이트산화막 (113) 을 형성한다. 또한, 셀 트랜지스터용 제어 게이트 전극 (112) 을 형성하고, 고전압 트랜지스터 영역 및 논리 회로 영역에 트랜지스터용 게이트 전극을 각각 형성한다 (도 6 의 (j)). 그 후, 각각의 트랜지스터의 소오스 및 드레인이 되는 불순물 확산층 (도시하지 않음) 을 형성한다.
그것들을 덮기 위해 층간 절연막 (116) 을 증착하고, 각각의 트랜지스터의 전극 또는 분리 트렌치내에 매립된 폴리실리콘막 (115) 을 층간 절연막 (116) 의 표면으로 접속시키기 위해 컨택트부 (117) 를 형성하고, 최종으로, 상부 전극 (118) 을 형성한다 (도 6 의 (k)).
도 6 이 비휘발성 메모리 영역 또는 컨택트부 (117) 가 형성되는 컨택트 영역의 제조 과정만을 나타내지만, 고전압 트랜지스터 영역도 비휘발성 메모리 영역에 동일하게 형성할 수 있다.
또한, 도 6 이 폴리실리콘막 (115) 상에 플라즈마 산화막 (108) 을 형성하는 예를 나타내지만, 플라즈마 산화막에 한정되지 않고, 다른 방법으로 형성된 산화막 (예를 들면, 열 산화막) 을 사용할 수도 있다.
이 실시예에서, 소자 분리 영역에 설치된 분리 트렌치내에 폴리실리콘막을 매립하고, 전극으로서의 폴리실리콘막에 접지 전위 또는 음 전압을 인가함으로써 (P 웰내에 높은 절연 내전압의 N 채널 트랜지스터를 형성할 경우), 산화막만을 설치할 때와 비교하여 소자의 절연 내전압을 상당히 향상시킬 수 있다. N 웰내에 높은 절연 내전압의 P 채널 트랜지스터를 형성할 때, 분리 트렌치내에 매립된 폴리실리콘막에 양 전압을 인가할 수도 있다.
통상, 소자 분리 영역에 형성된 산화막의 두께에 따라 원하는 분리 절연 내전압을 얻는 방법은 반도체 소자에 인가되는 전압이 높아짐에 따라 분리 트렌치의 깊이가 더 깊어지는 것이 요구된다. 분리 트렌치의 개구부의 폭이 산화막의 매립 특성에 의해 결정되고 분리 트렌치의 깊이에 비례하여 증가되기 때문에, 분리 절연 내전압을 높이기 위해서 더 큰 소자 분리 폭이 요구됨으로써, 소자의 집적도를 감소시킨다.
이 실시예에서와 같이 분리 트렌치내에 폴리실리콘막을 매립한 구조에서, 반도체 소자에 인가된 전압의 크기에 따라 폴리실리콘막에 인가되는 전압을 조정함으로써 원하는 분리 절연 내전압을 얻을 수 있다.
따라서, 소자 분리 영역에 형성되는 산화막의 두께가 감소된다 하더라도 원하는 소자 분리 성능을 얻을 수 있다. 따라서, 반도체 소자에 더 높은 전압이 인가된다 하더라도, 예를 들면, 소자 분리 영역에 900 nm 정도 두께의 필드 산화막이 요구된다 하더라도, 500 nm 정도의 STI 로 소자 분리 성능을 확보할 수 있다.
또한, 논리 회로가 함께 장착될 때, 제 1 실시예에서와 같이 논리 회로용 트랜지스터의 필드 산화막을 기존의 두께로 형성할 수 있다. 따라서, 소자 분리 공정을 변경할 필요가 없고 집적도의 저하를 방지함으로써 기존의 제조 공정 및 기존의 설계 자산을 활용할 수 있다.
또한, 비휘발성 메모리 영역, 고전압 트랜지스터 영역 및 논리 회로 영역의 소자 분리 영역의 위치는 동시에 형성되는 제 2 분리 트렌치의 위치에 의해 결정되고, 하부 부재의 수가 증가되는 것은 노광용 마스크의 미스얼라인먼트의 증가를 유발하지 않는다. 따라서, 제조 마진이 낮아지는 것을 막을 수 있다.
반도체 기판상에 고전압 반도체 소자가 형성되는 영역에 소정의 깊이로 제 1 분리 트렌치를 형성하고, 제 1 분리 트렌치보다 얕은 제 2 분리 트렌치의 깊이에 대응하여 제 1 분리 트렌치의 벽의 일부를 에칭하여 제 3 분리 트렌치를 형성하고, 제 3 분리 트렌치에 충전된 산화막이 고전압 반도체 소자간을 분리하고, 저전압 반도체 소자가 형성되는 영역에 제 2 분리 트렌치를 형성하고, 제 2 분리 트렌치에 충전된 산화막은 저전압 반도체 소자간을 분리함으로써, 고전압 반도체 소자가 형성되는 영역에 소정의 두께로 산화막을 포함하는 필드 산화막을 각각 형성할 수 있기 때문에, 높은 절연 내전압이 요구되는 영역에서도 소자 분리 성능을 유지할 수 있다. 또한, 논리 회로용 트랜지스터와 같은 저전압 반도체 소자의 필드 산화막을 기존의 두께를 갖도록 설정할 수 있기 때문에, 소자 분리 공정을 변경할 필요가 없고 집적도의 감소를 방지할 수 있음으로써, 기존의 제조 과정 및 기존의 설계 자산을 활용할 수 있다.
또한, 각각의 소자 분리 영역의 위치가 동시에 형성되는 제 2 분리 트렌치의 위치에 의해 결정되고, 하부 부재의 증가된 수는 노광용 마스크의 미스얼라인먼트의 증가를 야기하지 않는다. 따라서, 제조 마진이 감소하는 것을 방지할 수 있다.
또한, 본 발명에서, 전극으로서의 폴리실리콘막 및 폴리실리콘막상에 소정의 두께를 갖는 산화막을 분리 트렌치내에 충전하고, 소정의 전압이 인가된 폴리실리콘막 및 산화막에 의해 반도체 소자간을 분리함으로써, 산화막만이 제공되는 경우와 비교하여 반도체 소자간의 분리 절연 내전압을 상당히 향상시킬 수 있고, 소자 분리 영역에 더 얕은 산화막을 형성한다 하더라도 소정의 소자 분리 성능을 얻을 수 있다.
본 발명의 바람직한 실시예를 특정한 용어를 사용하여 설명하였지만, 이러한 설명은 단지 예시적인 것이고, 본 발명의 사상 또는 범위를 벗어나지 않고 변형 및 변화가 이루어질 수 있다.
Claims (8)
- 삭제
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- 반도체 소자간을 소정의 절연 내전압을 갖고 분리하기 위한 소자 분리 영역을 갖는 반도체 집적 회로 장치의 제조 방법에 있어서,상기 소자 분리 영역에 소정의 깊이로 제 1 분리 트렌치를 형성하는 단계;상기 제 1 분리 트렌치내에 폴리실리콘막을 매립하는 단계;상기 폴리실리콘막에 전극을 접속하기 위한 콘택트를 형성하는 콘택트부위를 제외하고, 상기 제 1 분리 트렌치내에 소정의 두께로 상기 폴리실리콘막을 남기고, 상기 폴리실리콘막상에 소정의 두께의 제 2 분리 트렌치를 형성하는 단계; 및상기 제 2 분리 트렌치에 산화막을 충진하는 단계;상기 콘택트부위에 상기 콘택트를 형성하는 단계; 및,상기 콘택트와 접속하여, 상기 폴리실리콘막에 소정의 전압을 인가하기 위한 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 삭제
- 제 6 항에 있어서,상기 고내압 반도체 소자가 탑재된 영역의 상기 제 2 분리 트렌치의 개구 폭을 상기 제 1 분리 트렌치의 개구 폭보다 넓게 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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| JPH10199968A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体装置及び半導体装置の素子間分離溝の形成方法 |
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1999
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2000
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