TW466685B - Element isolating method in semiconductor integrated circuit device, semiconductor integrated circuit device and manufacturing method thereof - Google Patents
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Description
五、發明說明（1) 發明領域：
本發明係有關於一種元 導體積體電路裝置中的元件 種半導體積體電路裝置之元 件’例如被施予一高電壓的 元件，例如被施予一低·電壓 相關技術說明： 件隔離方法’提供安裝於一半 之間的隔離’特別是有關於— 件隔離方法，其中一半導體元 非揮發性記憶體以及一半導體 的邏輯電路兩者安裝在—起。
羅=的半導體電路裝置並不具特徵，例如CPU 絶記憶體作為個別的單元，但是有加速朝向系 統正5日曰片（System On Chip，s〇c)的趨勢，其肽 特徵安裝於單一晶片上以構成一系統。 v、 — 如一記憶體安裝於上述半導體積體電路裝置上，例如 使用一快閃（flash)電子抹除式唯讀記憶體 (Electrically Erasable Programmable Read-Only Memory，EEPROM)，其促進較高集積度及具非揮發性。 快閃EEPR0M係一非揮發性半導體記憶體並容許電子讀 /寫資料，舉例，一已知結構’其包括複數單元電晶體， 每一個在纪憶單元部具有一浮動（fI〇ating)閘極電極及 一控制閘極電極以儲存資料，且用以控制的電晶體，例如 一高電壓電晶體或一選擇電晶體，用以控制/選擇該單元 電晶體。 由於一較高的電壓，10伏特到20伏特施加於上述一些 單元電晶體或控制電晶體以寫入或抹除資料，所以必須有 一場氧化膜形成於一元件隔離區以提供上述元件間的隔
2138-36!5-PF.ptd 第5頁 ^66685 五、發明說明（2) ' 離’其厚度為400到500奈米（nm)。 另一方面，使用於半導體積體電路裝置中邏輯電路的 電晶體’近年來趨向具較低的耐電壓，因為微小尺寸的增 加及電源供應的電壓減少。形成於元件隔離區的場氣化曰 膜’厚度近似於100到200奈米，足夠提供上述元件（於2 5到5 . 0伏特的電源供應·電壓）之間的隔離。 ' · 傳統上，一半導體積體電路裝置，利用一方法（以下 稱作「第一習知技術」）將不同應用電壓的多元半導體元 件類型安裝其中’其以相同深度的溝槽（以下稱作淺溝槽 隔離（Shallow Trench Isolation, STI ))形成於一元 件隔離區且一氧化膜填滿其中以提供元件之間的隔離，或 一方法（以下稱作「第二習知技術」），其中—既定深度 的STI首先只形成於南的耐電壓區，接著一較小深度的§ττ 形成於其中的邏輯電路區且以適當厚度的氧化膜填入其中 各個區以提供元件之間的隔離。 以下說明第一習知技術及第二習知技術中以這些方法 製造半導體積體電路裝置的程序。注意以下的說明。形成 非揮發性記憶體於一區，稱作「非揮發性記憶體區」、形 成高耐電壓電晶體於一區，作為「高電壓電晶體區」以及 形成低耐電壓電晶體於一區，如邏輯電路中的電晶體，作 為「邏輯電路區」。 首先，參照第1圖說明第一習知技術中半導體積體電 路裝置利用元件隔離方法的製造程序。 如第1圖所示’在第一習知技術中，厚度近似丨〇奈米
2138-3615-PF.ptd 第6頁 8 8 五'發明說明（3) 的氧化矽（Si 02)膜302首先沉積於矽基底301上，且厚度 近似150奈米的氮化矽（Si3N4 )膜303沉積於其上。隨後， 光阻304沉積於氮化矽膜303上且為了以微影技術（第1 (a) 圖）形成元件隔離區而圖案化光阻304。 接下來，以電漿蝕刻製程分別去除在光阻3 0 4開口處 的氮化矽膜303及氧化矽膜3 0 2，且蝕刻矽基底301，藉以 形成深度近似500奈米的隔離溝槽305 (第1(b)圖）。接 著’去除氮化矽膜303上的光阻304，且以熱氧化製程在隔 離溝槽305的底表面及側表面形成厚度近似20到30奈来的 内壁熱氧化膜305a。 接下來，以電漿化學氣相沉積（Chemical Vapor Deposition, CVD)沉積電漿氧化膜308使得電漿氧化膜 308嵌入隔離溝槽3 0 5 (第1(c)圖）^嵌入的電漿氧化膜 308的上表面利用化學機械研磨（Chemical Mechanical P〇 1 i sh i ng，CMP )製程來平坦化以露出氮化矽膜303 (第 1 (d)圖）。另外’利用濕蝕刻製程分別去除矽基底3 〇 1上 的氣化砂膜303及氧化矽膜302 (第l(e)圖）。此方式中， 將相同膜厚的場氧化膜形成於一非揮發性記憶體區 '一高 電壓電晶體區及一邏輯電路區中個別的元件隔離區。 、當以場氧化膜完成元件隔離時，形成隧道氧化膜309 浮動閑極電極31 〇及用以絕緣浮動閘極電極3 1 〇斑控制閘 „^^-,a^m,〇N〇(〇xideNltride 〇xid/；；3n ’ 7為非揮發性記憶體區的單元電晶體，且在高電壓電晶 體區及邏輯電路區中個別的電晶體形成閘極氧化膜31 3。
2138-3615-PF.ptd 第7頁 -6 68 5 五、發明說明（4) 同樣地，形成單元電晶體的控制閘極電極3丨2，且在高電 壓電晶體區及邏輯電路區的電晶體形成閘極電極314 (第 1 ( f )圖）。 隨後’形成雜質擴散層（未繪示）以作為個別電晶體 的源極與汲極，接著是接線步驟。 在第一習知技術中'，由於依照非揮發性記憶體區與高 電壓電晶體區中元件隔離效能所需，所以形成的隔離溝槽 305具相同的深度（近似500奈米），邏輯電路區中的元件 ，離寬度近似於〇. 5微米（# ffi )，相同於非揮發性記憶體 區及南電壓電晶體區。形成於元件隔離區的場氧化膜寬度 取決於氧化膜的巍入特性’且由電漿蝕刻形成隔離溝槽 3〇5的深度所控制。當隔離溝槽3〇5的深度依照邏輯電路區 的元件隔離效能所需來決定時，舉例，若考慮到隨後步驟 中膜厚的減少，隔離溝槽的深度為2 0 〇到3 〇 〇奈米時，元件 隔離寬度為0.2到0.3微米。 接下來’參照第2圖說明第二習知技術中半導體積體 電路裝置利用元件隔離方法的製造程序。 “ 如第二圖所示，在第二習知技術中，厚度近似於1〇奈 求的氛化矽膜402首先沉積於矽基底4〇1上，相同於第一習 知技術’接著厚度近似於1 5〇奈米的氮化矽膜4〇3沉積於其 上（第2(a)圖）。隨後，第一光阻404沉積於氮化矽膜403 上’且在非揮發性記憶體區及高電壓電晶體區利用微影技 術圖案化第一光阻404以形成元件隔離區（第2(b)圖）。 接下來，利用電漿蝕刻製程分別去除在第一光阻4〇4
開口處的氮仆 部分，且姓刻矽基底 隔離溝槽405 (第 m，藉3及氧切膜4〇2 2(c)圖）成厚度為500奈米的第- 隨後，本此& 第二光阻Λ切膜403上的第—光謂4之後，以 著，在i羅短/虱化矽膜403上以嵌入第一隔離溝槽。接 ώ f # 1C雜路區利闬微影技術圊案化第二光阻4 0 6以形 成兀件搞離區（第2(d)圖）。 Η η ί I ί，利用電漿蝕刻製程分別去除在第二光阻4〇β =口處+的乳化矽膜4〇3及氧化矽膜4〇2部分，且蝕刻矽基底 精以形成厚度為3〇〇奈米的第二隔離溝槽4〇7 (第 2 (e)圖）。 片 $後’去除氮化矽膜403上的第二光阻406，且利用熱 氧化製程分別在第一隔離溝槽4〇5及第二隔離溝槽4〇7的底 表面及側表面沉積厚度為20到30奈米的内壁熱氧化膜4〇5a 及40 7a。接著，利用電漿CVD製程沉積電漿氧化膜4〇8膜以 分別嵌入電漿氧化膜4〇8膜於第一隔離溝槽4〇5及第二隔離 溝槽407 (第2(f)圖）。 接下來’利用CMP製程平坦化電漿氧化膜4〇8以露出氮 化矽膜403 (第2(g)圖）。最後，利用濕蝕刻製程分別去 除在矽基底401上的氮化矽膜403及氧化矽膜402 (第2(h) 圖）。 在此方式中’在非揮發性記憶體區、高電壓電晶體區 及邏輯電路區中的個別元件隔離區形成適當厚度的場氧化 臈。
2138-3615-PF.ptd 第9頁 S 6 6 ： 五'發明說明（6) '孚動Γΐ ϋ ^ 膜完成疋件隔離時’隨道氧化膜409、 用以絕緣浮動閉極電極41°與控制閉 絕緣膜丄_膜411 ’作為非揮發性記憶體區的 電曰Γ ^ ί在南電Μ電晶體區及邏輯電路區中個別的 形成閘極氡化膜413。接著，形成單元電晶體的控 d閘極電極412，且在高電壓電晶體區及邏輯電路區的電 形成問極電極414 (第2⑴圖）。隨後，形成雜質擴 月 未繪示）以作為個別電晶體的源極與；：及極，接著是 接線步驟。 、 在上述習知技術之半導體積體電路裝置之元件隔離方 法中第一習知技術的元件隔離方法，如上所述在非揮發性 记憶體區及高電壓電晶體區中依照元件隔離性能形成具相 同深度的隔離溝槽時’現有的邏輯製造程序需要修正及重 新配置。 另外’關於上述方法，有鑑於隔離溝槽中電漿氧化膜 的鼓入特性問題而需增加邏輯電路區的元件隔離寬度。此 導致邏輯電路區的集積度降低的問題及無法使用現有邏輯 電路部分中設計資源的問題。 相較之下，在邏輯電路區中依照元件隔離性能形成具 有相同深度的隔離溝槽時，需增加元件隔離寬度以確保非 揮發性記憶體區及高電壓電晶體區的元件隔離性能。此導 致非揮發性記憶體區及高電壓電晶體區佔據一增加區域而 引起集積度降低的問題。 另一考量的方法係藉由施加較低的電壓於非揮發性記
2138-3615-PF,p^ 第10頁 五、發明說明（7) 憶體及高電壓電晶體以排除高耐電壓的需求而減少非揮發 性記憶體區及高電壓電晶體區中的場氧化膜厚度》然而， 此方法無法避免因增加記憶單元寫入資料及消除資料的時 間而使非揮發性記憶體性能降低。 另一方面，在第二習知技術的元件隔離方法中，於單 一石夕基底上所形成的兩底部組成部分會增加曝光時罩幕的 誤對準，特別是形成於上方的組成部分存在較小的製造邊 限（誤對準邊限（margin for misalignment))的問題 (例如，電晶體中連接接線圖案與電極的接觸窗）。 特別地，在第一習知技術的元件隔離方法中，由於在 非揮發性記憶體區、高電壓電晶體區及邏輯電路區的場氧 化膜在同一時間形成，所以分別形成的記憶單元之浮動閘 極電極3 1 0及控制閘極電極3 1 2、邏輯電路之電晶體閘極電 極314及接觸窗317對於隔離溝槽305的位置有相同的誤差 ，如第3圖所示。第3圖中的箭號指示出形成各组成成分的 位置誤對準誤差。因此’即使是一般的製造邊限，形成的 記憶單元之浮動閘極電極3 1 〇及控制閘極電極31 2、或邏輯 電路之電晶體閘極電極314及接觸窗317不會互相重疊。另 外，形成於中間層絕緣膜31 6以作為接線的上方電極31 8可 確實地連接至接觸窗317。 然而’在第二習知技術的元件隔離方法中，邏輯電路 中形成的隔離溝槽407對於非撢發性記憶體區及高電壓電 晶體區中的隔離溝槽405位置有一既定位置誤差，如第4圖 所示’且形成的邏輯電路的電晶體閘極電極4丨4與接觸窗
第11頁 ^ 6 6 68 l： 五、發明說明（8) 417對邏輯電路區中的這些隔離溝槽407有一既定位置誤差 。因此，一般的製造邊限中，形成的記憶單元的浮動閘極 電極4 10及控制閘極電極412有可能與接觸窗417重疊（如 第4圖中"X”所示）。 當兩區中的接觸窗分別形成以避免接觸窗417與控制 閘極電極41 2之間的重叁時，形成於中間層絕緣膜41 6上作 為接線的上方電極418與接觸窗417之間有可能發生接觸不 良而導致製造時增加失效產品的發生率。 發明概述： 有鑑於以上所述之問題，本發明之目的在於提供一種 半導體積體電路裝置之元件隔離方法，其意味著非揮發性 s己憶體或邏輯電路的電晶體性能並無退化、可維持現有邏 輯電路電晶體的設計體制以及容許有更小尺寸的非揮發性 記憶體或高電壓電晶體而不減少製造邊限。 為達到 上的高電壓 隔離溝槽， 當於第二隔 槽。填入第 間的隔離。 導體件的 提供低電壓 利用上 高電壓半導 上述之 半導體 且钱刻 離溝槽 三隔離 接著* 區域中 半導體 述的配 體元件 目的，本發明中，在形 元件的區域 第一隔離溝 而淺於第一 中形成具 槽槽壁的 隔離溝槽以 溝槽的氧化膜提供高電 一第二隔離溝槽形成於 氧化膜填入 隔離。 成的場氧化 有各既定厚 ，且利用一 元件之間的 置，由於形 的區域中具 成於半導體基底 既定深度的第一 部份，其深度相 形成第三隔離溝 壓半導體元件之 形成有低電壓半 第二隔離溝槽以 膜可包括在形成 度的氣化膜，所
”3 6 6 五、發明說明（9) 以可維持元件隔離性能’即使是在需高耐電壓的區域。另 外，由於在低電壓半導體元件中的場氧化膜’例如邏輯電 路的電晶體，可設成現有的厚度’所以元件隔離步驟無需 改變且可防止集積度的降低’因此容許利用現有的製造程 序及現有的設計資源。此外’各元件隔離區域的位置取決 於同時形成的第二隔離‘溝槽的位置’且增加的一些底層組 成成分導致曝光時罩幕的誤對準不會增加。因此’可防止 較小的製造邊限。 另外，本發明中，作為電極的複晶矽膜及位於複晶矽 膜上具有一既定厚度的氧化膜填入隔離溝槽中，且藉由被 施予一既定電壓的複晶矽膜及氧化膜來提供半導體元件之 間的隔離。 利用上述的配置，相較於僅提供氧化膜的情形，可加 強半導體元件之間隔離的耐電壓，且即使一較薄的氧化膜 形成於元件隔離區域中仍可獲得既定的元件隔離性能。 為讓本發明之上述目的、其他目的 '特徵和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下： 圖式之簡單說明： 第1圖係繪示出第一習知技術的元件隔離方法的半導 體積體電路裝置剖面圖； 第2圖係繪示出第二習知技術的元件隔離方法的丰導 體積體電路裝置剖面圖； 第3圖係繪示出第一習知技術的半導體積體電路裝置
第13頁 4 6 6 6 8； 五、發明說明（ίο) 主要部分放大之剖面圖； 第4圖係繪示出第二習知技術的半導體積體電路裝置 主要部分放大之剖面圖； 第5圖係繪示出本發明第一實施例的元件隔離方法的 半導體積體電路裝置剖面圖； 第6圖係繪示出本'發明第二實施例的元件隔離方法的 半導體積體電路裝置剖面圖。 [符號說明] 1、 101、301、401~ 矽基底； 2、 102、302、402〜氧化矽膜； 3、 103、303、403〜氮化矽膜； 4、 104、404〜第一光阻； 5、 105、405〜第一隔離溝槽； 5a〜第三隔離溝槽； 5b、7a、105b、107a、305a〜内壁熱氧化膜； 6、 106、406~ 第二光阻； 7、 107、407〜第二隔離溝槽； 8、 108、308、408、電漿氧化膜； 9 ' 309、409〜隧道氧化膜； 10、110 *310、410~浮動閘極電極； 11 、 111 、 311 、 41卜ΟΝΟ 膜； 1 2、11 2、31 2、41 2〜控制閘極電極； 1 3、3 1 3、41 3〜閘極氧化膜； 1 4、3 1 4、4 1 4〜閘極電極；
213S.3615-PF.ptd 第14頁 五、發明說明（11) I 1 5〜複晶碎膜， II 6、31 6、41 6〜中間層絕緣膜； 117、 317、417〜接觸窗： 118、 318、418〜上方電極； 304〜光阻；305〜隔離溝槽。 較佳實施例之詳細說明' : (第一實施例） 以下參照第5圖說明本發明第一實施例之半導體積體 電路裝置之元件隔離方法。 請參照第5圖，第一實施例中，厚度近似為丨〇奈米的 氧化矽膜2首先沉積於矽基底1上，且厚度近似為丨5〇奈岽 的氮化矽膜3沉積其上。隨後，第一光阻4沉積在氮化矽膜 3上，利用微影技術圖案化第一光阻4以在非揮發性記憶體 區及尚電壓電晶體區形成所需深度的隔離溝槽。圖案化第 一光阻4以形成小於既定元件隔離寬度的開口。舉例，當 既定70件隔離寬度為〇· 5微米時，形成的開口寬度為〇. 3微 米。 接下來，利用電漿蝕刻製程分別去除第一光阻4開口 處的氮化矽膜3及氧化矽膜2部分，且蝕刻矽基底1，藉以 形成厚度近似20‘0奈米的第一隔離溝槽5 (第5(a)圖）。 =後’去除第-光阻4並沉積第二光阻6於氮化碎膜3 ^ =著’利用微影技術圖案化第二光阻層6以在非揮發 電壓電晶體區及邏輯電路區形成元件隔離 οβ 。形成於第二光阻6的開口寬度設定成
2138-3615-PF.ptd 第〗5頁 五、發明說明（12) 大體上與既定元件隔離寬度相等。舉例，在非揮發性記憶 體區及高電壓電晶體區的元件隔離寬度設定成近似0.5微 米’且邏輯電路區的元件隔離寬度設定成近似0.3微米。 接下來，利用電漿蝕刻製程分別去除第二光阻6開口 處的氮化矽膜3及氧化矽膜2部分’且蝕刻矽基底1，藉以 形成厚度近似300奈米的第二隔離溝槽7 (第5(c)圖）。此 處’非揮發記憶體區及南電壓電晶體區中，形成深度為第 一隔離溝槽5加上第二隔離溝槽7的第三隔離溝槽5a = 隨後’去除第二光阻6，利用熱氧化製程沉積厚度為 20到30奈米的内壁熱氧化膜5b及7a於各隔離溝槽的底表面 及側表面。接著，利用電漿CVD製程沉積電漿氧化膜8使得 電漿氧化膜8谈入各隔離溝槽中（第5(d)圖）。 接下來，利用CMP製程平坦化電漿氧化膜8以露&圖安 化的氮化矽膜3 (第5(e)圖）。最後，利用濕蝕刻製程去、 除砂基底1上的氮化矽膜3及氧化矽膜2 (第5(f)圖）。 利用上述之步驟，在非揮發性記憶體區、 體區及邏輯電路區中形成厚度適合個別 ：： 氧化膜。 啊匕取的铸 當利用場氧化膜完成元件隔離時，隧道氧 ^ 動閘極電極1 0及作為絕緣浮動閘極電極】 序 e日且在间電壓電晶體區及邏輯電路區的各電日體 間極氧化膜13。接著’形成單元電晶體的控制成 ，且分別在高電壓電晶體區i 2閉極電極12 夂遴輯電路&的電晶體形成閘
2138-3615-Pr.ptd 第16頁 6 G 8 五、發明說明（13) 極電極14 (第5(g)圖）°隨後，形成作為各電晶體源極及 汲極的雜質擴散層（未繪示），接著是接線步驟。 因此，由於包括既定厚度氧化膜的場氧化膜可藉由依 照實施例步驟所製造的半導體積體電路裝置而形成於非揮 發性記憶體區及高電壓電晶體區’所以即使此區需高耐電 壓也可維持元件隔離的_性能。 另外，由於邏輯電路的電晶體可形成具現有厚度的場 氧化膜，所以元件隔離步驟不需改變且可防止集積度的降 低，因而容許利用現有的製造程序及設計資源。 並且’非揮發性記憶體區、高電壓電晶體區及邏輯電 路區中的元件隔離區域位置取決於同時形成的第二隔離溝 槽的位置’且增加的一些底部組成成分導致罩幕曝光時不 會增加誤對準。因此，可防止較小的製造邊限。 (第二實施例） 接下來’參照第6圖說明本發明第二實施例之半導體 積體電路裝置之元件隔離方法。 本實施例之半導體積體電路裝置之元件隔離方法為使 用於需高耐電壓的非揮發性記憶體區及高電壓電晶體區之 較佳方法’其中作為電極的複晶梦膜嵌入作為元件隔離區 域的隔離溝槽且一既定電位施加於複晶破膜以改善元件^ 離性月b。本實知例的元件隔離方法可用於使用一般電源供 應電壓的邏輯電路區。 ^ 請參照第6圖，第二實施例中，厚度近似為〗〇奈米的 氧化矽膜102首先沉積於矽基底ιοί上，且第一光阻1〇4沉
五、發明說明（14) '— 積其上。利用微影技術圖案化第一光阻丨〇4以在非揮發性 記憶體區及高電壓電晶體區形成元件隔離區域。隨後，利 用電漿蝕刻製程去除第一光阻1〇4開口處的氧化矽膜1〇2部 分，且蝕刻矽基底1 〇 1 ,以在非揮發性記憶體區及高電壓 電晶體區形成深度近似500奈米的第一隔離溝槽1〇5 (第— 6(a)圖）^第一光阻if)4之開口寬度設定成近似〇5微米以 達到第一隔離溝槽105深度的需求。 接下來，去除第一光阻1 〇4，並利用熱氧化製程在第 一隔離溝槽105的底表面及側表面沉積厚度為2〇到3〇奈米 的内壁熱氧化膜105b (第6(b)圖）。接著，利用cvd製程 沉積複晶矽膜於矽基底1 〇 1上方以使複晶矽膜丨丨5嵌入第一 隔離溝槽105 (第6(c)圖）。隨後，實施回蝕刻以露出氧 化矽膜102，同時複晶矽膜115仍餘留於第一隔離溝槽1〇5 (第 6(d)圖）。 ^接下來’更沉積厚度近似1 〇奈米的氧化矽膜1 0 2以覆 蓋嵌入第一隔離溝槽105的複晶矽獏115，且厚度近似15〇 奈米的氮化矽膜103沉積其上〔第6(6)圖）。 隨後’第二光阻106沉積於氮化矽膜丨〇3上，並利用微 影技術圖案化第二光阻1 〇 6以在非揮發性記憶體區及高電 展電晶體區形成元件隔離區域。此處，於稍後步驟，第二 光阻106同樣覆蓋用以連接嵌入於第—隔離溝槽1〇5的複晶 石夕膜11 5與形成於中間層絕緣膜的上方接線的接觸窗部分 (以下’形成包括有接觸窗的部分稱為「接觸窗區」） (第6(f)圖）。第二光阻ι〇6的開口寬度設定成大於第一
4 6 6 6 8 5 五'發明說明（15) -- 光阻1 0 4的開口寬度’舉例’近似為〇 _ 7微米。 接下來，去除第二光阻1〇6開口處的氮化矽膜1〇3及氧 化矽膜1 0 2部分，且分別蝕刻複晶矽膜丨〗5及矽基底丨〇 i以 形成深度近似300奈米的第二隔離溝槽〗〇7。接荖，.昤坌 二光阻106 (第6(g)圖）。 牙、！ 隨後’利用熱氧化·製程在地而隔離溝槽丨〇 7的底表面 及側表面沉積厚度20到30奈米的内壁熱氧化膜1〇7/，接著 利用電漿CVD製程沉積電漿氧化膜1 〇8以使電漿氧化膜1〇8 嵌入各隔離溝槽（第6(h)圖）^ 、 接下來，利用CMP製程平坦化電漿氧化臈1〇8以露出圖 案化氮化石夕膜1 〇 3，最後，利用濕钱刻製程分別去除石夕基 底101上的氮化矽膜103及氧化矽膜1〇2 (第6(i)圖）* 。 利罔上述之步驟，嵌入於隔離溝槽中包括有複晶矽膜 及電t氧化膜的場氧化膜形成於非揮發性記憶體區及高 廢電晶體區。 當利用場氧化膜完成元件隔離時，隧道氧化膜丨、 浮動閘極電極11 0及作為絕緣浮動閘極電極n 〇與控制閘極 電極之絕緣膜，ΟΝΟ膜ill，形成於非揮發性記憶體區的單 元電晶體’且在高電壓電晶體區及邏輯電路區的各電晶體 形成閘極氧化膜113。另外，形成單元電晶體的控制閘極 電極11 2 ’並分別在高電壓電晶體區及邏輯電路區的電晶 體形成閘極電極114 (第6(j)圖）。接著，形成雜質擴: 層（未繪示）作為各電晶體源極及汲極β 沉積中間層絕緣膜丨1 6以覆蓋上述之層，並形成接觸
〇 6 6 8 5 五、發明說明（16) ' 囱1 1 7以將每一電晶體的電極或嵌入隔離溝槽的複晶矽膜 115連接至中間層絕緣膜116的表面。最後，形成上方電極 118 (第6(k)圏）。 需留意到雖然第6圖僅繪示非揮發性記憶體區及形成 接觸齒117的接觸窗區之製造程序，但是同樣可形成高電 壓電晶體區’如同非揮發性記憶體區。 另外’雖然第6圖繪示出形成電漿氧化膜丨〇 8於複晶矽 膜115上，但並不限於電漿氧化膜，並可利用另一製程形 成氡化膜（舉例，熱氧化膜）。 本實施例中’複晶ί夕膜嵌入於供作元件隔離區域的隔 離溝槽中’且一地電位或負電壓施加於作為電極（當高耐 電壓的Ν通道電晶體形成於Ρ 一井時）的複晶矽膜，相較於 只k供氧化膜的情形’可加強元件之間隔離的财電壓。當 高耐電壓的P通道電晶體形成於N —井時，可施加一正電壓 於嵌入隔離溝槽的複晶矽膜。 典型地’藉由利用形成於元件隔離區域的氧化膜膜厚 來輔助隔離而獲得既定耐電壓的方法，在施加一較高電壓 於半導體元件時需要的隔離溝槽深度較大。由於隔離溝槽 的開口寬度取決於氧化膜的嵌入特性且與隔離溝槽的深度 成正比，所以對於加強隔離之耐電壓，需要較大的元件隔 離寬度’因而導致元件集積度的降低。 本實施例中複晶矽膜嵌入隔離溝槽的結構中，可只藉 由依照施加於半導體元件的電壓大小來調整施加於複晶矽 膜的電壓而獲得隔離之既定耐電壓。
2138-3615-PF.ptd 第20頁 離區域的氧化膜厚度減少仍 因此’即使施加一高電蘑於 隔離區域中需要厚度近似 奈米的STI仍可破保元件隔 一起時，邏輯電路的電晶體 例中現有的厚度。因此，無 集積度的減少以容許利用現 源。 、高電壓電晶體區及邏輯電 決於同時形成的第二隔離溝 成成分導致曝光時光罩的誤 的製造邊限3 揭露如上，然其並非用以限 人士，在不脫離本發明之精 飾，因此本發明之保護範圍 定者為準。 五、發明說明（π) 所以，即使形成於元件隔 可獲得既定的元件隔離性能。 半導體元件時，例如即使元件 900奈来的場氧化膜，近似500 離性能。 另外’當邏輯電路安裝在 的場氧化膜可形成如第一實施 需改變元件隔離步驟且可防止 有的製造程序及現有的設計資 此外’非揮發性記憶體區 路區中元件隔離區域的位置取 槽的位置’且增加一些底層組 對準不會增加。因此可防止小 本發明雖以一較佳實施例 定本發明’任何熟習此技藝之 神及範圍内’當可做更動與濶 當視後附之申請專利範圍所界
2138.3615-PF.ptd
Claims (1)
- 六、申請專利範圍 有不1同趙積體電路製置之元件隔離方法，其Φ、 二j门應用電壓的複數類型半導體元 其中具 下列步驟： 在起，包祛 在安裝有較高應用電壓的高電壓半導體元杜从 兀件隔離區中，形成一既"二=导體7^件的區域的 在容鞋既疋深度的一第—隔離溝槽；x的 在2裝有較低應用.電壓的低電壓半導體元 =成π件隔離區的部分，形成 域所 =離溝槽，且藉由敍刻並去除深度相當的： 述第一隔離溝槽的槽壁的-部份而形“； 藉由填入氧化膜於上述第三隔離溝槽以提供上述高電 壓半導體元件之間的隔離；以及 藉由填入氧化膜於上述第二隔離溝槽以提供上述低電 壓半導體元件之間的隔離。 2. —種半導體積體電路裝置之元件隔離方法，適用於 提供具有用以隔離之既定耐電壓的半導體元件之間的隔離 ，包括下列步驟： 提供一隔離溝槽’其中嵌入一作為電極的複晶;ε夕膜且 具一既定厚度的氧化膜形成於上述複晶砂膜上； 在上述複晶矽膜施加一既定電壓；以及 以上述氧化膜及上述複晶矽獏來提供上述半導體元件 之間的隔離。 3. —種半導體積體電路裝置，包括一元件隔離區域’ 以提供具有用以隔離之既定耐電壓的半導體元件之間的隔2138-3615-PF.ptd 第22頁 466685 六、申請專利範圍 離，包括： 一隔離溝 深度； —複 晶梦膜 度’作為電極並 化膜， 上述複 申請專 上述半 一氡 形成於的 4.如 置，其中 導體元件 5. 一 同應用電 步驟： 在安 元件隔離 在安 種半導 壓的複 裝有較 區中， 裝有較 形成元件隔離區 第二隔離溝槽， 溝槽的上 離溝槽； 將用 膜填充於 三隔離溝 將用 述第一 以提供 安裝有 槽；以 以提供 ，形成於上述元件隔離區域，具有—既定 、，喪入於上述隔離溝槽中，具有一 被施予一既定電壓，以及 予 定厚度’不利用熱氧化膜製& 利範圍第3項所述之半導體 導體元件係被施予〜較高 電路裝 巧電壓半 體積體電路裝置之製造方 數類型半導體元件安襄在/一，其中具有不 起，包括下列 高應闬電壓的高電壓半 形成一既定深度的〜第一，几件的區域的 低應用電壓的低電壓半隔離溝措； 的部分，形成淺於上述第^疋件的區域所 藉由蝕刻並去除深度相 ~隔離溝槽的一 隔離溝槽的槽壁的一於上述第二隔離 份而形成1三隔 上述南電壓半遙體 上述高電壓半導體元二的一氧化 及 的區域中的上述第 上述低電壓半導體元 W離的一氧化2138-3615-PF.ptd 第23頁 4 6 6 68 5 六、申請專利範圍 膜填充於安裝有上述低電壓半導體元件的區域中的上述第 二隔離溝槽。 6. —種半導體積體電路裝置之製造方法，包括一元件 隔離區域，以提供具有用以隔離之既定耐電壓的半導體元 件之間的隔離，包括下列步驟： 在上述元件隔離虛域形成具有一既定深度的一第一隔 離溝槽； 在上述第一隔離溝槽中嵌入一複晶矽膜； 在餘留於上述第一隔離溝槽中具有一既定厚度的上述 複晶矽膜上形成一淺於上述第一隔離溝槽的一第二隔離溝 槽；以及 在上述第二隔離溝槽中填入一氧化膜。 7. 如申請專利範圍第5項所述之半導體積體電路裝置 之製造方法，其中在安裝有上述高電壓半導體元件的區域 中形成的上述第二隔離溝槽，具有一開口寬度，大於上述 第一隔離溝槽的開口寬度。 8. 如申請專利範圍第6項所述之半導體積體電路裝置 之製造方法，其中在安裝有上述高電壓半導體元件的區域 中形成的上述第二隔離溝槽，具有一開口寬度，大於上述 第一隔離溝槽的開口寬度。2138-3615-PF.ptd 第24頁
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| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |