JPH1022372A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ランダムなパターンからなる溝型素子分離領
域を備え、高集積化に適した半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板１０に溝１０１を形成し、溝
１０１に酸化硅素膜２１と特定濃度のＢＰＳＧ膜２２と
を順次堆積した後、狭幅の溝１０１ｘに発生したボイド
１０２が消滅し、かつＢＰＳＧ膜２２の表面の段差形状
が変らない条件で熱処理を行う。その後、全面上に酸化
硅素膜２３を堆積した後、反転マスクパターンを用い
て、酸化珪素膜２３，ＢＰＳＧ膜等を異方性エッチング
して、狭幅の溝１０１ｘには埋め込み層１０３ａを、広
幅の溝１０１ｚには平坦化用凸部１０４を残存させる。
その後、さらに酸化硅素膜を堆積して、基板全体を平坦
化する。幅の狭い溝や広い溝を同時に均一性よく埋め込
み、かつＢＰＳＧ膜からの不純物によるゲート絶縁膜の
汚染を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ分離構造
を有する半導体装置の製造方法に関し、特に微細な素子
分離の形成方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置に対する高集積化・高
速化の要請に伴い、半導体装置中の各半導体素子及び各
半導体素子を分離するための素子分離に対しても、益々
微細化の要求が強くなってきている。

【０００３】素子分離形成方法としては、従来より選択
酸化法（以下ＬＯＣＯＳ法と略す）を基本とした形成方
法が主に用いられてきた。しかしながら、半導体装置の
微細化にともない素子分離領域の幅が狭まってくると、
このＬＯＣＯＳ法では、半導体基板への欠陥を発生させ
ずにバーズビークの発生や素子分離機能を維持するのに
必要な膜厚のＬＯＣＯＳ膜を得ることが困難である。

【０００４】そこで、最近では、より微細な素子分離を
形成する方法として、ＬＯＣＯＳ法に代わり溝型素子分
離を形成するいわゆるトレンチ分離法が有望視されてい
る。トレンチ分離法では、半導体基板の素子分離となる
領域に溝を形成した後、絶縁膜で溝を埋める方法であ
る。この方法では、バーズビークの発生はなく、また溝
の深さを変えることにより素子分離となる絶縁膜の膜厚
を任意に調整しうる利点がある。

【０００５】図８（ａ）〜（ｄ）は、従来のトレンチ分
離法による素子分離の形成工程の例を示す断面図であ
る。

【０００６】まず、図８（ａ）に示すように、半導体基
板２００上に酸化硅素膜２０１と窒化硅素膜２０２とを
順次形成し、さらに、窒化硅素膜２０２の上に、素子分
離領域Ｒtoの上方に開口部を有し、素子形成領域Ｒtrを
覆うフォトレジスト膜２１０を形成する。

【０００７】次に、図８（ｂ）に示すように、フォトレ
ジスト膜２１０をマスクとしてドライエッチングを行
い、窒化硅素膜２０２，酸化硅素膜２０１及び半導体基
板２００を順次選択的に除去して、半導体基板２００に
溝２２１を形成する。このとき、溝２２１には半導体素
子の種類等に応じて何種類かの幅のものがあり、例えば
図８（ｂ）に示す狭幅の溝２２１ｘと、中間幅の溝２２
１ｙと、広幅の溝２２１ｚとがある。

【０００８】次に、図８（ｃ）に示すように、基板の全
面上に酸化硅素膜２３０を堆積し、広幅の溝２２１ｚ上
の酸化硅素膜２３０の上の凹部のみを覆うフォトレジス
ト膜２１１を形成する。このフォトレジスト膜２１１
は、図８（ａ）に示すフォトレジスト膜２１０を形成す
るのに用いたマスクパターンを反転した後縮小して得ら
れるものを使用して形成される。このような反転マスク
を用いることにより、広幅の部分に生じる凹部を解消
し、基板全体の凹凸を緩和して後の平坦化工程を円滑に
行うようにしているのである。

【０００９】次に、図８（ｄ）に示すように、フォトレ
ジスト膜２１１をマスクとして異方性エッチングを行
い、酸化硅素膜２３０を選択的に除去する。この工程
で、図８（ｄ）に示すように、狭幅の溝２２１ｘには埋
め込み層２３１ａが残存し、広幅の溝２２１ｚの中央に
は平坦化用凸部２３１ｂが残存する。

【００１０】その後の工程の図示は省略するが、全面に
酸化硅素膜及びフォトレジスト膜を堆積して全面エッチ
バックするレジストエッチバック法、あるいは基板の全
面上に酸化硅素膜を堆積してＣＭＰ（ケミカルメカニカ
ルポリッシング）を行うＣＭＰ法によって基板全体を平
坦化した後、酸化硅素膜等で構成されるゲート絶縁膜
や、多結晶硅素膜等で構成されるゲート電極を形成す
る。

【００１１】以上のような素子分離の形成工程によっ
て、メモリセル等の半導体素子が密集している領域には
狭幅の素子分離領域を形成し、周辺回路などの半導体素
子が孤立して存在する領域には広幅の素子分離領域を形
成しながら、全体としての平坦性と膜厚の均一性とを良
好に維持することができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来の素子分離の形成方法においては、以下のような問題
があった。

【００１３】図８（ｃ）に示す工程において、素子分離
の幅がそれほど微細化されていない段階では、狭幅の溝
２１１ｘのアスペクト比もそれほど大きくないので、図
８（ｃ）に示すように酸化硅素膜２３０によって完全に
埋め込まれた状態になる。しかし、素子分離の微細化が
さらに進行すると、狭幅の溝２１１ｘが酸化硅素膜２３
０によって完全に埋め込まれずに、同図中に破線で示す
ようなボイド２３２が発生するようになる。そして、図
８（ｄ）に示す工程で、このボイド２３２が埋め込み層
２３１ａの表面に開口すると、平面的には各ボイドがつ
ながる。したがって、この上に電極配線等が形成される
と、ボイドの存在により電極配線が短絡する等の不具合
を生ぜしめる虞れがある。すなわち、トレンチ分離法に
おいても、素子分離の微細化に伴い溝のアスペクト比が
大きくなるにつれて、狭幅つまり高アスペクト比の溝を
良質な絶縁膜によりボイドを生じることなく埋め込むこ
とが困難となってきている。

【００１４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、溝型素子分離構造を有する半導体装
置において、半導体素子の特性に悪影響を与えることな
く、狭幅の溝をボイドを生ぜしめることなく埋め込むと
ともに幅の広い溝に対しては平坦性及び膜厚均一性を維
持することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜１７に記載される半導体装
置の製造方法に関する手段と、請求項１８〜２３に記載
される半導体装置の構造に関する手段とを講じている。

【００１６】請求項１に係る半導体装置の製造方法は、
半導体基板上に、半導体素子と該半導体素子を分離する
ための溝型素子分離とを有する半導体装置の製造方法で
あって、上記半導体基板上に酸化硅素膜及びエッチング
ストッパ膜を順次形成する第１の工程と、上記半導体素
子の形成領域を覆い上記溝型素子分離の形成領域を開口
した第１のマスク部材を用いて、上記エッチングストッ
パ膜、上記酸化硅素膜及び上記半導体基板を選択的に除
去して、上記溝型素子分離の形成領域に少なくとも広幅
の溝と狭幅の溝との２種類の溝を形成する第２の工程
と、上記第２の工程を経た基板の全面上に、不純物の上
記半導体基板内への拡散を阻止する機能を有する下敷き
用絶縁膜と、低温でフローする特性を有する第１の埋め
込み用絶縁膜とを順次堆積する第３の工程と、上記狭幅
の溝における第１の埋め込み用絶縁膜中のボイドを消滅
させるように熱処理を行う第４の工程と、上記第４の工
程を経た基板の全面上に、不純物の上方への拡散を阻止
する機能を有する拡散防止用絶縁膜を堆積する第５の工
程と、上記拡散防止用絶縁膜の上記広幅の溝の中央部に
位置する部分に生じた凹部を覆う第２のマスク部材を用
いて異方性エッチングを行い、上記拡散防止用絶縁膜、
上記第１の埋め込み用絶縁膜及び上記下敷き用絶縁膜を
順次除去して、上記溝のうち狭幅の溝に上記下敷き用絶
縁膜及び上記第１の埋め込み用絶縁膜で構成される埋め
込み層を残存させる一方、上記広幅の溝の中央部に上記
下敷き用絶縁膜，上記第１の埋め込み用絶縁膜及び上記
拡散防止用絶縁膜で構成される平坦化用凸部を残存させ
る第６の工程と、上記第６の工程を経た基板の全面上に
不純物の上方への拡散を阻止する機能を有する第２の埋
め込み用絶縁膜を堆積する第７の工程と、上記第２の埋
め込み用絶縁膜を少なくとも上記エッチングストッパ膜
が露出する位置まで除去する第８の工程とを備えてい
る。

【００１７】この方法により、第３の工程で堆積される
狭幅の溝における第１の埋め込み用絶縁膜内にボイドが
生じても、第４の工程における熱処理によって消滅する
ので、後にボイドの一部が第１の埋め込み用絶縁膜の表
面に露出するのを確実に防止することができる。また、
広幅の溝には平坦化凸部が形成されるので広幅の溝にお
ける平坦性と膜厚の均一性が良好に維持される。したが
って、半導体装置の高集積化に伴い素子分離領域の幅が
縮小されても素子分離機能の優れた溝型素子分離を形成
することができる。

【００１８】請求項２に係る半導体装置の製造方法は、
請求項１において、上記第８の工程では、上記第２の埋
め込み用絶縁膜を上記エッチングストッパ膜が露出しか
つ上記第１の埋め込み用絶縁膜の残存部が露出しない位
置まで除去するとともに、上記第８の工程の後に、上記
素子形成領域における半導体基板上にゲート絶縁膜を堆
積する第９の工程と、上記ゲート絶縁膜の上に導電膜を
堆積する第１０の工程と、上記導電膜をパターニングし
て上記半導体素子のゲート電極を形成する第１１の工程
とをさらに備えている。

【００１９】この方法により、第９の工程で半導体素子
のゲート絶縁膜を形成する際に、第１の埋め込み用絶縁
膜の残存部が拡散防止用絶縁膜又は第２の埋め込み用絶
縁膜で覆われているので、フロー特性の良好な第１の埋
め込み絶縁膜中の不純物が上方に拡散して素子領域に侵
入するのを確実に防止できる。したがって、特性の良好
な半導体素子を搭載した半導体装置を形成することがで
きる。

【００２０】請求項３に記載されるように、請求項２に
おいて、上記第１の工程では、上記エッチングストッパ
膜を、窒化硅素膜，多結晶硅素膜及び非晶質硅素膜のう
ち少なくともいずれか１つで構成することが好ましい。

【００２１】請求項４に係る半導体装置の製造方法は、
請求項３において、上記第３の工程では、上記下敷き用
絶縁膜と上記第１の埋め込み用絶縁膜との厚みを合計し
た値が、上記溝の深さの値よりも大きくなるように上記
下敷き用絶縁膜及び上記第１の埋め込み用絶縁膜を堆積
する方法である。

【００２２】この方法により、第１０の工程において、
ゲート絶縁膜を形成する際に第１の埋め込み用絶縁膜の
残存部がゲート絶縁膜の上方に突出することがないの
で、確実に請求項３の作用効果を発揮することができ
る。

【００２３】請求項５に係る半導体装置の製造方法は、
請求項１において、上記第１の工程では、上記酸化硅素
膜を上記半導体素子のゲート酸化膜とし、上記エッチン
グストッパ膜を第１の導電膜で構成するとともに、上記
第８の工程の後に、上記第８の工程を経た基板の全面上
に第２の導電膜を堆積する第９の工程と、上記第１及び
第２の導電膜をパターニングして上記半導体素子のゲー
ト電極を形成する第１０の工程とをさらに備えている。

【００２４】この方法により、下敷き用絶縁膜や第１及
び第２の埋め込み用絶縁膜が形成される前からゲート絶
縁膜及びその上の第１の導電膜が形成されているので、
その後の工程で第１の埋め込み絶縁膜中の不純物が素子
領域内に侵入することがない。したがって、各膜の厚み
の自由度が拡大し、製造工程が容易に行なわれることに
なる。

【００２５】請求項６に記載されるように、請求項５に
おいて、上記第１の工程では、上記第１の導電膜を多結
晶硅素膜及び非晶質硅素膜のうち少なくともいずれか１
つで構成し、上記第９の工程では、上記第２の導電膜を
多結晶硅素膜，非晶質硅素膜，金属膜，金属化合物膜の
うちいずれか１つで構成することが好ましい。

【００２６】請求項７に係る半導体装置の製造方法は、
請求項１において、上記第６の工程では、上記第２のマ
スク部材を上記第１のマスク部材を形成するためのマス
クパターンを反転，縮小して自動的に生成する方法であ
る。

【００２７】この方法により、広幅の溝において適切な
位置に適切な大きさの平坦化凸部を形成することがで
き、広幅の溝における平坦性及び膜厚の均一性を良好に
維持することができる。

【００２８】請求項８に係る半導体装置の製造方法は、
請求項１において、上記第６の工程では、上記溝のうち
上記狭幅の溝を除く溝の両側面上に上記下敷き用絶縁膜
及び第１の埋め込み用絶縁膜で構成されるサイドウォー
ルを形成する方法である。

【００２９】この方法により、狭幅の溝を除く溝の底部
の傾きが緩やかになるので、第２の埋め込み用絶縁膜を
堆積する際に、狭幅の溝を除く溝における第２の埋め込
み用絶縁膜中のボイドの発生が確実に防止されることに
なる。

【００３０】請求項９に係る半導体装置の製造方法は、
請求項１において、上記第３及び第５の工程では、上記
第１の埋め込み用絶縁膜及び第２の絶縁膜の厚みを合計
した値が上記溝の深さと上記酸化硅素膜の厚みと上記エ
ッチングストッパ膜の厚みとを合計した値にほぼ等しく
なるように、上記第１の埋め込み用絶縁膜及び拡散防止
用絶縁膜を形成する方法である。

【００３１】この方法により、素子分離領域及び素子形
成領域に亘る基板全体の平坦性が向上する。

【００３２】請求項１０に係る半導体装置の製造方法
は、請求項１において、上記第３の工程では、上記第１
の埋め込み用絶縁膜としてＢＰＳＧ膜を形成する方法で
ある。

【００３３】この方法により、ＢＰＳＧ膜の低温での熱
処理における良好なフロー性を利用して、第１の埋め込
み用絶縁膜内におけるボイドを容易に消滅させることが
できる。

【００３４】請求項１１に係る半導体装置の製造方法
は、請求項１又は１０において、上記第４の工程では、
上記熱処理を上記第１の埋め込み用絶縁膜の表面の段差
形状が殆ど変らないような温度で行う方法である。

【００３５】この方法により、第１の埋め込み用絶縁膜
の表面形状が変わることで後の工程において平坦度維持
が困難化するのを有効に防止することができる。

【００３６】請求項１２に係る半導体装置の製造方法
は、請求項１０において、上記第３の工程では、上記Ｂ
ＰＳＧ膜中のＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度を１４〜
１９モル％とし、上記第４の工程では、８５０℃以下の
温度で熱処理を行う方法である。

【００３７】請求項１３に係る半導体装置の製造方法
は、請求項１０において、上記第３の工程では、上記Ｂ
ＰＳＧ膜中のＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度を１８〜
２６モル％とし、上記第４の工程では、８００℃以下の
温度で熱処理を行う方法である。

【００３８】請求項１２又は１３の方法により、ＢＰＳ
Ｇ膜を第１の埋め込み用絶縁膜として用いた場合に、ボ
イドの消滅させるための熱処理の際に第１の埋め込み絶
縁膜の表面段差形状を不変とすることができる。

【００３９】請求項１４に係る半導体装置の製造方法
は、請求項１又は１０において、上記３の工程を行う際
の上記狭幅の溝のアスペクト比を２〜３．５とする方法
である。

【００４０】この方法により、素子分離領域が微細化さ
れても、素子分離領域の厚みを十分厚く維持しながら、
アスペクト比の増大に伴って第１の埋め込み絶縁膜に発
生する確率が高くなるボイドを確実に消滅させることが
できる。

【００４１】請求項１５に係る半導体装置の製造方法
は、半導体基板上に、半導体素子と該半導体素子を分離
するため溝型素子分離とを有する半導体装置の製造方法
であって、半導体基板上に酸化硅素膜及びエッチングス
トッパ膜を順次形成する第１の工程と、素子形成領域を
覆う第１のマスク部材を用いて、上記エッチングストッ
パ膜、上記酸化硅素膜及び上記半導体基板を選択的に除
去して素子分離領域に溝を形成する第２の工程と、上記
第２の工程を経た基板の全面上に、不純物の上記半導体
基板内への拡散を阻止する機能を有する下敷き用絶縁膜
と、低温でフローする特性を有する埋め込み用絶縁膜と
を順次堆積する第３の工程と、上記埋め込み用絶縁膜の
表面の段差形状が殆ど変らない条件で熱処理を行って、
上記溝型素子分離における上記埋め込み用絶縁膜に生じ
たボイドを消滅させる第４の工程とを備えている。

【００４２】請求項１６に係る半導体装置の製造方法
は、請求項１５において、上記第３の工程では、上記埋
め込み用絶縁膜としてＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度
が１４〜１９モル％のＢＰＳＧ膜を堆積し、上記第４の
工程では、８５０℃以下の温度で熱処理を行う方法であ
る。

【００４３】請求項１７に係る半導体装置の製造方法
は、請求項１５において、上記第３の工程では、上記埋
め込み用絶縁膜としてＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度
が１８〜２６モル％のＢＰＳＧ膜を堆積し、上記第４の
工程では、８００℃以下の温度で熱処理を行う方法であ
る。

【００４４】請求項１５〜１７の方法により、溝型素子
分離構造を有する半導体装置の製造工程全般において、
溝をＢＰＳＧ膜等のフロー特性のよい埋め込み用絶縁膜
で埋め込むとともに、熱処理によって、埋め込み用絶縁
膜の表面段差形状を変えることなく埋め込み用絶縁膜膜
内に生じたボイドを消滅させることができる。したがっ
て、製造工程中における基板の平坦性の維持が容易とな
り、特性の良好なかつ信頼性の高い半導体装置を形成す
ることができる。

【００４５】請求項１８に係る半導体装置は、半導体基
板上に、半導体素子と、該半導体素子を分離するための
第１の溝型素子分離と、第２の溝型素子分離との少なく
とも２種類の溝型素子分離を有する半導体装置におい
て、上記第１の溝型素子分離は、広幅の溝の底部中央に
形成され、不純物の上記半導体基板への拡散を阻止する
機能を有する下敷き用絶縁膜と低温でフローする特性を
有する第１の埋め込み用絶縁膜と不純物の上方への拡散
を阻止する機能を有する拡散防止用絶縁膜とで構成され
た平坦化用凸部と、上記広幅の溝内のうち上記平坦化用
凸部が占める部分を除く部分を埋めて形成され不純物の
上方への拡散を防止する機能を有する第２の埋め込み用
絶縁膜とにより構成されており、上記第２の溝型素子分
離は、狭幅の溝の両側面の少なくとも一部と底面とを覆
う上記下敷き用絶縁膜と、上記狭幅の溝内の上記第１の
埋め込み用絶縁膜の上に堆積された上記第２の埋め込み
用絶縁膜とにより構成されており、上記半導体素子は、
上記各溝型素子分離の間の半導体基板の上に形成された
ゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲー
ト電極とを有する構成としたものである。

【００４６】この構成により、半導体装置の製造工程に
おいて、狭幅の溝において第１の埋め込み絶縁膜中のボ
イドが発生していても第１の埋め込み用絶縁膜が低温で
のフロー性を有しているので、容易にボイドを消滅させ
うる構造となる。したがって、素子分離領域の幅が縮小
されても、半導体装置の溝型素子分離における素子分離
機能を高く維持することができる。

【００４７】請求項１９に係る半導体装置は、請求項１
８において、上記半導体素子のゲート電極は、第１の導
電膜と第２の導電膜とにより構成されていて、上記第１
の導電膜と上記第２の埋め込み用絶縁膜との高さ位置が
ほぼ等しい構成としたものである。

【００４８】この構成により、半導体装置の素子分離領
域及び素子形成領域に亘る全体の平坦度が良好となる。

【００４９】請求項２０に係る半導体装置は、請求項１
８又は１９において、上記溝型素子分離のうち上記第２
の溝型素子分離を除く溝型素子分離は、溝の両側面上に
形成され、上記第１及び拡散防止用絶縁膜で構成される
サイドウォールをさらに備えている構成としたものであ
る。

【００５０】この構成により、第１の溝型素子分離にお
ける第２の埋め込み用絶縁膜の下地の傾斜が緩やかにな
るので、第２の埋め込み用絶縁膜内にボイドが発生する
のを抑制することができる。

【００５１】請求項２１に係る半導体装置は、請求項１
８において、上記第１及び第２の溝型素子分離におい
て、上記第１の埋め込み用絶縁膜は上記第２の埋め込み
用絶縁膜により完全に覆われている構成としたものであ
る。

【００５２】この構成により、フロー性のよい第１の埋
め込み用絶縁膜に含まれる不純物が、半導体装置の製造
工程で半導体素子のゲート絶縁膜に侵入しにくい構造と
なるので、半導体装置中の半導体素子の特性が良好とな
る。

【００５３】請求項２２に係る半導体装置は、請求項１
８又は１９において、上記第１の埋め込み用絶縁膜は、
ＢＰＳＧ膜により構成されている構成としたものであ
る。

【００５４】この構成により、フロー性の良好なＢＰＳ
Ｇ膜が第１の埋め込み用絶縁膜として使用されるので、
低温の熱処理によって容易にボイドを消滅させることが
できる構造となるので、高温の熱処理を行う際に生じる
半導体素子の特性の劣化を抑制することができる。

【００５５】請求項２３に係る半導体装置は、請求項２
２において、上記ＢＰＳＧ膜中のＰ2 Ｏ5 とＢ2 Ｏ3 の
合計の濃度は、１４〜２６モル％である構成としたもの
である。

【００５６】この構成により、半導体装置の製造工程に
おいて、熱処理温度を適宜選択すれば、第１の埋め込み
絶縁膜内のボイドを消滅させながら第１の埋め込み絶縁
膜の表面の段差形状を変えないようにできる構造とな
る。したがって、平坦度や膜厚の均一性のよい溝型素子
分離を有しかつ信頼性の高い半導体装置を構成すること
ができる。

【００５７】

【発明の実施の形態】

（第１の実施形態）図１（ａ）〜（ｅ）及び図２（ａ）
〜（ｄ）は、第１の実施形態における素子分離の形成工
程を示す断面図である。

【００５８】まず、図１（ａ）に示すように、半導体基
板１０を酸化して、半導体基板１０上に厚み２０ｎｍの
酸化硅素膜１１を形成した後、酸化硅素膜１１の上にエ
ッチングストッパ膜となる厚み１８０ｎｍの窒化硅素膜
１２を堆積する。その上に、素子分離領域Ｒtoに開口部
を有し、素子形成領域Ｒtrを覆うフォトレジスト膜４１
をフォトリソグラフィ工程により形成する。

【００５９】次に、図１（ｂ）に示すように、フォトレ
ジスト膜４１をマスクとしてドライエッチングを行い、
窒化硅素膜１２，酸化硅素膜１１及び半導体基板１０を
順次選択的に除去して、半導体基板１０に深さ５００ｎ
ｍの素子分離用の溝１０１を形成した後、フォトレジス
ト膜４１を除去する。このとき、半導体基板１０には、
狭幅の溝１０１ｘ、中間幅の溝１０ｙ，広幅の溝１０１
ｚというような例えば３種類の幅を有する溝が形成され
ている。ただし、実際には、これらの溝１０１ｘ〜１０
１ｙは３種類とは限らず、かつ３種類の幅の溝１０１ｘ
〜１０ｚが連続して形成されているとは限らない。

【００６０】その後、図１（ｃ）に示すように、ＣＶＤ
を行って、基板上に、半導体基板１１中への不純物の拡
散を阻止するための下敷き用絶縁膜である厚み５０ｎｍ
の酸化硅素膜２１を堆積し、さらに厚み３００ｎｍのＢ
ＰＳＧ膜２２を堆積する。なお、ＢＰＳＧ膜２２の膜厚
は、酸化硅素膜２１及びＢＰＳＧ膜２２の合計膜厚Ｔob
が溝１０１の深さＤptよりも小さくなるように設定す
る。その理由は、後にゲート酸化膜を形成する際にＢＰ
ＳＧ膜２２の表面が露出しているとＢＰＳＧ膜２２中の
不純物が上方に拡散するので、ゲート酸化膜を形成する
時点でＢＰＳＧ膜２２を露出させないようにするためで
ある。

【００６１】このとき、図１（ｃ）に示すように、ＢＰ
ＳＧ膜２２が堆積された時点では、狭幅の溝１０１ｘに
おけるＢＰＳＧ膜２２内にはボイド１０２が発生してい
るが、その後、熱処理することによりＢＰＳＧ膜２２中
のボイド１０２は消滅する。この熱処理の際、ＢＰＳＧ
膜２２を大きくフローしてしまうと下地の高低に応じて
ＢＰＳＧ膜２２の膜厚が変化するため、後の工程におけ
る平坦化を行うための処理例えば反転パターンを有する
フォトレジスト膜の形成等が円滑に行なえなくなる。そ
して、平坦化を行った後の段差のばらつきが発生し、歩
留りを大きく低下させる。そのため、この熱処理ではＢ
ＰＳＧ膜２２の表面モフォロジーがあまり変化しないよ
うに、ＢＰＳＧ膜２２中のボロン，リンの濃度及び熱処
理条件を設定する。以下、その方法について、以下に具
体的に説明するが、まず、ＢＰＳＧ膜の基本的なフロー
特性について説明する。

【００６２】ＢＰＳＧ膜２２のフロー特性は、一般に熱
処理条件（温度、時間、雰囲気）とＢＰＳＧ膜２２中の
不純物成分であるＰ2 Ｏ5 とＢ2 Ｏ3 の合計のモル濃度
（以下、トータル不純物濃度という）に依存する。図３
は、本発明の過程で行なった実験の結果得られたデータ
を示し、窒素雰囲気中での８５０℃，３０分の熱処理に
おけるＢＰＳＧ膜のフロー特性のＰ2 Ｏ5 とＢ2 Ｏ3 の
濃度との関係を示すマップである。図中、直線ｌA より
も上方の領域Ｚo1はトータル不純物濃度が１４モル％以
下の領域であり、直線ｌA と直線ｌB とに挟まれ多領域
Ｚo2はトータル不純物濃度が１４〜１９モル％の領域で
あり、直線ｌB よりも下方の領域Ｚo3はトータル不純物
濃度が１９モル％以上の領域である。図４（ａ）〜
（ｃ）は、それぞれ図３に示す各領域Ｚo1，Ｚo2，Ｚo3
におけるＢＰＳＧ膜２２のフロー特性を示す図である。
図４（ａ）に示すように、領域Ｚo1では、ＢＰＳＧ膜は
充分なフロー特性を示し、ＢＰＳＧ膜中のボイド１０２
が消滅するだけでなく、ＢＰＳＧ膜の表面モフォロジー
が変化する。このとき、フロー角θは、θ＜７０゜を満
たす値になる。図４（ｂ）に示すように、領域Ｚo2で
は、ＢＰＳＧ膜は若干流動性を示し、ＢＰＳＧ膜中のボ
イド１０２は消滅するが、ＢＰＳＧ膜の表面モフォロジ
ーはほとんど変化しない。このとき、フロー角θは、θ
≧７０゜を満たす値である。一方、図４（ｃ）に示すよ
うに、領域Ｚo3では、ＢＰＳＧ膜２２は流動性を示さ
ず、狭幅の溝１０１ｘにおけるＢＰＳＧ膜２２中のボイ
ド１０２は残存したままである。

【００６３】本実施形態では、図１（ｃ）に示す工程か
ら図１（ｄ）に示す工程に至る間に温度８５０℃の条件
で熱処理を行うが、図１（ｃ）に示す工程で堆積される
ＢＰＳＧ膜のトータル不純物濃度が領域Ｚo2の範囲にあ
るようにしておくことにより、ＢＰＳＧ膜の表面モフォ
ロジーをあまり変化させることなく、狭幅の溝１０１ｘ
におけるＢＰＳＧ膜中のボイド１０２を消滅させる。

【００６４】その後、図１（ｄ）に示すように、ＣＶＤ
法により、基板の全面上に拡散防止用絶縁膜としての厚
み３５０ｎｍの酸化硅素膜２３を堆積する。このとき、
酸化硅素膜２１、ＢＰＳＧ膜２２及び酸化硅素膜２３の
膜厚を合計した値Ｔobo は、半導体基板１０に形成され
ている段差の高さ、すなわち溝１０１の深さ、酸化硅素
膜１１の厚み及び窒化硅素膜１２の厚みを合計した値Ｈ
tosn（本実施形態では７００ｎｍ）に等しくなるように
形成されている。このように形成することにより、拡散
防止用絶縁膜（酸化硅素膜２３）の平坦化工程における
膜厚の均一性を確保でき、パターン依存性を最小限に抑
えることができる。次に、広幅の溝１０１ｚにおける酸
化硅素膜２３の凹部上のみを覆うフォトレジスト膜４２
を形成する。このフォトレジスト膜４２は、例えば図１
（ａ）に示す素子形成領域Ｒtrを覆うフォトレジスト膜
４１のマスクパターン（レチクル）から以下のようにし
て自動的に生成される。まず、フォトレジスト膜４１の
マスクパターンを反転させることで、素子分離領域Ｒto
を覆うフォトレジスト膜のパターンが得られる。その
後、このパターンを等方的に若干縮小させることによ
り、狭幅の溝１０１ｘや中間幅の溝１０１ｙを覆う部分
のないフォトレジスト膜のパターンが得られる。ただ
し、ＢＰＳＧ膜２２及び酸化硅素膜２３の合計膜厚に応
じてパターンの縮小率を決めておく。

【００６５】次に、図１（ｅ）に示すように、このフォ
トレジスト膜４２をマスクとして、異方性エッチングを
行って、素子形成領域Ｒtr上の窒化硅素膜１１が露出す
るまで酸化硅素膜２３、ＢＰＳＧ膜２２及び酸化硅素膜
２１を順次除去すると、狭幅の溝１０１ｘには埋め込み
層１０３ａが残存し、中間幅の溝１０１ｙや広幅の溝１
０１ｚの側面にはサイドウォール１０３ｂが残存し、広
幅の溝１０１ｚの中央には平坦化用凸部１０３ｃが残存
する。ただし、溝１０１ｙ，１０１ｚの側面の傾斜が緩
やかな場合には、サイドウォール１０３ｂは残存しなく
なるが、その場合には次の工程で第２の埋め込み用絶縁
膜を堆積する際にボイドが発生しにくいので、不具合は
生じない。

【００６６】次に、図２（ａ）に示すように、基板の全
面上に第２の埋め込み用絶縁膜である酸化硅素膜２４を
堆積した後、基板表面を平坦化するためのフォトレジス
ト膜４３を塗布する。

【００６７】その後、図２（ｂ）に示すように、エッチ
バック法により、フォトレジスト膜４３及び酸化硅素膜
２４を窒化硅素膜１２が露出しかつ半導体基板１０の表
面が露出しない位置まで除去する。つまり、酸化硅素膜
２４の上端面が、図２（ｂ）に示す範囲Ｈ１内にあれば
よい。

【００６８】その後、図２（ｃ）に示すように、窒化硅
素膜１２を除去し、さらに酸化硅素膜１１を除去するこ
とで、基板の表面がほぼ平坦になる。ただし、溝１０１
ｘ〜１０１ｚ上の酸化硅素膜２４が上方に多少突出して
いてもよい。また、ＣＭＰを行うことにより、図２
（ａ）に示す状態から図２（ｃ）に示す状態まで平坦化
するようにしてもよい。

【００６９】次に、図２（ｄ）に示すように、基板上
に、ゲート酸化膜１３及び多結晶硅素膜１４及びタング
ステンシリサイド膜１５を形成し、これをパターニング
してゲート電極を形成する。この工程において、上述の
ように、半導体基板１０上にゲート酸化膜を形成する際
には、半導体基板１０を構成するシリコンの表面部分を
熱酸化するが、図２（ｄ）に示すように、ＢＰＳＧ膜で
構成される埋め込み層１０３ａ，サイドウォール１０３
ｂ及び平坦化用凸部１０３ｃが酸化硅素膜２４によって
完全に覆われているので、ＢＰＳＧ膜中の不純物が上方
に拡散して素子領域内に入り込むのを確実に防止するこ
とができる。

【００７０】本実施形態によれば、トレンチ分離用の溝
を形成した後、狭幅の溝１０１ｘをボイドを残存させる
ことなくＢＰＳＧ膜で埋め込むと同時に、広幅の溝１０
１ｚに対しては平坦性及び膜厚均一性を損なうことのな
い埋め込み層を形成することができる。しかも、ゲート
酸化膜形成のための熱酸化工程で、ＢＰＳＧ膜の表面が
露出することはないので、ＢＰＳＧ膜から上方に拡散し
た不純物が素子領域内に侵入するのを有効に防止するこ
とができ、よって、特性の良好なＭＯＳトランジスタを
形成することができる。

【００７１】尚、本実施形態では酸化硅素膜１１を半導
体基板の熱酸化により形成したが、ＣＶＤやスパッタリ
ングにより形成してもよい。また、窒化硅素膜１２の代
りに、多結晶硅素膜や非晶質硅素膜を用いてもよい。さ
らに、下敷き用絶縁膜としてＣＶＤによる酸化硅素膜２
１を用いたが、酸化硅素膜２１の堆積前に半導体基板の
熱酸化による酸化硅素膜を形成してもよい。特に、エッ
チングストッパ膜として多結晶硅素膜又は非晶質硅素膜
を用いた場合は、半導体基板の熱酸化時に多結晶または
非晶質硅素膜も同時に酸化されるため、下敷き用絶縁膜
としての酸化硅素膜２１をＣＶＤにより堆積する必要は
ない。

【００７２】（第２の実施形態）次に、第２の実施形態
について説明する。図５（ａ）〜（ｅ）及び図６（ａ）
〜（ｃ）は、第２の実施形態における素子分離の形成工
程を示す断面図である。

【００７３】まず、図５（ａ）に示すように、半導体基
板１０を酸化して、半導体基板１０上に厚み１０ｎｍの
ゲート酸化膜１３を形成した後、第１の導電層である厚
み１９０ｎｍの多結晶硅素膜１４を形成する。この多結
晶硅素膜１４の上に素子形成領域Ｒtrを覆うフォトレジ
スト膜４１をフォトリソグラフィにより形成する。

【００７４】次に、図５（ｂ）に示すように、フォトレ
ジスト膜４１をマスクとしてドライエッチングを行っ
て、多結晶硅素膜１４、ゲート酸化膜１３及び半導体基
板１０を順次選択的に除去して半導体基板１０に深さ５
００ｎｍの素子分離用の溝１０１を形成した後、フォト
レジスト膜４１を除去する。このとき、半導体基板１０
には、狭幅の溝１０１ｘ、中間幅の溝１０１ｙ，広幅の
溝１０１ｚというような例えば３種類の幅を有する溝が
形成されている。

【００７５】その後、図５（ｂ）に示すように、ＣＶＤ
を行って、基板の全面上に下敷き用絶縁膜として厚み５
０ｎｍの酸化硅素膜２１を堆積し、更に４５０ｎｍのＢ
ＰＳＧ膜２２を堆積する。尚、本実施形態では既にゲー
ト酸化膜の形成とゲート電極となる多結晶硅素膜１４の
形成工程を終了しているので、後の工程におけるＢＰＳ
Ｇ膜内の不純物の上方への拡散を考慮する必要はない。
したがって、ＢＰＳＧ膜２２を形成するに際し、酸化硅
素膜２１及びＢＰＳＧ膜２２の合計膜厚が溝１０１の深
さよりも小さくなるように制限を加える必要はない。

【００７６】本実施形態においても、ＢＰＳＧ膜２２を
堆積した時点では、狭幅の溝１０１ｘにはボイド１０２
が発生している。しかし、ＢＰＳＧ膜２２中のボロン、
リンの濃度及び熱処理条件を第１の実施形態と同様に設
定することにより、ＢＰＳＧ膜２２の表面モフォロジー
があまり変化せずに、狭幅の溝１０１ｘにおけるＢＰＳ
Ｇ膜２２中のボイド１０２を消滅させることができる。

【００７７】その後、図５（ｄ）に示すように、ＣＶＤ
を行って、基板の全面上に拡散防止用絶縁膜としての厚
み２００ｎｍの酸化硅素膜２３を堆積する。ここで、酸
化硅素膜２１、ＢＰＳＧ膜２２及び酸化硅素膜２３の膜
厚を合計した値Ｔobo は、第１の実施形態と同様に、半
導体基板１０に形成されている段差の高さ、即ち溝１０
１の深さ、酸化硅素膜１１の厚み及び窒化硅素膜１２の
厚みを合計した値Ｈtosn（本実施形態では７００ｎｍ）
に等しくなるように形成されている。このように形成す
ることにより、拡散防止用絶縁膜（酸化硅素膜２３）の
平坦化工程における膜厚の均一性を確保でき、パターン
依存性を最小限に抑えることができる。次に、上記第１
の実施形態と同様に、広幅の溝１０１ｚにおいて形成さ
れる酸化硅素膜２３の凹部上のみを覆うフォトレジスト
膜４２を形成する。このフォトレジスト膜４２は、図５
（ａ）に示すフォトレジスト膜４１のマスクパターンの
反転マスクをさらに縮小したものを用いて形成されるも
のである。

【００７８】次に、図５（ｅ）に示すように、このフォ
トレジスト膜４２をマスクとして、異方性エッチングを
行って、素子形成領域上の多結晶硅素膜１４が露出する
まで酸化硅素膜２３、ＢＰＳＧ膜２２及び酸化硅素膜２
１を順次除去すると、狭幅の溝１０１ｘには埋め込み層
１０３ａが残存し、中間幅の溝１０１ｙや広幅の溝１０
１ｚの両側面上にはサイドウォール１０３ｂが残存し、
広幅の溝１０１ｚの中央には平坦化用凸部１０３ｃが残
存する。ただし、溝１０１ｙ，１０１ｚの側面の傾斜が
緩やかな場合には、サイドウォール１０３ｂは残存しな
くなるが、その場合には、次の工程で第２の埋め込み用
絶縁膜を堆積する際にボイドが発生しにくいので、不具
合は生じない。

【００７９】次に、図６（ａ）に示すように、基板の全
面上に第２の埋め込み用絶縁膜である酸化硅素膜２４を
堆積した後、基板表面を平坦化するためのフォトレジス
ト膜４３を塗布する。

【００８０】その後、図６（ｂ）に示すように、エッチ
バック法により、フォトレジスト膜４３及び酸化硅素膜
２４を多結晶硅素膜１４の表面が完全に露出する直後ま
で除去する。

【００８１】その後、図６（ｃ）に示すように、基板の
全面上に第２の導電層としてのタングステンシリサイド
膜１５を堆積し、これをパターニングする。このタング
ステンシリサイド膜１５と、すでに形成されている多結
晶硅素膜１４とによりゲート電極を構成する。

【００８２】本実施形態によっても、上記第１の実施形
態と同様にトレンチ分離用の溝を形成した後、幅の狭い
溝をボイドを生じることなく埋め込むと同時に、幅の広
い溝に対しては平坦性及び膜厚均一性を損なうことのな
い埋め込み層を形成することができる。

【００８３】また本実施形態によれば、ＢＰＳＧ膜２２
を堆積する前に既にゲート酸化膜１３を形成しており、
かつＢＰＳＧ膜２２を堆積する時点で多結晶硅素膜１４
及び酸化硅素膜２１によりゲート酸化膜及びトランジス
タのチャネル部分が保護されているため、ＢＰＳＧ膜か
らの不純物の混入によるデバイス特性の変動を確実に排
除することができる。

【００８４】本実施形態によれば、上記第１の実施形態
と同様に、トレンチ分離用の溝を形成した後、狭幅の溝
１０１ｘをボイドを残存させることなくＢＰＳＧ膜で埋
め込むと同時に、広幅の溝１０１ｚに対しては平坦性及
び膜厚均一性を損なうことのない埋め込み層を形成する
ことができる。特に、第１の実施形態と比べて、ＢＰＳ
Ｇ膜を堆積する前に、ゲート酸化膜及びゲート電極用多
結晶硅素膜を形成しているので、各膜の厚みの関係を考
慮しなくてもＢＰＳＧ膜からゲート酸化膜への不純物の
侵入を確実に防止することができる利点がある。

【００８５】なお、本実施形態では、ゲート電極を構成
する第１の導電層として多結晶硅素膜を用いたが、非晶
質硅素膜を用いてもよい。また、ゲート電極を構成する
第２の導電層としてタングステンシリサイド膜を用いた
が、多結晶硅素膜、非晶質硅素膜、他の金属、金属化合
物のいずれかもしくはそれらの積層構造であってもよ
い。また、下敷き用絶縁膜としてＣＶＤ法による酸化硅
素膜２１を用いたが、酸化硅素膜２１の堆積前に半導体
基板の熱酸化による酸化硅素膜を形成するか、または熱
酸化による酸化硅素膜のみでもよい。

【００８６】また、第２の埋め込み用絶縁膜２４を平坦
化する工程ではレジストエッチバック法を用いたが、Ｃ
ＭＰ（ケミカルメカニカルポリッシング）法による平坦
化を行ってもかまわない。

【００８７】なお、上記第１，第２の実施形態において
ＢＰＳＧ膜の熱処理を８５０℃で行ったが、熱処理温度
を８００℃以下に下げることもできる。その場合、８５
０℃の場合の領域Ｚo2に相当するトータル不純物濃度は
１８〜２６モル％であるので、トータル不純物濃度をこ
の範囲に設定することにより、８００℃で熱処理を行っ
て、ＢＰＳＧ膜の表面モフォロジーをあまり変化させる
ことなく、狭幅の溝におけるＢＰＳＧ膜中のボイドを消
滅させることができる。

【００８８】なお、上記第１，第２の実施形態では、図
中に各溝にテーパをつけた形状を示したが、素子分離領
域が微細化されるにつれて、溝の底部の幅を十分大きく
確保する必要が生じるので、溝の側面をほぼ垂直にする
ほうが好ましい。その際には、特にＢＰＳＧ膜内にボイ
ドが発生しやすくなるが、上記各実施形態では、斯かる
場合にもボイドを確実に消滅させることができる。

【００８９】（第３の実施形態）次に、第３の実施形態
について説明する。図７（ａ）〜（ｆ）は、第３の実施
形態に係る半導体装置の製造工程を示す断面図である。

【００９０】まず、図７（ａ）に示す工程では、上記第
１の実施形態と同様に、図１（ａ）〜（ｃ）に示す工程
を実施する。まず、半導体基板１０の上に酸化硅素膜１
１（厚み１０〜２０ｎｍ程度）及びエッチングストッパ
膜である多結晶硅素膜２２（厚み１００〜３００ｎｍ程
度）を堆積した後、多結晶硅素膜２２の上に、素子分離
領域Ｒtoを開口しかつ素子形成領域Ｒtrを覆うフォトレ
ジスト膜（図１（ａ）に示すフォトレジスト膜４１に相
当するもの）を形成する。そして、上記フォトレジスト
膜をマスクとしてエッチングを行い、多結晶硅素膜２２
及び酸化硅素膜１１を除去した後、さらに半導体基板１
０を堀込んで、所定深さ（約５００ｎｍ）の溝１０１を
形成する。このとき、半導体基板１０の表面と溝１０１
の側面との間の角度θは９０゜付近（８０〜１００゜程
度の範囲）であるが、必ずしもこれに限定されるもので
はない。本実施形態では、図７（ａ）〜（ｆ）に３つの
狭幅の溝１０１ｘと広幅の溝１０１ｚとが示されてお
り、中間幅の溝は示されていないが、半導体基板１０の
他の部位には、多種の中間幅の溝が存在していてもよ
い。

【００９１】そして、溝１０１が形成された状態で、基
板上に下敷き用絶縁膜である酸化硅素膜２１（ＨＴＯ
膜）を形成し、さらに、この上にＢＰＳＧ膜２２を溝部
１０１の深さ寸法の１／２よりも大寸法の厚み（例えば
３００〜５００ｎｍ程度）で堆積する。このＢＰＳＧ膜
２２は、例えばシラン系ＢＰＳＧ膜，ＴＥＯＳ系ＢＰＳ
Ｇ膜等のフロー性を有する膜である。このＢＰＳＧ膜２
２中のＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度は、１４〜１９
モル％の範囲である。ただし、ＢＰＳＧ膜２２中のＰ2
Ｏ5 とＢ2 Ｏ3 の合計の濃度を１８〜２６モル％として
もよい。

【００９２】このとき、図１（ｃ）に示すと同様に、幅
の狭い素子分離領域Ｒtoにおいて、狭幅の溝１０１ｘの
アスペクト比が高いので、ＢＰＳＧ膜２２中にボイド１
０２が発生する確率が極めて高い。

【００９３】次に、図７（ｂ）に示すように、上記第１
の実施形態で説明したように、ボイド１０２を消滅さ
せ、かつＢＰＳＧ膜の表面モフォロジーを変化させない
条件で、ＢＰＳＧ膜２２の熱処理を行う。例えば８５０
℃の熱処理により、ＢＰＳＧ膜２２のフローを行い、ボ
イド１０２を消滅させる。ＢＰＳＧ膜２２中のＰ2 Ｏ5
とＢ2 Ｏ3 の合計の濃度が１４〜１９モル％のときに
は、８５０℃以下の温度で熱処理を行う。また、ＢＰＳ
Ｇ膜中のＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度を１８〜２６
モル％のときには、８００℃以下の温度で熱処理を行
う。

【００９４】次に、図７（ｃ）に示すように、ＢＰＳＧ
膜２２をエッチバックし、狭幅の溝１０１ｘの底部付近
に埋め込み層２２ａを残して、素子形成領域Ｒtr内のＢ
ＰＳＧ膜２２を完全に除去する。

【００９５】次に、図７（ｄ）に示すように、基板の全
面上に溝１０１の深さ寸法よりも大寸法の厚み（例えば
８００〜１０００ｎｍ程度）を有する第２の埋め込み用
絶縁膜である酸化硅素膜２４を堆積し、溝１０１を酸化
硅素膜２４で埋める。この酸化硅素膜２４は、ＢＰＳＧ
膜２２中の不純物が上方に拡散するのを阻止する機能を
有していればよい。このとき、狭幅の溝１０１ｘの底部
に埋め込み層２２ａが形成されているので、溝１０１ｘ
のアスペクト比が小さくなったのと同じ効果が生じ、酸
化硅素膜２４中にはボイドは発生しない。

【００９６】その後、図７（ｅ）に示す工程で、図示し
ないが、酸化硅素膜２４の上にフォトレジスト膜を堆積
して、レジストエッチバック法による平坦化を行う。こ
の状態で、各溝１０１は、角膜の残存部２１ａ，２２
ａ，２４ａによって埋め込まれる。

【００９７】さらに、図７（ｆ）に示すように、上記第
１の実施形態における図２（ｂ）に示す工程と同じ処理
を行う。ただし、本実施形態では、広幅の溝１０１ｚに
平坦化用凸部は形成されない。さらにその後、上記第１
の実施形態における図２（ｄ）に示す工程と同じ処理を
行って、素子形成領域ＲtrにＭＯＳトランジスタのゲー
ト酸化膜，ゲート電極等を形成する。

【００９８】本実施形態では、図７（ｄ）に示す工程で
溝１０１内に酸化硅素膜２４が堆積される際に、狭幅の
溝１０１ｘ内に埋め込み層２２ａが形成されているため
に、溝部１０１ｘのアスペクト比が小さくなったのと同
じ効果が得られる。すなわち、シャドウィング効果によ
るボイドの発生を招くことがない。特に、溝１０１ｘ自
体の形状は、その側面と基板表面との間の角度がほぼ９
０゜に近くなるように、つまりテーパを持たないか、テ
ーパを持っても極めて小さくできるので、狭幅の溝１０
１ｘの底部の幅寸法は上部の幅寸法とそれほど変わらな
い。すなわち、高集積化された半導体装置においても、
良好な素子分離機能を確保しながら、半導体装置の信頼
性の劣化を有効に防止することができる。

【００９９】上記第１〜第３の実施形態において、溝を
埋め込むために用いる第１の埋め込み用絶縁膜として
は、ＢＰＳＧ膜だけでなく、ＰＳＧ膜，ＢＳＧ膜，ヒ素
含有酸化硅素膜等でもよく、また、酸化硅素膜を堆積し
てから不純物イオンの注入を行うことでフロー性を与え
てもよい。さらに、フッ素を含有したＢＰＳＧ膜等を用
いることも可能である。

【０１００】

【発明の効果】請求項１〜１４によれば、溝型素子分離
を有する半導体装置の製造方法として、半導体基板に形
成された素子分離領域において、狭幅の溝と広幅の溝と
に下敷き用絶縁膜とフロー性のよい第１の埋め込み用絶
縁膜とを堆積し、狭幅の溝では熱処理を行ってボイドを
消滅させた後第２の埋め込み用絶縁膜と共に埋め込む一
方、広幅の溝では中央部に平坦化用凸部を形成した後第
２の埋め込み用絶縁膜と共に埋め込んで全体を平坦化
し、素子形成領域にはゲート絶縁膜とゲート電極とを形
成して半導体素子を形成するようにしたので、半導体装
置の特性を損ねることなく、かつ半導体素子狭幅の溝に
おけるボイドを残存させることなく、広幅の溝における
平坦性と膜厚の均一性とを高く維持することができ、よ
って、高集積化された半導体装置の信頼性の向上を図る
ことができる。

【０１０１】請求項１５〜１７によれば、溝型素子分離
構造を有する半導体装置の製造方法として、溝に埋め込
まれたフロー性の埋め込み用絶縁膜の表面の段差形状を
変えることなく、ボイドを消滅させる条件で熱処理を行
うようにしたので、高集積化された半導体装置の製造工
程における基板の平坦性の維持の容易化を図ることがで
きる。

【０１０２】請求項１８〜２３によれば、溝型素子分離
構造を有する半導体装置の構造として、素子分離領域に
おいて、狭幅の溝はフロー特性のよい埋め込み用絶縁膜
とで埋め込む一方、広幅の溝の中央部には平坦化用凸部
を設けるようにしたので、狭幅の溝に発生する埋め込み
用絶縁膜中のボイドのない、かつ広幅の溝における平坦
性と膜厚の均一性のよい素子分離を得ることができ、よ
って、集積度の高い，かつ信頼性の高い半導体装置の提
供を図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態の素子分離の形成工程のうちＢ
ＰＳＧ膜のドライエッチング工程が終了するまでの工程
を示す断面図である。

【図２】第１の実施形態の素子分離の形成工程のうちＢ
ＰＳＧ膜のドライエッチング工程が終了した後ゲート電
極を形成するまでの工程を示す断面図である。

【図３】第１、第２の実施形態における各不純物の濃度
とＢＰＳＧ膜のフロー特性との関係を示すマップ図であ
る。

【図４】図３のマップ中の各領域に相当する不純物濃度
を有するＢＰＳＧ膜のフロー後の形状を示す断面図であ
る。

【図５】第２の実施形態の素子分離の形成工程のうちＢ
ＰＳＧ膜のドライエッチング工程が終了するまでの工程
を示す断面図である。

【図６】第２の実施形態の素子分離の形成工程のうちＢ
ＰＳＧ膜のドライエッチング工程が終了した後ゲート電
極を形成するまでの工程を示す断面図である。

【図７】第３の実施形態における素子分離の形成工程を
示す断面図である。

【図８】従来の素子分離の形成工程を示す断面図であ
る。

【符号の説明】

１０ 半導体基板 １１ 酸化硅素膜 １２ 窒化硅素膜（エッチングストッパ膜） １３ ゲート酸化膜（ゲート絶縁膜） １４ 多結晶硅素膜 １５ タングステンシリサイド膜 ２１ 酸化硅素膜（下敷き用絶縁膜） ２２ ＢＰＳＧ膜（第１の埋め込み用絶縁膜） ２３ 酸化硅素膜（拡散防止用絶縁膜） ２４ 酸化硅素膜（第２の埋め込み用絶縁膜） ４１〜４３ フォトレジスト膜 １０１ 溝 １０２ ボイド １０３ａ 埋め込み層 １０３ｂ サイドウォール １０３ｃ 平坦化用凸部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 瀬川 瑞樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 荒井 雅利 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上田 聡 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (23)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、半導体素子と該半導体
   素子を分離するための溝型素子分離とを有する半導体装
   置の製造方法であって、 上記半導体基板上に酸化硅素膜及びエッチングストッパ
   膜を順次形成する第１の工程と、 上記半導体素子の形成領域を覆い上記溝型素子分離の形
   成領域を開口した第１のマスク部材を用いて、上記エッ
   チングストッパ膜、上記酸化硅素膜及び上記半導体基板
   を選択的に除去して、上記溝型素子分離の形成領域に少
   なくとも広幅の溝と狭幅の溝との２種類の溝を形成する
   第２の工程と、 上記第２の工程を経た基板の全面上に、不純物の上記半
   導体基板内への拡散を阻止する機能を有する下敷き用絶
   縁膜と、低温でフローする特性を有する第１の埋め込み
   用絶縁膜とを順次堆積する第３の工程と、 上記狭幅の溝における第１の埋め込み用絶縁膜中のボイ
   ドを消滅させるように熱処理を行う第４の工程と、 上記第４の工程を経た基板の全面上に、不純物の上方へ
   の拡散を阻止する機能を有する拡散防止用絶縁膜を堆積
   する第５の工程と、 上記拡散防止用絶縁膜の上記広幅の溝の中央部に位置す
   る部分に生じた凹部を覆う第２のマスク部材を用いて異
   方性エッチングを行い、上記拡散防止用絶縁膜、上記第
   １の埋め込み用絶縁膜及び上記下敷き用絶縁膜を順次除
   去して、上記溝のうち狭幅の溝に上記下敷き用絶縁膜及
   び上記第１の埋め込み用絶縁膜で構成される埋め込み層
   を残存させる一方、上記広幅の溝の中央部に上記下敷き
   用絶縁膜，上記第１の埋め込み用絶縁膜及び上記拡散防
   止用絶縁膜で構成される平坦化用凸部を残存させる第６
   の工程と、 上記第６の工程を経た基板の全面上に、不純物の上方へ
   の拡散を阻止する機能を有する第２の埋め込み用絶縁膜
   を堆積する第７の工程と、 上記第２の埋め込み用絶縁膜を、少なくとも上記エッチ
   ングストッパ膜が露出する位置まで除去する第８の工程
   とを備えていることを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第８の工程では、上記第２の埋め込み用絶縁膜を、
   上記エッチングストッパ膜が露出しかつ上記第１の埋め
   込み用絶縁膜の残存部が露出しない位置まで除去すると
   ともに、 上記第８の工程の後に、 上記素子形成領域における半導体基板上にゲート絶縁膜
   を形成する第９の工程と、 上記ゲート絶縁膜の上に導電膜を堆積する第１０の工程
   と、 上記導電膜をパターニングして上記半導体素子のゲート
   電極を形成する第１１の工程とをさらに備えていること
   を特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 上記第１の工程では、上記エッチングストッパ膜を、窒
   化硅素膜，多結晶硅素膜及び非晶質硅素膜のうち少なく
   ともいずれか１つで構成することを特徴とする半導体装
   置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 上記第３の工程では、上記下敷き用絶縁膜と上記第１の
   埋め込み用絶縁膜との厚みを合計した値が、上記溝の深
   さの値よりも大きくなるように上記下敷き用絶縁膜及び
   上記第１の埋め込み用絶縁膜を堆積することを特徴とす
   る半導体装置の製造方法。
5. 【請求項５】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第１の工程では、上記酸化硅素膜を上記半導体素子
   のゲート酸化膜とし、上記エッチングストッパ膜を第１
   の導電膜で構成するとともに、 上記第８の工程の後に、 上記第８の工程を経た基板の全面上に、第２の導電膜を
   堆積する第９の工程と、 上記第１及び第２の導電膜をパターニングして上記半導
   体素子のゲート電極を形成する第１０の工程とをさらに
   備えていることを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 上記第１の工程では、上記第１の導電膜を多結晶硅素膜
   及び非晶質硅素膜のうち少なくともいずれか１つで構成
   し、 上記第９の工程では、上記第２の導電膜を多結晶硅素
   膜，非晶質硅素膜，金属膜，金属化合物膜のうちいずれ
   か１つで構成することを特徴とする半導体装置の製造方
   法。
7. 【請求項７】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第６の工程では、上記第２のマスク部材は上記第１
   のマスク部材を形成するためのマスクパターンを反転，
   縮小して自動的に生成されることを特徴とする半導体装
   置の製造方法。
8. 【請求項８】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第６の工程では、上記溝のうち上記狭幅の溝を除く
   溝の両側面上に上記下敷き用絶縁膜及び第１の埋め込み
   用絶縁膜で構成されるサイドウォールを形成することを
   特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第３及び第５の工程では、上記第１の埋め込み用絶
   縁膜及び拡散防止用絶縁膜の厚みを合計した値が上記溝
   の深さと上記酸化硅素膜の厚みと上記エッチングストッ
   パ膜の厚みとを合計した値にほぼ等しくなるように、上
   記第１の埋め込み用絶縁膜及び拡散防止用絶縁膜を形成
   することを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項１記載の半導体装置の製造方法
    において、 上記第３の工程では、上記第１の埋め込み用絶縁膜とし
    てＢＰＳＧ膜を形成することを特徴とする半導体装置の
    製造方法。
11. 【請求項１１】 請求項１又は１０記載の半導体装置の
    製造方法において、 上記第４の工程では、上記熱処理を上記第１の埋め込み
    用絶縁膜の表面の段差形状が殆ど変らないような温度で
    行うことを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項１０記載の半導体装置の製造方
    法において、 上記第３の工程では、上記ＢＰＳＧ膜中のＰ2 Ｏ5 とＢ
    2 Ｏ3 の合計の濃度を１４〜１９モル％とし、 上記第４の工程では、８５０℃以下の温度で熱処理を行
    うことを特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項１０記載の半導体装置の製造方
    法において、 上記第３の工程では、上記ＢＰＳＧ膜中のＰ2 Ｏ5 とＢ
    2 Ｏ3 の合計の濃度を１８〜２６モル％とし、 上記第４の工程では、８００℃以下の温度で熱処理を行
    うことを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１又は１０記載の半導体装置の
    製造方法において、 上記３の工程を行う際の上記狭幅の溝のアスペクト比は
    ２〜３．５であることを特徴とする半導体装置の製造方
    法。
15. 【請求項１５】 半導体基板上に、半導体素子と該半導
    体素子を分離するため溝型素子分離とを有する半導体装
    置の製造方法であって、 半導体基板上に酸化硅素膜及びエッチングストッパ膜を
    順次形成する第１の工程と、 素子形成領域を覆う第１のマスク部材を用いて、上記エ
    ッチングストッパ膜、上記酸化硅素膜及び上記半導体基
    板を選択的に除去して素子分離領域に溝を形成する第２
    の工程と、 上記第２の工程を経た基板の全面上に、不純物の上記半
    導体基板内への拡散を阻止する機能を有する下敷き用絶
    縁膜と、低温でフローする特性を有する埋め込み用絶縁
    膜とを順次堆積する第３の工程と、 上記埋め込み用絶縁膜の表面の段差形状が殆ど変らない
    条件で熱処理を行って、上記溝型素子分離における上記
    埋め込み用絶縁膜に生じたボイドを消滅させる第４の工
    程とを備えていることを特徴とする半導体装置の製造方
    法。
16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法において、 上記第３の工程では、上記埋め込み用絶縁膜として、Ｐ
    2 Ｏ5 とＢ2 Ｏ3 の合計の濃度が１４〜１９モル％のＢ
    ＰＳＧ膜を堆積し、 上記第４の工程では、８５０℃以下の温度で熱処理を行
    うことを特徴とする半導体装置の製造方法。
17. 【請求項１７】 請求項１５記載の半導体装置の製造方
    法において、 上記第３の工程では、上記埋め込み用絶縁膜として、Ｐ
    2 Ｏ5 とＢ2 Ｏ3 の合計の濃度が１８〜２６モル％のＢ
    ＰＳＧ膜を堆積し、 上記第４の工程では、８００℃以下の温度で熱処理を行
    うことを特徴とする半導体装置の製造方法。
18. 【請求項１８】 半導体基板上に、半導体素子と、該半
    導体素子を分離するための第１の溝型素子分離と、第２
    の溝型素子分離との少なくとも２種類の溝型素子分離を
    有する半導体装置において、 上記第１の溝型素子分離は、 広幅の溝の底部中央に形成され、不純物の上記半導体基
    板への拡散を阻止する機能を有する下敷き用絶縁膜と不
    純物を含み低温でフローする特性を有する第１の埋め込
    み用絶縁膜と不純物の上方への拡散を阻止する機能を有
    する拡散防止用絶縁膜とで構成された平坦化用凸部と、 上記広幅の溝内のうち上記平坦化用凸部が占める部分を
    除く部分を埋めて形成された第２の埋め込み用絶縁膜と
    により構成されており、 上記第２の溝型素子分離は、 狭幅の溝の両側面の少なくとも一部と底面とを覆う上記
    下敷き用絶縁膜と、 上記狭幅の溝内の上記第１の埋め込み用絶縁膜の上に堆
    積された上記第２の埋め込み用絶縁膜とにより構成され
    ており、 上記半導体素子は、 上記各溝型素子分離の間の半導体基板の上に形成された
    ゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲー
    ト電極とを有することを特徴とする半導体装置。
19. 【請求項１９】 請求項１８記載の半導体装置におい
    て、 上記半導体素子のゲート電極は、第１の導電膜と第２の
    導電膜とにより構成されていて、 上記第１の導電膜と上記第２の埋め込み用絶縁膜との高
    さ位置がほぼ等しいことを特徴とする半導体装置。
20. 【請求項２０】 請求項１８又は１９記載の半導体装置
    において、 上記溝型素子分離のうち上記第２の溝型素子分離を除く
    溝型素子分離は、溝の両側面上に形成され、上記第１及
    び拡散防止用絶縁膜で構成されるサイドウォールをさら
    に備えていることを特徴とする半導体装置の製造方法。
21. 【請求項２１】 請求項１８記載の半導体装置におい
    て、 上記第１及び第２の溝型素子分離において、上記第１の
    埋め込み用絶縁膜は上記第２の埋め込み用絶縁膜により
    完全に覆われていることを特徴とする半導体装置。
22. 【請求項２２】 請求項１８又は１９記載の半導体装置
    において、 上記第１の埋め込み用絶縁膜は、ＢＰＳＧ膜により構成
    されていることを特徴とする半導体装置。
23. 【請求項２３】 請求項２２記載の半導体装置におい
    て、 上記ＢＰＳＧ膜中のＰ2 Ｏ5 とＢ2 Ｏ3 の合計の濃度
    は、１４〜２６モル％であることを特徴とする半導体装
    置。