JPH03295276A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH03295276A JPH03295276A JP2408918A JP40891890A JPH03295276A JP H03295276 A JPH03295276 A JP H03295276A JP 2408918 A JP2408918 A JP 2408918A JP 40891890 A JP40891890 A JP 40891890A JP H03295276 A JPH03295276 A JP H03295276A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- bpsg
- gate insulating
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 19
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052796 boron Inorganic materials 0.000 claims abstract description 14
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 14
- 239000011574 phosphorus Substances 0.000 claims abstract description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 abstract description 18
- 229920005591 polysilicon Polymers 0.000 abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 229910052681 coesite Inorganic materials 0.000 abstract description 11
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 11
- 229910052682 stishovite Inorganic materials 0.000 abstract description 11
- 229910052905 tridymite Inorganic materials 0.000 abstract description 11
- 239000000377 silicon dioxide Substances 0.000 abstract description 10
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000001459 lithography Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 241000282326 Felis catus Species 0.000 description 1
- 101150012394 PHO5 gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000010425 asbestos Substances 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 229910052895 riebeckite Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、半導体装置の製造方法に関し、特に浮遊ゲー
ト型のＦＲＯＭ（プログラマブル・リード・オンリー・
メモリ：書き替え可能な読み出し専用記憶素子）を記憶
素子として有する不揮発性半導体メモリの製造方法に関
する。 ［０００２］
ト型のＦＲＯＭ（プログラマブル・リード・オンリー・
メモリ：書き替え可能な読み出し専用記憶素子）を記憶
素子として有する不揮発性半導体メモリの製造方法に関
する。 ［０００２］
この種の半導体メモリにおける記憶素子相互間の絶縁分
離としては、選択酸化膜がよく用いられているカミこの
選択酸化膜のいわゆるバーズビークのために、記憶素子
の微細化・高密度化が制限されている。 ［０００３］ そこで記憶素子相互間の分離を溝掘り構造を用いて行う
ことが提案されている（Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｔｅｃｈｎｉ
ｃａｔ ｄｉｇｅｓｔ、１９８６．ｐｐ８７−８８．
に、５ｅｋｉｙａ ｅｔａｌ、”Ｔｒｅｎｃｈ Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ ＥＰＲＯＭ Ｔｅｃｈｎ
。 １ｏｇｙ”）。ここで提案された溝分離による浮遊ゲー
ト型のＦＲＯＭの製造方法を図９を用いて説明する。 ［０００４］ まず図９（ａ）のように、高不純物濃度Ｐウェル２が形
成されたＰ型（１００）シリコンウェハ１の表面に、厚
さ３５０オングストロームの第１ゲー）ＳｉＯ２膜３．
厚ｇ２０００オングストロームの浮遊ゲートとしてのポ
リシリコン膜４マスク材としてのマスクＳｉＯ２膜５お
よび厚さ４０００オングストロームのスペーサポリシリ
コン膜６が形成される。この分離領域上の多層膜は、パ
ターン化され、そして０．９ミクロン幅で０．４ミクロ
ンの深さの溝（トレンチ、ｔｒｅｎｃｈｅｓ）８Ａ、８
ＢがＰ型シリコンウェハ１上に反応性イオンエツチング
（ＲＩＥ）でエツチングされる。このエツチングの後、
チャンネルストップボロンをこの溝８Ａ、８Ｂへイオン
注入する。 ［０００５］ 次に図９（ｂ）のように、溝８Ａ、８Ｂを含む全表面に
熱酸化による熱酸化ＳｉＯ膜７が形成され、その後厚い
ＣＶ Ｄ Ｓ １０２膜９が溝８Ａ、８Ｂを満たすよう
に形成される。 ［０００６］ 次に図９（Ｃ）のようにＣＶ Ｄ Ｓ １０２膜９は、
エツチング保護マスクとしてのスペーサポリシリコン膜
６の表面が露出するまで、反応性イオンエツチング（Ｒ
ＩＥ）によりエッチバックされる。 ［０００７］ さらにこの反応性イオンエツチングは、このスペーサポ
リシリコン膜６が無くなるまで続く。次に第１層ポリシ
リコン膜４上のマスクＳ １０２膜５がウェットエツチ
ングで除去され図９（ｄ）の状態になる。 ［０００８］ 次に図９（ｅ）のように２００オングストロームの厚さ
の第２のゲート５ｉ０２膜１０が、第１層ポリシリコン
膜４の上に熱成長され、そしてコントロールゲートとし
てのポリシリコン膜１１が堆積される。 ［０００９］ かくして、各記憶素子間は溝で分離されるが、この製造
方法は、チップ表面の平坦化のための工夫も施されてい
る。すなわち、スペーサポリシリコン膜６上の熱酸化Ｓ
ｉＯ膜７は、ＣＶ Ｄ Ｓ １０２膜９に比べて反応性
イオンエツチング速度が遅い。このためにスペーサポリ
シリコン膜６上の熱酸化Ｓ １０２膜７の表面が露出し
てからスペーサポリシリコン膜６の表面が露出するまで
の間に、溝８Ａ８Ｂ内のＣＶＤ５ｉＯ膜９とこの熱酸化
Ｓ １０２膜７は、両者のエツチング速度の差のため、
図９（Ｃ）のように段差を作る。 ［００１０］ この段差が無くなるようにこれに続く第２段階として、
ＣＶ Ｄ Ｓ １０２膜９より反応性イオンエツチング
速度の遅いスペーサポリシリコン膜６をＣＶＤＳｉＯ２
膜９と同時に反応性イオンエツチングを行い、その後マ
スクＳ １０２膜５をウェットエツチングで除去した段
階で、図９（ｄ）のようにＣｖＤＳｉＯ２膜９と第１層
ポリシリコン膜４との表面に段差が無い状態にしている
。 ［００１１］ なおマスクＳｉＯ膜５を除去して第２のゲート５ｉ０２
膜１０を形成しなげればならない理由は、マスクＳｉＯ
２膜５がスペーサポリシリコン膜６のエツチングの際マ
スクとなるので、その表面が直接エツチングされて多く
のダメージを受けるためである。 ［００１２］
離としては、選択酸化膜がよく用いられているカミこの
選択酸化膜のいわゆるバーズビークのために、記憶素子
の微細化・高密度化が制限されている。 ［０００３］ そこで記憶素子相互間の分離を溝掘り構造を用いて行う
ことが提案されている（Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｔｅｃｈｎｉ
ｃａｔ ｄｉｇｅｓｔ、１９８６．ｐｐ８７−８８．
に、５ｅｋｉｙａ ｅｔａｌ、”Ｔｒｅｎｃｈ Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ ＥＰＲＯＭ Ｔｅｃｈｎ
。 １ｏｇｙ”）。ここで提案された溝分離による浮遊ゲー
ト型のＦＲＯＭの製造方法を図９を用いて説明する。 ［０００４］ まず図９（ａ）のように、高不純物濃度Ｐウェル２が形
成されたＰ型（１００）シリコンウェハ１の表面に、厚
さ３５０オングストロームの第１ゲー）ＳｉＯ２膜３．
厚ｇ２０００オングストロームの浮遊ゲートとしてのポ
リシリコン膜４マスク材としてのマスクＳｉＯ２膜５お
よび厚さ４０００オングストロームのスペーサポリシリ
コン膜６が形成される。この分離領域上の多層膜は、パ
ターン化され、そして０．９ミクロン幅で０．４ミクロ
ンの深さの溝（トレンチ、ｔｒｅｎｃｈｅｓ）８Ａ、８
ＢがＰ型シリコンウェハ１上に反応性イオンエツチング
（ＲＩＥ）でエツチングされる。このエツチングの後、
チャンネルストップボロンをこの溝８Ａ、８Ｂへイオン
注入する。 ［０００５］ 次に図９（ｂ）のように、溝８Ａ、８Ｂを含む全表面に
熱酸化による熱酸化ＳｉＯ膜７が形成され、その後厚い
ＣＶ Ｄ Ｓ １０２膜９が溝８Ａ、８Ｂを満たすよう
に形成される。 ［０００６］ 次に図９（Ｃ）のようにＣＶ Ｄ Ｓ １０２膜９は、
エツチング保護マスクとしてのスペーサポリシリコン膜
６の表面が露出するまで、反応性イオンエツチング（Ｒ
ＩＥ）によりエッチバックされる。 ［０００７］ さらにこの反応性イオンエツチングは、このスペーサポ
リシリコン膜６が無くなるまで続く。次に第１層ポリシ
リコン膜４上のマスクＳ １０２膜５がウェットエツチ
ングで除去され図９（ｄ）の状態になる。 ［０００８］ 次に図９（ｅ）のように２００オングストロームの厚さ
の第２のゲート５ｉ０２膜１０が、第１層ポリシリコン
膜４の上に熱成長され、そしてコントロールゲートとし
てのポリシリコン膜１１が堆積される。 ［０００９］ かくして、各記憶素子間は溝で分離されるが、この製造
方法は、チップ表面の平坦化のための工夫も施されてい
る。すなわち、スペーサポリシリコン膜６上の熱酸化Ｓ
ｉＯ膜７は、ＣＶ Ｄ Ｓ １０２膜９に比べて反応性
イオンエツチング速度が遅い。このためにスペーサポリ
シリコン膜６上の熱酸化Ｓ １０２膜７の表面が露出し
てからスペーサポリシリコン膜６の表面が露出するまで
の間に、溝８Ａ８Ｂ内のＣＶＤ５ｉＯ膜９とこの熱酸化
Ｓ １０２膜７は、両者のエツチング速度の差のため、
図９（Ｃ）のように段差を作る。 ［００１０］ この段差が無くなるようにこれに続く第２段階として、
ＣＶ Ｄ Ｓ １０２膜９より反応性イオンエツチング
速度の遅いスペーサポリシリコン膜６をＣＶＤＳｉＯ２
膜９と同時に反応性イオンエツチングを行い、その後マ
スクＳ １０２膜５をウェットエツチングで除去した段
階で、図９（ｄ）のようにＣｖＤＳｉＯ２膜９と第１層
ポリシリコン膜４との表面に段差が無い状態にしている
。 ［００１１］ なおマスクＳｉＯ膜５を除去して第２のゲート５ｉ０２
膜１０を形成しなげればならない理由は、マスクＳｉＯ
２膜５がスペーサポリシリコン膜６のエツチングの際マ
スクとなるので、その表面が直接エツチングされて多く
のダメージを受けるためである。 ［００１２］
このように、各記憶素子間を溝で分離するとともに表面
の平坦化も実現したＰＲＯＭが提案されている。しかし
ながら、溝８の内部はＣＶＤ５ ｉ○２膜９で埋込まれ
ている。ＣＶ Ｄ Ｓ ｉＯ２膜は、溝の埋込みに用い
る場合、アスペクト比（溝深さ／溝幅）が一般に０．５
以下なら良好に溝を埋めることができる。従来例は、溝
深さが０．４ミクロン、溝幅が０．９ミクロンなのでア
スベスト比が０゜４４であり、ＣＶＤ５ ｉＯ２膜で溝
の埋込みができた。ところが、このアスペクト比は、下
記の２点からより大きくならざるをえない。 ［００１３］ （１）ＦＲＯＭの微細化のために溝幅を小さくしなけれ
ばならない。 ［００１４］ （２）溝幅が小さくなると寄生ＭＯ３を防止するための
溝深さを深くしなければならない（図１０に溝幅と溝深
さと寄生ＭＯ３Ｌきい値電圧との関係を示す）。 一方
ＣＶＤＳｉ○２膜は、アスペクト比が０．５以上になる
と、だんだん溝の奥にＣＶ Ｄ Ｓ ｉＯ２膜が入り込
めなくなり、例えばアスペクト比が２．０の場合、図１
１のように溝内に気体のすであるボイド２７ができてし
まう。 ［００１５］ そこで、アスペクト比が大きい溝の埋込み材料として、
酸化シリコンにリンおよびホウ素を添加したＢＰＳＧ
（ボロホスフォシリケートグラス、Ｂｏｒｏ−Ｐｈｏｓ
ｐｈｏ−５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜が知られ
ている。これを溝埋込み絶縁膜に用いることにより、ア
スペクト比が大きい。すなわち、狭くて深い溝でも、高
温熱処理による表面の平坦化手法であるアニール（８５
０℃〜９５０℃）を用いて、良好に埋込み及び平坦化が
できる。したがって、ＣＶＤ５ ｉ○２膜９の代わりに
ＢＰＳＧ膜を用いれば、アスペクト比が大きい細く深い
溝を埋めることができる。 ［００１６］ しかしこのＢＰＳＧ膜には前記のリンやボロンが添加さ
れているために、ＢＰＳＧ膜をＣＶＤＳｉＯ３膜９の代
わり使用したとすると、図９（ｅ）の第２ゲートＳｉＯ
２膜１０を９００℃以上の高温で酸化して形成する際に
、溝内のＢＰＳＧ膜中のリンやボロンが蒸発して、その
一部が形成中の第２ゲートＳｉＯ２膜１０中に取り込ま
れて特性劣化や信頼性上の問題が起きる。 ［００１７］ したがって、本発明の目的は、ゲート絶縁膜に不要な不
純物が取り込まれることなく：ＢＰＳＧで溝を埋込むこ
とを可能とした半導体集積回路の製造方法を提供するこ
とにある。 ［００１８］ 本発明の他の目的は、浮遊ゲートを有するＰＲＯＭセル
トランジスタ間をＢＰＳＧが埋込まれた溝で表面の平坦
性を保ちつつ分離することを可能とした半導体集積回路
の製造方法を提供することにある。 ［００１９］
の平坦化も実現したＰＲＯＭが提案されている。しかし
ながら、溝８の内部はＣＶＤ５ ｉ○２膜９で埋込まれ
ている。ＣＶ Ｄ Ｓ ｉＯ２膜は、溝の埋込みに用い
る場合、アスペクト比（溝深さ／溝幅）が一般に０．５
以下なら良好に溝を埋めることができる。従来例は、溝
深さが０．４ミクロン、溝幅が０．９ミクロンなのでア
スベスト比が０゜４４であり、ＣＶＤ５ ｉＯ２膜で溝
の埋込みができた。ところが、このアスペクト比は、下
記の２点からより大きくならざるをえない。 ［００１３］ （１）ＦＲＯＭの微細化のために溝幅を小さくしなけれ
ばならない。 ［００１４］ （２）溝幅が小さくなると寄生ＭＯ３を防止するための
溝深さを深くしなければならない（図１０に溝幅と溝深
さと寄生ＭＯ３Ｌきい値電圧との関係を示す）。 一方
ＣＶＤＳｉ○２膜は、アスペクト比が０．５以上になる
と、だんだん溝の奥にＣＶ Ｄ Ｓ ｉＯ２膜が入り込
めなくなり、例えばアスペクト比が２．０の場合、図１
１のように溝内に気体のすであるボイド２７ができてし
まう。 ［００１５］ そこで、アスペクト比が大きい溝の埋込み材料として、
酸化シリコンにリンおよびホウ素を添加したＢＰＳＧ
（ボロホスフォシリケートグラス、Ｂｏｒｏ−Ｐｈｏｓ
ｐｈｏ−５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜が知られ
ている。これを溝埋込み絶縁膜に用いることにより、ア
スペクト比が大きい。すなわち、狭くて深い溝でも、高
温熱処理による表面の平坦化手法であるアニール（８５
０℃〜９５０℃）を用いて、良好に埋込み及び平坦化が
できる。したがって、ＣＶＤ５ ｉ○２膜９の代わりに
ＢＰＳＧ膜を用いれば、アスペクト比が大きい細く深い
溝を埋めることができる。 ［００１６］ しかしこのＢＰＳＧ膜には前記のリンやボロンが添加さ
れているために、ＢＰＳＧ膜をＣＶＤＳｉＯ３膜９の代
わり使用したとすると、図９（ｅ）の第２ゲートＳｉＯ
２膜１０を９００℃以上の高温で酸化して形成する際に
、溝内のＢＰＳＧ膜中のリンやボロンが蒸発して、その
一部が形成中の第２ゲートＳｉＯ２膜１０中に取り込ま
れて特性劣化や信頼性上の問題が起きる。 ［００１７］ したがって、本発明の目的は、ゲート絶縁膜に不要な不
純物が取り込まれることなく：ＢＰＳＧで溝を埋込むこ
とを可能とした半導体集積回路の製造方法を提供するこ
とにある。 ［００１８］ 本発明の他の目的は、浮遊ゲートを有するＰＲＯＭセル
トランジスタ間をＢＰＳＧが埋込まれた溝で表面の平坦
性を保ちつつ分離することを可能とした半導体集積回路
の製造方法を提供することにある。 ［００１９］
本発明の半導体集積回路の製造方法は、半導体基板の一
主表面上に選択的に第１のゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に第１の多結晶シリコン層を形
成する工程と、この第１の多結晶シリコン層の表面に第
２のゲート絶縁膜を形成する工程と、この第２のゲート
絶縁膜上に第２の多結晶シリコン層を形成する工程と、
この第２の導電層の表面から基板の一部に達するように
選択的に素子分離用溝を形成する工程と、この溝内壁お
よび第２の導電層の表面に熱酸化シリコン膜を形成する
工程と、溝の内部をＢＰＳＧ膜で埋込んで全面（こ形成
する工程と、エッチバックによりＢＰＳＧ膜を前記熱酸
化シリコン膜とともに選択除去する工程とを有する。 ［００２０］ このように、本発明では浮遊ゲート上面の第２のゲート
絶縁膜を形成した後にＢＰＳＧ膜を成長しているのでＢ
ＰＳＧ膜中のリンやボロンが第２のゲート絶縁膜に取り
込まれず特性劣化や信頼性上の問題が起きない。このた
めＢＰＳＧ膜を溝の埋込みに使えるので、アスペクト比
が大きな溝の埋込みが可能になり、ＰＲＯＭセルの微細
化及び寄生ＭＯ３）ランジスタのしきい値の維持ができ
る。またＢＰＳＧ膜に含まれるホウ素およびリンの濃度
の設定によりＢＰＳＧとＳｉＯ２膜とのエツチングレー
トをほぼ同じにすることができＰＲＯＭセルの表面を平
坦化する工程が熱酸化シリコン膜とＢＰＳＧ膜とを同時
にエツチングする１工程だけに減らせるので、製造工程
の削減ができる。 ［００２１］
主表面上に選択的に第１のゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に第１の多結晶シリコン層を形
成する工程と、この第１の多結晶シリコン層の表面に第
２のゲート絶縁膜を形成する工程と、この第２のゲート
絶縁膜上に第２の多結晶シリコン層を形成する工程と、
この第２の導電層の表面から基板の一部に達するように
選択的に素子分離用溝を形成する工程と、この溝内壁お
よび第２の導電層の表面に熱酸化シリコン膜を形成する
工程と、溝の内部をＢＰＳＧ膜で埋込んで全面（こ形成
する工程と、エッチバックによりＢＰＳＧ膜を前記熱酸
化シリコン膜とともに選択除去する工程とを有する。 ［００２０］ このように、本発明では浮遊ゲート上面の第２のゲート
絶縁膜を形成した後にＢＰＳＧ膜を成長しているのでＢ
ＰＳＧ膜中のリンやボロンが第２のゲート絶縁膜に取り
込まれず特性劣化や信頼性上の問題が起きない。このた
めＢＰＳＧ膜を溝の埋込みに使えるので、アスペクト比
が大きな溝の埋込みが可能になり、ＰＲＯＭセルの微細
化及び寄生ＭＯ３）ランジスタのしきい値の維持ができ
る。またＢＰＳＧ膜に含まれるホウ素およびリンの濃度
の設定によりＢＰＳＧとＳｉＯ２膜とのエツチングレー
トをほぼ同じにすることができＰＲＯＭセルの表面を平
坦化する工程が熱酸化シリコン膜とＢＰＳＧ膜とを同時
にエツチングする１工程だけに減らせるので、製造工程
の削減ができる。 ［００２１］
以下、本発明の実施例について図面を参照して説明する
。 ［００２２］ 図１〜図６は、本発明の一実施例による製造工程を示す
断面図である。図７は本実施例により得られた装置の平
面図である。なお、図１から図６は、図７の線Ａ−Ｂに
沿った断面に対応している。図８は、図７の線Ｃ−Ｄに
沿った断面図である。 ［００２３］ まず、図１に示すように、ボロン濃度的１０１７／Ｃｍ
３のＰ型シリコン基板１の表面部分の、ＦＲＯＭセル形
成領域１００とアドレス入力部およびデータ入出力部の
ような周辺回路形成領域２００との間のフィールド領域
１５０、そして周辺回路形成領域２００内の各トランジ
スタ間のフィールド領域２５０に選択酸化膜１２をよく
知られた選択酸化技術により形成する。次にＦＲＯＭセ
ルトランジスタのための第１ゲート酸化膜１３−１およ
び周辺トランジスタのためのゲート絶縁膜１３−２を９
００℃の熱酸化工程で２００オングストロームの厚さに
形成する。次にＦＲＯＭセルトランジスタの浮遊ゲート
となる多結晶シリョン膜１４をＣＶＤ （化学気相成長
法）で１０００オングストロームの厚さで全面に形成し
パターニングする。膜１４の形成時又は形成後に不純物
を添加する。次に多結晶シリコン膜１４の表面に第２の
ゲート酸化膜１５を１０００℃の高温酸化工程で２００
オングストロームの厚さで形成する。 ［００２４］ つぎに図２に示すように、ＦＲＯＭセルトランジスタの
ための制御ゲート及びＦＥＴ周辺トランジスタのための
ゲートとなる多結晶シリコン膜１６をＣＶＤ法で１００
０オングストロームの厚さで形成する。この膜１６の形
成中又は形成後に不純物を添加する。次にＦＲＯＭセル
形成領域で、リソグラフィを用す）で溝の部分の多結晶
シリコン膜１６．第２ゲート絶縁膜１５．多結晶シリコ
ン膜１４゜第１のゲーＩ・絶縁膜１３．Ｐ型シリコン基
板１を異方性工・ノチングで除去し、これによって各Ｆ
ＲＯＭセルトランジスタ間の分離用溝１８Ａ、１８Ｂ
（図７も参照）を領 ６ミクロンの幅、１．２〜１．５
ミクロンの深さで形成する。（アスペクト比２〜２．５
）。 ［００２５］ 次に図３に示すように、溝１８Ａ、１８Ｂの内部及び多
結晶シリコン膜１６の表面に熱酸化シリコン膜１７を９
００℃の熱酸化工程により約２００オングストロームの
厚さで形成する。次にホウ素８ｍｏｌ％、リン４ｍｏｌ
％を含んだＢＰＳＧ膜１９全１９Ｄ法により成長し、９
００℃で３０分の高熱処理を行って溝１８Ａ、１８Ｂの
内部の埋込みと表面の平坦化を行う。 ［００２６］ このように、第１．第２のゲート酸化膜１３．１５およ
び浮遊、制御ゲート１４．１６を形成した後に溝１８を
形成しＢＰＳＧ膜１９全１９・平坦化を行なっているの
で、溝内のＢＰＳＧ１９から高熱処理中にホウ素やリン
が蒸発してもデート絶縁膜１３．１５の劣化がない。 ［００２７］ 次に図４に示すように、多結晶シリコン膜１６が露出す
るまで、反応性イオンエツチング（Ｒｅａｃｔ ｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）をＢＰＳＧ膜１９全１
９熱酸化シリコン膜１７に行い、溝１８Ａ、１８Ｂの内
部以外のＢＰＳＧ膜１９全１９熱酸化シリコン膜１７を
除去する。エツチング終了時点で、溝１８Ａ。 １８Ｂの内部のＢＰＳＧ膜１９全１９と多結晶シリコン
膜１６の表面とはほぼ同じ平面内にあり、ＦＲＯＭセル
形成領域１００の表面を平坦化できる。これは、溝埋込
み絶縁膜にホウ素８ｍ０１％、リン４ｍｏｌ％を含んだ
ＢＰＳＧ膜を用いることにより、ＢＰＳＧ膜１９全１９
チング速度を熱酸化シリコン膜１７と同程度にしたから
である。なお、ホウ素が６から１０ｍｏｌ％、リンが３
から５ ｍ 。 １％の間で適宜選ぶことにより同様な効果がある。これ
により容易に安定して溝のＢＰＳＧ膜の表面と多結晶シ
リコン膜の表面とを同じ高さで形成でき、しかも１度だ
けのエツチング工程で表面の平坦化ができる。したがっ
て、図９に示した従来の製造方法のように、スペーサポ
リシリコン１６やマスクＳｉ○２５の形成工程が必要な
く、またエツチングがスペーサポリシリコン１６の反応
性イオンエむので、工程数の削減が図れる。 ［００２８］ 次に図５に示すように、タングステンシリサイド膜２０
を約１０００オングストロームの厚さに全面に形成する
。タングステンシリサイド膜２０は、多結晶シリコン１
６に対して低抵抗な物質であるので、多結晶シリコン膜
１６とタングステンシリサイド膜２０とは良好に接続で
き、ポリサイド構造とすることができる。次にタングス
テンシリサイド膜２０の表面のＦＲＯＭセル形成領域の
ワード線及びＦＥＴ形成領域のゲートを形成する部分に
、リングラフィを用いてパターニングしたフォトレジス
ト２１を形成する（レジストパターンの平面形状は、図
７のタングステンシリサイド膜２０と同じである。）。 次にこのフォトレジスト２１の開口部内のタングステン
シリサイド２０．多結晶シリコン膜１６．第２のゲート
絶縁膜１５．多結晶シリコン膜１４をエツチングして除
去する。 ［００２９］ 次に図６（平面的配置は図７参照）に示すように、ＦＲ
ＯＭセルトランジスタとＦＥＴのソース及びドレインで
ある不純物層２３をヒ素のイオン注入法を用いてＰ型シ
リコン基板１内に形成する。ＦＲＯＭセルトランジスタ
のソース、ドレイン領域については図８を参照されたい
。次に、フォトレジスト２１を除去する。次にＢＰＳＧ
層間膜２２を形成し、熱処理して平坦化する。次に図７
の接続孔２５の位置に図８のコンタクトホール２６をリ
ソグラフィとエツチングで形成する。次にビット線２４
をスパッタ法によるアルミニウム膜をリングラフィやエ
ツチングを用いて形成する。 ［００３０３ これにより図７に示すような、ＦＲＯＭセル形成領域に
ある浮遊ゲート型のＰＲＯＭのメモリセルとＦＥＴ形成
領域にある周辺回路用ＦＥＴを有する半導体装置を得る
ことができる。ＦＲＯＭセルのタングステンシリサイド
膜２０及び多結晶シリコン膜１６は、ワード線及び制御
ゲートになる。ＦＥＴのタングステンシリサイド膜２０
及び多結晶シリコン膜１６は、ゲート配線及びゲートに
なる。 ［００３１］ なお第３の導電層であるタングステンシリサイド膜１０
は、タングステン、モリブデン、チタン、クロム、タン
タルの内の１つの金属あるいはそのシリサイドまたは白
金シリサイドでも良い。 ［００３２］ 次に本発明の他の実施例について、図面を用いて説明す
る。 ［００３３］ 本実施例は、前の実施例と図１〜図４までに示す多結晶
シリコン膜１６の形成までの工程は同じである。このた
めこれ以降の製造工程を説明する。 ［００３４］ すなわち、図１２のように、多結晶シリコン層１６をパ
ターニングして周辺トランジスタのゲートとＦＲＯＭセ
ルトランジスタの制御ゲートとしての多結晶シリコン膜
１６を形成し、ＦＲＯＭセルトランジスタ及び周辺トラ
ンジスタのソースとドレインとしての不純物層２３をヒ
素のイオン注入で形成する。次にＢＰＳＧ膜を層間絶縁
膜３０としてＣＶＤ法により形成し、パターニングして
ＦＲＯＭの制御ゲートである多結晶シリコン膜１６及び
ＦＥＴのゲートである多結晶シリコン膜１６へ接続孔２
９を形成する。 ［００３５］ 次に図１３のように、タングステンシリサイド膜２０を
約１０００オングストロームの厚さで形成し、パターニ
ングしてワード線３１及びゲート線３２を形成する。 ［００３６］ 次に図１４のように、ＢＰＳＧ層間膜３３をＣＶＤ法で
形成し、リソグラフィとエツチングを用いてＢＰＳＧ層
間膜３３にＦＲＯＭセルのドレイン２３へ図７の開口部
２４を開口する。次にアルミニウムのビット線２４を表
面と開口部２４内に形成する（ビット線２４は、開口部
２４の底でドレイン２３と接続される）［００３７］
。 ［００２２］ 図１〜図６は、本発明の一実施例による製造工程を示す
断面図である。図７は本実施例により得られた装置の平
面図である。なお、図１から図６は、図７の線Ａ−Ｂに
沿った断面に対応している。図８は、図７の線Ｃ−Ｄに
沿った断面図である。 ［００２３］ まず、図１に示すように、ボロン濃度的１０１７／Ｃｍ
３のＰ型シリコン基板１の表面部分の、ＦＲＯＭセル形
成領域１００とアドレス入力部およびデータ入出力部の
ような周辺回路形成領域２００との間のフィールド領域
１５０、そして周辺回路形成領域２００内の各トランジ
スタ間のフィールド領域２５０に選択酸化膜１２をよく
知られた選択酸化技術により形成する。次にＦＲＯＭセ
ルトランジスタのための第１ゲート酸化膜１３−１およ
び周辺トランジスタのためのゲート絶縁膜１３−２を９
００℃の熱酸化工程で２００オングストロームの厚さに
形成する。次にＦＲＯＭセルトランジスタの浮遊ゲート
となる多結晶シリョン膜１４をＣＶＤ （化学気相成長
法）で１０００オングストロームの厚さで全面に形成し
パターニングする。膜１４の形成時又は形成後に不純物
を添加する。次に多結晶シリコン膜１４の表面に第２の
ゲート酸化膜１５を１０００℃の高温酸化工程で２００
オングストロームの厚さで形成する。 ［００２４］ つぎに図２に示すように、ＦＲＯＭセルトランジスタの
ための制御ゲート及びＦＥＴ周辺トランジスタのための
ゲートとなる多結晶シリコン膜１６をＣＶＤ法で１００
０オングストロームの厚さで形成する。この膜１６の形
成中又は形成後に不純物を添加する。次にＦＲＯＭセル
形成領域で、リソグラフィを用す）で溝の部分の多結晶
シリコン膜１６．第２ゲート絶縁膜１５．多結晶シリコ
ン膜１４゜第１のゲーＩ・絶縁膜１３．Ｐ型シリコン基
板１を異方性工・ノチングで除去し、これによって各Ｆ
ＲＯＭセルトランジスタ間の分離用溝１８Ａ、１８Ｂ
（図７も参照）を領 ６ミクロンの幅、１．２〜１．５
ミクロンの深さで形成する。（アスペクト比２〜２．５
）。 ［００２５］ 次に図３に示すように、溝１８Ａ、１８Ｂの内部及び多
結晶シリコン膜１６の表面に熱酸化シリコン膜１７を９
００℃の熱酸化工程により約２００オングストロームの
厚さで形成する。次にホウ素８ｍｏｌ％、リン４ｍｏｌ
％を含んだＢＰＳＧ膜１９全１９Ｄ法により成長し、９
００℃で３０分の高熱処理を行って溝１８Ａ、１８Ｂの
内部の埋込みと表面の平坦化を行う。 ［００２６］ このように、第１．第２のゲート酸化膜１３．１５およ
び浮遊、制御ゲート１４．１６を形成した後に溝１８を
形成しＢＰＳＧ膜１９全１９・平坦化を行なっているの
で、溝内のＢＰＳＧ１９から高熱処理中にホウ素やリン
が蒸発してもデート絶縁膜１３．１５の劣化がない。 ［００２７］ 次に図４に示すように、多結晶シリコン膜１６が露出す
るまで、反応性イオンエツチング（Ｒｅａｃｔ ｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）をＢＰＳＧ膜１９全１
９熱酸化シリコン膜１７に行い、溝１８Ａ、１８Ｂの内
部以外のＢＰＳＧ膜１９全１９熱酸化シリコン膜１７を
除去する。エツチング終了時点で、溝１８Ａ。 １８Ｂの内部のＢＰＳＧ膜１９全１９と多結晶シリコン
膜１６の表面とはほぼ同じ平面内にあり、ＦＲＯＭセル
形成領域１００の表面を平坦化できる。これは、溝埋込
み絶縁膜にホウ素８ｍ０１％、リン４ｍｏｌ％を含んだ
ＢＰＳＧ膜を用いることにより、ＢＰＳＧ膜１９全１９
チング速度を熱酸化シリコン膜１７と同程度にしたから
である。なお、ホウ素が６から１０ｍｏｌ％、リンが３
から５ ｍ 。 １％の間で適宜選ぶことにより同様な効果がある。これ
により容易に安定して溝のＢＰＳＧ膜の表面と多結晶シ
リコン膜の表面とを同じ高さで形成でき、しかも１度だ
けのエツチング工程で表面の平坦化ができる。したがっ
て、図９に示した従来の製造方法のように、スペーサポ
リシリコン１６やマスクＳｉ○２５の形成工程が必要な
く、またエツチングがスペーサポリシリコン１６の反応
性イオンエむので、工程数の削減が図れる。 ［００２８］ 次に図５に示すように、タングステンシリサイド膜２０
を約１０００オングストロームの厚さに全面に形成する
。タングステンシリサイド膜２０は、多結晶シリコン１
６に対して低抵抗な物質であるので、多結晶シリコン膜
１６とタングステンシリサイド膜２０とは良好に接続で
き、ポリサイド構造とすることができる。次にタングス
テンシリサイド膜２０の表面のＦＲＯＭセル形成領域の
ワード線及びＦＥＴ形成領域のゲートを形成する部分に
、リングラフィを用いてパターニングしたフォトレジス
ト２１を形成する（レジストパターンの平面形状は、図
７のタングステンシリサイド膜２０と同じである。）。 次にこのフォトレジスト２１の開口部内のタングステン
シリサイド２０．多結晶シリコン膜１６．第２のゲート
絶縁膜１５．多結晶シリコン膜１４をエツチングして除
去する。 ［００２９］ 次に図６（平面的配置は図７参照）に示すように、ＦＲ
ＯＭセルトランジスタとＦＥＴのソース及びドレインで
ある不純物層２３をヒ素のイオン注入法を用いてＰ型シ
リコン基板１内に形成する。ＦＲＯＭセルトランジスタ
のソース、ドレイン領域については図８を参照されたい
。次に、フォトレジスト２１を除去する。次にＢＰＳＧ
層間膜２２を形成し、熱処理して平坦化する。次に図７
の接続孔２５の位置に図８のコンタクトホール２６をリ
ソグラフィとエツチングで形成する。次にビット線２４
をスパッタ法によるアルミニウム膜をリングラフィやエ
ツチングを用いて形成する。 ［００３０３ これにより図７に示すような、ＦＲＯＭセル形成領域に
ある浮遊ゲート型のＰＲＯＭのメモリセルとＦＥＴ形成
領域にある周辺回路用ＦＥＴを有する半導体装置を得る
ことができる。ＦＲＯＭセルのタングステンシリサイド
膜２０及び多結晶シリコン膜１６は、ワード線及び制御
ゲートになる。ＦＥＴのタングステンシリサイド膜２０
及び多結晶シリコン膜１６は、ゲート配線及びゲートに
なる。 ［００３１］ なお第３の導電層であるタングステンシリサイド膜１０
は、タングステン、モリブデン、チタン、クロム、タン
タルの内の１つの金属あるいはそのシリサイドまたは白
金シリサイドでも良い。 ［００３２］ 次に本発明の他の実施例について、図面を用いて説明す
る。 ［００３３］ 本実施例は、前の実施例と図１〜図４までに示す多結晶
シリコン膜１６の形成までの工程は同じである。このた
めこれ以降の製造工程を説明する。 ［００３４］ すなわち、図１２のように、多結晶シリコン層１６をパ
ターニングして周辺トランジスタのゲートとＦＲＯＭセ
ルトランジスタの制御ゲートとしての多結晶シリコン膜
１６を形成し、ＦＲＯＭセルトランジスタ及び周辺トラ
ンジスタのソースとドレインとしての不純物層２３をヒ
素のイオン注入で形成する。次にＢＰＳＧ膜を層間絶縁
膜３０としてＣＶＤ法により形成し、パターニングして
ＦＲＯＭの制御ゲートである多結晶シリコン膜１６及び
ＦＥＴのゲートである多結晶シリコン膜１６へ接続孔２
９を形成する。 ［００３５］ 次に図１３のように、タングステンシリサイド膜２０を
約１０００オングストロームの厚さで形成し、パターニ
ングしてワード線３１及びゲート線３２を形成する。 ［００３６］ 次に図１４のように、ＢＰＳＧ層間膜３３をＣＶＤ法で
形成し、リソグラフィとエツチングを用いてＢＰＳＧ層
間膜３３にＦＲＯＭセルのドレイン２３へ図７の開口部
２４を開口する。次にアルミニウムのビット線２４を表
面と開口部２４内に形成する（ビット線２４は、開口部
２４の底でドレイン２３と接続される）［００３７］
本発明の特徴とそれによる効果を以下にまとめる。
［００３８］
まず溝の埋込みにＢＰＳＧ膜を採用することにより、Ｓ
ｉＣ２では埋込みができないアスペクト比が大きな（狭
くて深い）溝を埋込められるので、ＦＲＯＭの微細化に
対応できると共に寄生ＭＯ５）ランジスタの発生を防止
できる２つの効果がある。 ［００３９］ 次にこのＢＰＳＧ膜を採用するに伴って、ＢＰＳＧ膜の
リンやボロンがＦＲＯＭの浮遊ゲートのゲート絶縁膜に
添加されないように、ゲート絶縁膜の形成工程の後にＢ
ＰＳＧ膜の埋込みを行う工程を設けたことを特徴とする
新しいＦＲＯＭの製造方法を発明し、さらにこれを可能
にするため不純物濃度がホウ素８ｍｏｌ％、リン４ｍｏ
ｌ％のＢＰＳＧ膜を形成する工程によりシリコン酸化膜
とエツチング速度が同じになるようにし、１度のエツチ
ングだけで表面の平坦化が図れる製造工程を発明した。 これによりゲート絶縁膜に不純物が入らないように溝を
ＢＰＳＧ膜で埋込むことができ、簡単に良好な表面の平
坦化ができ、平坦化に要する工程が１工程に減らせると
いう３つの効果があり、合計５つの効果がある。 ［００４０］ また他の実施例のように、エツチング速度が同じＢＰＳ
Ｇ膜と熱酸化シリコン膜のエツチングを熱酸化シリコン
膜が残った状態で止められる製造方法を用いると、ＢＰ
ＳＧ膜と熱酸化シリコン膜の表面が全く同一平面上にあ
る半導体装置を提供することができる効果がある。
ｉＣ２では埋込みができないアスペクト比が大きな（狭
くて深い）溝を埋込められるので、ＦＲＯＭの微細化に
対応できると共に寄生ＭＯ５）ランジスタの発生を防止
できる２つの効果がある。 ［００３９］ 次にこのＢＰＳＧ膜を採用するに伴って、ＢＰＳＧ膜の
リンやボロンがＦＲＯＭの浮遊ゲートのゲート絶縁膜に
添加されないように、ゲート絶縁膜の形成工程の後にＢ
ＰＳＧ膜の埋込みを行う工程を設けたことを特徴とする
新しいＦＲＯＭの製造方法を発明し、さらにこれを可能
にするため不純物濃度がホウ素８ｍｏｌ％、リン４ｍｏ
ｌ％のＢＰＳＧ膜を形成する工程によりシリコン酸化膜
とエツチング速度が同じになるようにし、１度のエツチ
ングだけで表面の平坦化が図れる製造工程を発明した。 これによりゲート絶縁膜に不純物が入らないように溝を
ＢＰＳＧ膜で埋込むことができ、簡単に良好な表面の平
坦化ができ、平坦化に要する工程が１工程に減らせると
いう３つの効果があり、合計５つの効果がある。 ［００４０］ また他の実施例のように、エツチング速度が同じＢＰＳ
Ｇ膜と熱酸化シリコン膜のエツチングを熱酸化シリコン
膜が残った状態で止められる製造方法を用いると、ＢＰ
ＳＧ膜と熱酸化シリコン膜の表面が全く同一平面上にあ
る半導体装置を提供することができる効果がある。
【図１】
本発明の一実施例による製造工程の一部を示す断面図で
ある。
ある。
【図２】
本発明の一実施例による製造工程の他の一部を示す断面
図である。
図である。
【図３】
本発明の一実施例による製造工程のさらに他の一部を示
す断面図である。
す断面図である。
【図４】
本発明の一実施例による製造工程のさらに他の一部を示
す断面図である。
す断面図である。
【図５】
本発明の一実施例による製造工程のさらに他の一部を示
す断面図である。
す断面図である。
【図６】
本発明の一実施例による製造工程のさらに他の一部を示
す断面図である。
す断面図である。
【図７】
本発明の一実施例により得られた装置の平面図である。
【図８】
図７の線Ｃ−Ｄに沿った断面図である。
【図９】
従来技術による製造工程を示す断面図である。
【図１０１
溝幅と溝深さと寄生ＭＯ３Ｉ、きい値の関係図である。
【図１１】
アスペクト比２．０のボイドの説明図である。
【図１２】
本発明の他の実施例による製造工程の一部を示す断面図
である。
である。
【図１３】
本発明の他の実施例による製造工程の他の一部を示す断
面図である。
面図である。
【図１４】
本発明の他の実施例による製造工程のさらに他の一部を
示す断面図である。
示す断面図である。
Ｉ Ｐ型シリコン基板
２ Ｐウェル
３ 第１ゲートＳｉＯ２膜
４ 第１層ポリシリコン膜
５ マスクＳ １０２膜
６ スペーサポリシリコン膜
７ 熱酸化Ｓ ｉ ０２膜
８Ａ、 ８Ｂ溝
９ ＣＶＤＳｉＯ３膜
第２ゲートＳｉＯ２膜
第２ポリシリコン膜
素子間分離領域
第１のゲート絶縁膜
多結晶シリコン膜
第２のゲート絶縁膜
多結晶シリコン膜
シリコン酸化膜
１８Ｂ溝
ＢＰＳＧ膜
タングステンシリサイ
フォトレジスト
３０．３３ 層間膜
不純物層
３４ 配線
２９ 接続孔
コンタクトホール
ボイド
浮遊ゲート
制御ゲート配線
ゲート配線
ド月莫
図面
【図１】
【図２】
【図３】
【図４】
【図５】
；−
【図６】
【図７】
【図８】
【図９］
【図１０１
【図１１】
【図１２】
【図１３】
【図１４】
Claims (3)
- 【請求項１】半導体基板の一主面上に選択的に第１のゲ
ート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上
に第１多結晶シリコン層を形成する工程と、前記第１多
結晶シリコン層の表面に第２ゲート絶縁膜を形成する工
程と、前記第２ゲート絶縁膜上に第２多結晶シリコン層
を形成する工程と、前記第２多結晶シリコン層、前記第
２ゲート絶縁膜、前記第１多結晶シリコン層、前記第１
ゲート絶縁膜および前記半導体基板を選択的に除去して
素子分離のための溝を形成する工程と、前記溝を埋めて
全面にＢＰＳＧ膜を形成する工程と、前記ＢＰＳＧ膜を
選択的に除去して前記溝の内部のみＢＰＳＧ膜を残す工
程とを有することを特徴とする半導体集積回路の製造方
法。 - 【請求項２】請求項１記載の半導体集積回路の製造方法
において、前記ＢＰＳＧ膜を形成する前に前記溝の内壁
および前記第２の多結晶シリコン膜表面にシリコン酸化
膜を形成する工程を有し、前記ＢＰＳＧ膜を形成した後
に、前記シリコン酸化膜をなくなるまでエッチバックし
て前記溝の内部のみＢＰＳＧ膜を残すことを特徴とする
半導体集積回路の製造方法。 - 【請求項３】請求項２記載の半導体集積回路の製造方法
において、前記ＢＰＳＧ膜は６乃至１０ｍｏｌ％のボロ
ンと３乃至５ｍｏｌ％のリンとを有することを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408918A JP2600493B2 (ja) | 1989-12-29 | 1990-12-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-342859 | 1989-12-29 | ||
| JP34285989 | 1989-12-29 | ||
| JP2408918A JP2600493B2 (ja) | 1989-12-29 | 1990-12-28 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03295276A true JPH03295276A (ja) | 1991-12-26 |
| JP2600493B2 JP2600493B2 (ja) | 1997-04-16 |
Family
ID=26577379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408918A Expired - Fee Related JP2600493B2 (ja) | 1989-12-29 | 1990-12-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600493B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034416A (en) * | 1997-04-17 | 2000-03-07 | Matsushita Electirc Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
-
1990
- 1990-12-28 JP JP2408918A patent/JP2600493B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034416A (en) * | 1997-04-17 | 2000-03-07 | Matsushita Electirc Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2600493B2 (ja) | 1997-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6037223A (en) | Stack gate flash memory cell featuring symmetric self aligned contact structures | |
| JP4886219B2 (ja) | 半導体装置およびその製造方法 | |
| JP4477349B2 (ja) | Ｎａｎｄフラッシュメモリ素子の製造方法 | |
| JP4550185B2 (ja) | Ｄｒａｍ装置の製造方法 | |
| US5208179A (en) | Method of fabricating programmable read only memory device having trench isolation structure | |
| JP2002026143A (ja) | トレンチ側壁に酸化物層を形成する方法 | |
| US4532696A (en) | Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate | |
| JP2002016154A (ja) | 半導体装置及びその製造方法 | |
| US6737336B2 (en) | Semiconductor device and manufacturing method therefor | |
| JP2865289B2 (ja) | フローティングゲート素子の製造方法 | |
| JP4556293B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| US5668039A (en) | Method for forming crown-shape capacitor node with tapered etching | |
| JPH021163A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100681720B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US5904559A (en) | Three dimensional contact or via structure with multiple sidewall contacts | |
| KR100615121B1 (ko) | 반도체 장치 제조 방법 | |
| KR20010056888A (ko) | 반도체 메모리 제조방법 | |
| JP2600493B2 (ja) | 半導体集積回路の製造方法 | |
| JP4981288B2 (ja) | 半導体装置のシリサイド膜の形成方法 | |
| JP2002050702A (ja) | 半導体装置 | |
| JP3245124B2 (ja) | 垂直ゲート側壁を有する電界効果トランジスタおよびその製造方法 | |
| JP2001077189A (ja) | 半導体装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH07176606A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961119 |
|
| LAPS | Cancellation because of no payment of annual fees |