KR20000027838A - 플래시 메모리의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리의 게이트 형성방법에 관한 것으로서 실리콘 기판위에 터널 산화막, 플로팅 게이트, ONO 및 컨트롤 게이트를 형성하는 단계; 스페이서 산화막 및 제 1 절연막을 형성하는 단계; PSG로 제 2 절연막을 형성하는 단계; 및 BPSG 로 평탄화시키는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면 플로팅 게이트와 BPSG 층과의 상호작용으로 인한 전하 손실 및 게인의 발생 가능성을 억제하고, 셀 프로그램 및 삭제 후에 플로팅 게이트에 하전된 일정량의 전하를 유지시킴으로써 셀 Vt 의 변화를 방지함으로써 셀 특성이 개선된 반도체 장치를 제공할 수 있다.
Description
본 발명은 플래시 메모리의 게이트 형성방법에 관한 것으로서, 보다 상세하게는 비휘발성 메모리인 플래시 메모리의 전하 보유 특성을 개선하고, 플로팅 게이트의 과도한 전하 손실 및 게인(gain)을 방지하여 셀의 전압 변화를 방지할 수 있는 플래시 메모리의 게이트 형성방법에 관한 것이다.
비휘발성 메모리 장치인 플래시 메모리 소자에서 사용되는 게이트는 스플리트 게이트(split gate)와 스택 게이트(stack gate)가 있다. 플래시 메모리 소자의 셀은 셀 게이트 산화막인 터널 산화막, 터널 산화막과 ONO (Oxide-Nitride-Oxide) 사이에 고립되어 전하(전자)를 보유하는 플로팅 게이트, 절연체 역할을 하는 ONO, 그 위에서 플로팅 게이트에 바이어스를 가하는 컨트롤 게이트, 스페이서 산화막 및 절연막(또는 inter-poly oxide: IPO)으로 이루어져 있다. 플로팅 게이트는 여기(exciting) 상태에 있는 전자를 컨트롤 게이트로부터 인가된 바이어스에 의하여 핫 캐리어 주입(hot carrier injection: HCI)에 의해 일정량을 충전시킴으로써 프로그램되며, 이 때 플로팅 게이트로부터 전자가 방전되거나, 정공이 게이트에 충전되는 누출 현상이 발생함으로써 셀 Vt를 변화시키게 된다. 또한, 이와 반대의 경우인 전자가 완전히 방전된 상태에서 전자가 플로팅 게이트로 다시 충전되어 Vt를 이동시키는 문제점을 발생시킨다.
플래시 메모리 셀에 있어서 셀의 Vt 가 변한다는 사실은 위에서 언급한 바와 같이 플로팅 게이트의 전하 상태가 변하는 것을 의미하며, 프로그램된 상태에서 플로팅 게이트의 전자가 빠져나가면 Vt 가 감소하는 데이터 손실 현상이 발생하고, 그 반대의 경우 즉, 삭제된 상태에서 플로팅 게이트로 전자가 들어오면 Vt 가 증가하는 데이터 게인(gain) 현상이 일어난다. 따라서, 데이터 손실 및 게인 현상이 매우 심각할 경우 도 2 와 같이 프로그램 및 삭제 상태의 Vt 값의 이동 (ΔVt = 0.5 ~ 1.0V)으로 인한 셀 특성의 저하를 가져오게 된다.
현재 알려진 데이터 손실 및 게인 현상의 메카니즘은 첫째, 산화막 결함을 통한 플로팅 게이트로부터의 전자가 누출되거나, 둘째, 플로팅 게이트에 저장되어 있는 음의 전하(전자)를 양이온성 오염으로 인하여 중성화시키거나, 셋째, 절연막 내의 이동성 이온이 방출되는 메카니즘은 대략 3 가지로 요약할 수 있다. 그리고, 이와 같은 3 가지 메카니즘을 근거로 전하의 누출 경로는 도 1에 도시된 바와 같이 플로팅 게이트에 충전되어 있던 전하들이 터널 산화막, ONO 및 스페이서 산화막과 절연막을 통해 누출될 가능성이 있는 것으로 알려져 있다.
터널 산화막은 일반 DRAM 의 게이트 산화막과는 달리 전자들을 HCI 방식으로 터널 산화막을 통과시켜 플로팅 게이트를 충전시키는 역할을 하고, ONO는 컨트롤 게이트로부터 인가된 바이어스를 플로팅 게이트에 전달하는 역할을 한다. 그러므로, ONO의 일정한 두께, 즉 전기적인 두께에 따라 플로팅 게이트에 인가되는 바이어스가 변하게 된다. 따라서, 터널 산화막 및 ONO는 누출을 억제하기 위해ONO의 두께 및 증착/산화의 조건을 변경할 경우 셀 특성에 역효과를 가져올 수 있다.
또한, 평탄화를 위하여 사용되는 BPSG (Boron-Phosporous-Silicate-Glass)의 붕소에 의해서도 플로팅 게이트로부터의 전하 손실 및 게인 현상이 발생하는 것으로 알려져 있다. 이러한 현상은 플로팅 게이트의 밀봉 산화막인 스페이서 및 절연막이 충분한 장벽 역할을 수행하지 못하기 때문이며, 이러한 밀봉 산화막을 통한 누출이 가장 유력한 것으로 판단된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자에 있어서 전하(전자)의 주요 누출 경로인 스페이서 산화막 및 절연막을 통한 전자의 누출을 방지하기 위하여 스트레스 완화 특성 및 습기에 대한 저항력이 우수하고 나트륨 이온 및 금속성 불순물의 포집층으로서 전하 손실 및 게인 억제에 효과적인 PSG (Phosphorus-Silicate-Glass)를 제 2 절연막으로 증착함으로써 전하 보유 특성을 개선할 수 있는 반도체 장치의 게이트 형성방법을 제공하는 데에 있다.
도 1 는 종래의 플래시 메모리의 게이트의 전하 누출 경로를 설명하기 위한 단면도이다.
도 2 는 종래의 플래시 메모리의 전하 보유특성 저하에 따른 Vt 변화를 측정한 그래프이다.
도 3 내지 도 6 은 본 발명의 실시예에 따르는 플래시 메모리의 게이트 형성방법을 구현하기 위한 공정순서를 나타낸 단면도들이다.
도 7 은 본 발명의 실시예에 따른 플래시 메모리의 전하 보유특성을 측정한 그래프이다.
* 도면 중의 주요 부분에 대한 부호설명*
10 : 실리콘 기판 20 : 터널 산화막
30 : 플로팅 게이트 40 : ONO
50 : 컨트롤 게이트 60 : 스페이서 산화막
70 : 절연막 80 : PSG 절연막
90 : BPSG
상기 기술적 과제를 달성하기 위한 본 발명에 따르는 플래시 메모리용 게이트 형성방법은 실리콘 기판위에 터널 산화막, 플로팅 게이트, ONO 및 컨트롤 게이트를 형성하는 단계; 스페이서 산화막 및 제 1 절연막을 형성하는 단계; PSG(Phosporous-Silicate-Glass)로 제 2 절연막을 형성하는 단계; 및 BPSG (Boron -Phosporous-Silicate-Glass)로 평탄화시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르는 플래시 메모리의 게이트 형성방법에서 제 1 절연막 형성 단계는 SiH4와 N2O 가스를 이용하여 750~850℃ 온도에서 500~2000Å 두께의 CVD 산화막을 증착하는 것이 바람직하다.
본 발명에 따르는 플래시 메모리의 게이트 형성방법에서 제 2 절연막 형성 단계는 P 의 농도를 3~15중량%로 하여 400~600℃ 온도에서 PSG를 500~2000Å 두께로 증착하는 것이 바람직하다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 3 내지 도 6은 본 발명에 따르는 플래시 메모리의 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
먼저, 실리콘 기판(10) 위에 산화 실리콘막으로 이루어진 터널 산화막(20)막을 형성하고, 도프트 폴리실리콘을 이용하여 플로팅 게이트(30)층을 형성한다. 그 위에 ONO (Oxide-Nitride-Oxide) (40)막을 형성한 후 도프트 폴리실리콘을 이용하여 컨트롤 게이트(50) 막을 형성한 다음, 마스크 및 식각하여 도 3 와 같은 단위 셀을 만든다.
여기에, 도 4 에 도시된 바와 같이 CVD 산화막으로 된 스페이서 산화막(60)을 500~2000Å로 형성하고 IPO 층(70)을 CVD 산화막을 이용하여 500~2000Å 두께로 증착하여 제 1 절연막을 형성한다.
그 다음으로, P 의 농도를 3~15중량%로 하여 400~600℃ 온도에서 PSG(80)를 500~2000Å 두께로 증착하여 도 5 와 같이 제 2 절연막을 형성한다.
도 6 에 도시된 바와 같이 셀간의 토폴로지 차이를 평탄화시키기 위하여 2~5중량%의 B 농도, 2~5중량%의 P 농도로 하여 400~600℃ 온도에서 BPSG(90)를 증착하고 고온에서 열처리하여 평탄화한다.
이와 같이 형성된 플래시 메모리의 게이트의 전하 보유 특성을 측정해본 결과 도 7 의 그래프와 같이 셀의 프로그램 및 삭제 상태에서 Vt 의 변화가 거의 일어나지 않음을 알 수 있다.
상술한 바와 본 발명의 플래시 메모리의 게이트 형성방법에 의하면 스트레스 완화 특성 및 습기에 대한 저항력이 우수하며, 나트륨 이온 및 금속성 불순물의 포획성이 우수하여 전하 손실 및 게인의 억제에 효과적인 PSG 층을 증착, 형성함으로써 플로팅 게이트와 BPSG 층과의 상호작용으로 인한 전하 손실 및 게인의 발생 가능성을 억제하고, 셀 프로그램 및 삭제 후에 플로팅 게이트에 하전된 일정량의 전하를 유지시킴으로써 셀 Vt 의 변화를 방지함으로써 셀 특성이 개선된 반도체 장치를 제공할 수 있다.
Claims (3)
- 실리콘 기판위에 터널 산화막, 플로팅 게이트, ONO 및 컨트롤 게이트를 형성하는 단계;스페이서 산화막 및 제 1 절연막을 형성하는 단계;PSG로 제 2 절연막을 형성하는 단계;및 BPSG 로 평탄화시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 게이트 형성방법.
- 제 1 항에 있어서, 제 1 절연막 형성 단계는 SiH4와 N2O 가스를 이용하여 750~850℃ 온도에서 500~2000Å 두께의 CVD 산화막을 증착하는 것을 특징으로 하는 플래시 메모리의 게이트 형성방법.
- 제 1 항에 있어서, 제 2 절연막 형성 단계는 P 의 농도를 3~15중량%로 하여 400~600℃ 온도에서 PSG를 500~2000Å 두께로 증착하는 것을 특징으로 하는 플래시 메모리의 게이트 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100780684B1 (ko) * | 2001-06-12 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 셀 게이트 라인 형성방법 |
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