KR101217260B1 - 감소된 전하 손실을 갖는 메모리 셀 구조의 제조방법 - Google Patents

감소된 전하 손실을 갖는 메모리 셀 구조의 제조방법 Download PDF

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Abstract

일 실시예에 따르면, 메모리 셀 구조는 반도체 기판(210)과, 상기 반도체 기판(210) 위에 놓인 제 1 실리콘 옥사이드 층(215)과, 상기 제 1 실리콘 옥사이드 층(215) 위에 놓인 전하 저장층(220)과, 상기 전하 저장층(220) 위에 놓인 제 2 실리콘 옥사이드 층(225)과, 그리고 상기 제 2 실리콘 옥사이드 층(225) 위에 놓인 게이트 층(230)을 포함한다. 예시적인 실시예에서, 상기 전하 저장층(220)은 감소된 수소 함유량, 예컨대 0 내지 0.5 범위의 원자 백분율을 갖는 실리콘 나이트라이드를 포함한다. 결과적으로, 감소된 수소 함유량은 전하 저장층(220)에서 전하 손실을 줄인다. 전하 저장층(220)에서 전하 손실의 감소는 메모리 디바이스에서 임계 전압 변동, 프로그램 데이터 손실, 및 프로그램 용량 손실을 줄이고, 이에 따라 메모리 디바이스의 성능을 개선하는 이득을 갖는다.

Description

감소된 전하 손실을 갖는 메모리 셀 구조의 제조방법{METHOD FOR FABRICATING A MEMORY CELL STRUCTURE HAVING NITRIDE LAYER WITH REDUCED CHARGE LOSS}
본 발명은 일반적으로 반도체 디바이스 분야에 관한 것이고, 특히 반도체 메모리 디바이스에 관한 것이다.
매우 다양한 전자 디바이스들 및 애플리케이션들에서 데이터를 저장하기 위한 메모리 디바이스들이 기술분야에 공지되어 있다. 최근에, SONOS(실리콘 옥사이드 나이트라이드 옥사이드 실리콘)(Silicon Oxide Nitride Oxide Silicon) 유형의 메모리 디바이스가 도입되었다. SONOS 유형의 플래시 메모리 셀은 ONO(옥사이드 나이트라이드 옥사이드) 스택 위에 위치한 게이트 층을 구비한 게이트 스택(gate stack)을 포함한다. 반도체 기판에서 채널 영역이 제 1 및 제 2 터미널 영역들 사이에 정의되어 있으며, 상기 반도체 기판 위에 상기 게이트 스택이 위치하여 트랜지스터를 형성한다.
상기 ONO 스택은 두 개의 실리콘 옥사이드 층들 사이에 위치한 비전도성 유전체 층, 전형적으로 실리콘 나이트라이드 층("나이트라이드 층")을 포함한다. 상기 나이트라이드 층은 전하(electric charge) 저장 매체로서 기능한다. 게다가, 상 기 나이트라이드 층은 이 나이트라이드 층의 반대측에 저장된 전하와는 별개로 이 나이트라이드 측의 일 측에 전하를 국부적으로 저장할 수 있다. 따라서, SONOS 유형의 메모리 셀은 두 개의 이진 비트들, 예컨대 좌측 비트와 우측 비트를 저장할 수 있다.
ONO 스택의 나이트라이드 층을 형성하는 종래의 기술은 메모리 디바이스의 성능에 악영향을 미치는 수많은 부정적인 효과들을 양산한다. 전형적으로, 상기 나이트라이드 층은 실리콘 수소화물(SiH4)("실란(silane)") 및 암모니아(NH3), 또는 디클로로실란(dichlorosilane)(SiH2Cl2)("DCS") 및 암모니아로 구성된 전구체(precursor)를 가지고 화학 기상 증착("CVD")을 이용하여 형성된다. CVD 공정 동안에, 암모니아에서 질소-수소 결합 및/또는 실란 또는 DCS에서 실리콘-수소 결합은 바람직하게 끊어진다. 이러한 결합이 끊어질 때, 수소 원자들은 서로 반응하여 H2 분자를 형성하고 이 H2 분자는 반응 챔버(reaction chamber) 밖으로 펌핑(pump)된다. 그러나, 상당수의 질소-수소 결합 및/또는 실리콘-수소 결합은 끊어지지 않고 ONO 스택의 나이트라이드 막에 남아있을 것이다. 결과적으로, 결과적인 나이트라이드 층은 상당량의 수소, 전형적으로 1 내지 2 원자 백분율의 범위의 수소량을 구비한다. 나이트라이드 층의 상당량의 수소는 예를 들면 후속 프로그램 사이클 동안에 에너지를 가진 전자들이 나이트라이드 층으로 주입될 때 악영향을 미친다. 이러한 전자들은 나이트라이드 층에서 질소-수소 결합 및/또는 실리콘-수소 결합을 끊어서, 상당수의 수소 원자들("수소 라디칼(hydrogen radical)")을 자유롭게 한다. 상 기 나이트라이드 층에서 수소 라디칼의 존재는 이 나이트라이드 층에서 전하 손실을 야기하고, 결과적으로 메모리 셀의 임계 전압을 변동시키는 부정적인 효과가 발생하고, 이에 따라 예측할 수 없는 메모리 디바이스 특성이 나타난다. 또한, 나이트라이드 층에서의 전하 손실은 메모리 셀에서 프로그램 데이터 및/또는 프로그램 능력의 손실을 야기한다. 상기 수소 라디칼은 또한 ONO 스택의 상부 및 하부 층들과 같은 인접한 옥사이드 층으로도 이동하여 디바이스 특성을 저하시킨다. 이러한 부정적인 효과는 메모리 디바이스의 성능을 떨어트린다.
따라서, 기술분야에서는 전하 손실이 상당히 감소한 나이트라이드 층을 구비한 메모리 셀 구조 및 이를 제조하는 방법이 요구된다.
본 발명은 전하 손실이 감소된 나이트라이드 층을 구비한 메모리 셀 구조 및 이를 제조하는 방법에 관한 것이다. 본 발명은 임계 전압 변동을 감소시키고, 프로그램된 데이터 손실을 줄이며, 프로그램 능력 손실을 줄이고, 그리고 디바이스 감손을 줄이는 메모리 셀 구조에 대한 요구에 대처하고 이를 해결한다.
예시적인 일 실시예에 따르면, 메모리 셀 구조는 반도체 기판(210)과, 상기 반도체 기판(210) 위에 놓인 제 1 실리콘 옥사이드 층(215)과, 상기 제 1 실리콘 옥사이드 층(215) 위에 놓인 전하 저장층(220)과, 상기 전하 저장층(220) 위에 놓인 제 2 실리콘 옥사이드 층(225)과, 그리고 상기 제 2 실리콘 옥사이드 층(225) 위에 놓인 게이트 층(230)을 포함한다. 예시적인 실시예에서, 상기 전하 저장층(220)은 감소된 수소 함유량, 예컨대 0 내지 0.5 범위의 원자 백분율을 갖는 실리콘 나이트라이드를 포함한다. 상기 수소 함유량의 감소는 후속 프로그램 동작으로 인해 전하 저장층에서 자유롭게되는 수소 라디칼 함유량의 감소에 대응한다. 결과적으로, 전하 저장층에서 수소 함유량의 감소는 전하 저장층에서 전하 손실을 줄인다. 전하 저장층에서 전하 손실의 감소는 메모리 디바이스에서 임계 전압 변동, 프로그램 데이터 손실, 및 프로그램 용량 손실을 줄이고, 이에 따라 메모리 디바이스의 성능을 개선하는 이득을 갖는다. 또한, 수소 함유량의 감소는 인접한 층들로 이동하는 수소의 감소에 상당한다.
상기 제 1 실리콘 옥사이드 층과, 상기 전하 저장 층과, 상기 제 2 실리콘 옥사이드 층과, 그리고 상기 게이트 층을 측벽들을 구비한 게이트 스택을 형성한다. 일 예시적인 실시예에 따르면, 상기 메모리 셀 구조는 상기 게이트 스택의 측벽들에 인접한 스페이서들을 더 포함한다. 특정 실시예에서, 상기 스페이서들 각각은 감소된 수소 함유량을 갖는 실리콘 나이트라이드를 포함한다. 유리하게, 상기 스페이서에서 수소 함유량의 감소는 전하 저장층에서 전하 손실을 줄이고 인접한 층들로의 수소 이동을 줄이며, 이에 따라 메모리 디바이스 성능을 또한 개선한다.
다른 예시에 따르면, 상기 전하 저장층은, 예를 들면, 상기 메모리 셀 구조가 SONOS 유형의 메모리 디바이스에서 사용될 때 두 개의 비트들을 저장할 수 있다. 다른 실시예에서, 본 발명은 전술한 구조들을 제조하는 방법이다. 본 발명의 다른 특징 및 장점들은 하기의 상세한 설명 및 첨부한 도면들을 숙지함으로써 당업자에게 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따라 전하 손실이 상당히 감소된 나이트라이드 층을 구비한 예시적인 메모리 셀 구조를 도시한다.
도 2는 본 발명의 일 실시예에 따라 전하 손실이 상당히 감소된 나이트 라이드 층 및 나이트라이드 스페이서를 구비한 예시적인 메모리 셀 구조를 도시한다.
도 3은 본 발명의 일 실시예에 따라 메모리 셀 구조를 제조하는 예시적인 흐름 챠트를 도시한다.
도 4는 본 발명의 일 실시예에 따라 나이트라이드 층을 제조하는 예시적인 흐름 챠트를 도시한다.
본 발명은 전하 손실이 감소된 나이트라이드 층을 구비한 메모리 셀 구조와 이를 제조하는 방법에 관한 것이다. 하기의 상세한 설명은 본 발명의 실행에 따르는 특정 정보를 포함한다. 기술분야의 당업자는 본 발명이 본 출원서에 특정하게 기재한 바와 다른 방식으로 구현될 수 있음을 인식할 것이다. 더욱이, 본 발명의 특정 세부사항들 중 일부는 논의되지 않았는바, 이는 본 발명을 모호하게 하지 않기 위함이다.
본 출원의 도면들 및 이에 대한 상세한 설명은 단지 본 발명의 예시적인 실시예들에 관한 것이다. 간략함을 위해, 본 발명의 다른 실시예들은 본 출원서에 특별히 기재하지 않으며 본 도면들에 의해 특별히 도시되지 않는다.
도 1은 본 발명의 일 실시예에 따른 예시적인 메모리 셀 구조(100)를 도시한다. 더욱 상세하게 후술하는 바와 같이, 메모리 셀 구조(100)의 나이트라이드 층 (120)은 공지의 메모리 셀 구조들에 비해 전하 손실이 상당히 감소하고, 결과적으로 메모리 디바이스 성능이 크게 개선된다.
메모리 셀 구조(100)는 예를 들면 SONOS 유형의 메모리 디바이스에서 사용될 수 있다. 예를 들면, 메모리 셀 구조(100)는 고밀도 플래시 메모리 디바이스를 달성하기 위해 Advanced Micro Devices, Inc.(AMD)의 MirrorBitTM 메모리 디바이스들과 같이 메모리 셀 내부의 개별 위치에 두 개의 독립적인 비트들을 저장하는데 사용될 수 있다. 메모리 셀 구조(100)는 실리콘 기판(110)을 포함하며, 여기서 터미널 영역(112) 및 터미널 영역(114)이 채널 영역(116)의 양단에 서로 마주보며 형성된다. SONOS 유형의 메모리 디바이스에서, 특정 동작 동안에, 예컨대 제 1비트를 쓰기, 읽기 및 소거하는 동작 동안에 터미널 영역(112)은 드레인 터미널로 구성되고, 그리고 터미널 영역(114)은 소스 영역으로 구성된다. 다른 동작 동안에, 예컨대 제 2 비트를 쓰기, 읽기 및 소거하는 동작 동안에 터미널 영역(114)은 드레인 터미널로 구성되고, 그리고 터미널 영역(112)은 소스 영역으로 구성된다.
도 1에 도시된 바와 같이, 메모리 셀 구조(100)는 기판(100) 위에 위치한 게이트 스택(118)을 포함하여 트랜지스터를 형성한다. 게이트 스택(118)은 ONO 스택(105) 및 이 ONO 스택(105) 위에 위치한 게이트 층(130)을 포함한다. ONO 스택(105)의 제 1 옥사이드 층(115)은 실리콘 옥사이드(SiO2)("옥사이드")를 포함하고, 기판(110)의 채널 영역(116) 위에 위치한다. 나이트라이드 층(120)은 제 1 옥사이드 층(115) 위에 위치하며 메모리 셀 구조(100)에 대한 전하 저장층으로서 기능한 다. 나이트라이드 층(120)은 상당히 감소된 수소 함유량을 갖는 고유한 실리콘 나이트라이드(Si3N4) 층을 포함한다. 예를 들면, 나이트라이드 층(120)에서 수소 함유량은 대략 0 내지 0.5 범위의 원자 백분율(atomic percent)을 가지며, 이는 대략 1 내지 2 원자 백분율의 수소 함유량을 갖는 종래 나이트라이드 층에 비하면 수소 함유량이 상당히 감소한 것이다. 도 3 및 도 4에 관해 후술하는 바와 같이, 나이트라이드 층(120)에서 수소 함유량을 감소시키기 위해 고유한 제조 공정이 사용된다. ONO 스택(105)의 제 2 옥사이드 층(125)은 또한 옥사이드를 포함하고 나이트라이드 층(120) 위에 위치한다. 게이트 층(130)은 제 2 옥사이드 층(125) 위에 위치한다.
나이트라이드 층(120)의 수소 함유량이 감소하였기 때문에, 후속 프로그램 동작 동안에 나이트라이드 층(120)에서 자유롭게될 수 있는 수소 라디칼의 양이 상당히 줄어든다. 결국, 나이트라이드 층(120)에서 전하 손실이 상당히 줄어든다. 유리하게, 나이트라이드 층(120)에서 전하 손실의 감소로 인해 결과적인 메모리 셀 구조(100)의 임계 전압 변동이 상당히 줄어든다. 게다가, 나이트라이드 층(120)에서 전하 손실의 감소는 메모리 셀 구조(100)에서 프로그램 데이터 손실의 가능성을 줄이고 프로그램 능력 손실의 가능성을 축소한다. 또 다른 이점으로, 나이트라이드 층(120)의 수소 함유량의 감소는 제 1 옥사이드 층(115) 및 제 2 옥사이드 층(125)과 같은 인접한 실리콘 옥사이드 층들로의 수소 이동량을 줄인다는 점이다. 요컨대, 메모리 셀 구조(100)는 메모리 디바이스의 성능을 크게 개선한다.
도 2는 본 발명의 일 실시예에 따른 예시적인 메모리 셀 구조(200)를 도시한 다. 도 1과 유사하게, 메모리 셀 구조(200)는 실리콘 기판(210) 및 이 실리콘 기판(210)의 채널 영역 위에 위치한 게이트 스택(218)을 포함한다. 터미널 영역(212) 및 터미널 영역(214)이 기판(210)의 채널 영역(216) 양단에 서로 마주보며 형성된다.
게이트 스택(218)은 ONO 스택(205) 및 게이트 층(230)을 포함하며, 여기서 ONO 스택(205) 및 게이트 층(230)은 각각 도 1의 ONO 스택(105) 및 게이트 층(130)에 대응한다. 이와 같이, ONO 스택(205)의 제 1 옥사이드 층(215)과 제 2 옥사이드 층(225) 사이에 위치한 나이트라이드 층(220)은 도 1의 나이트라이드 층(120)에 관해서 전술한 바와 같이 상당히 줄어든 수소 함유량을 갖는 나이트라이드 층을 포함하며, 따라서 나이트라이드 층(220)의 전하 손실은 상당히 줄어든다.
역시 도 2에서, 게이트 스택(218)의 측벽들 상에 스페이서들(235)이 형성된다. ONO 스택(205)의 나이트라이드 층(220)과 같이, 스페이서들(235)은 수소 함유량이 상당히 감소된 나이트라이드를 포함하는바, 예컨대 상기 수소 함유량은 대략 1 내지 2 범위의 원자 백분율을 갖는 종래와는 대조적으로 대략 0 내지 0.5 범위의 원자 백분율을 갖는다. 스페이서들(235)에서 수소 함유량이 상당히 감소하였기 때문에, 상당히 작은 양의 수소만이 ONO 스택(205)의 나이트라이드 층(220)으로 도달할 수 있고, 이에 따라 나이트라이드 층(220)에서 수소 라디칼의 현존량이 줄어들고, 궁극적으로 나이트라이드 층(220)에서 전하 손실이 감소한다. 즉, 종래 메모리 셀에서, ONO 스택(205)에 인접한 스페이서들(235)은 수소의 다른 원천이 되었고, 결과적으로 나이트라이드 층(220)에서 전하 손실을 야기했으며, 이에 따라 종래 메 모리 셀 구조들에서 전술한 부정적인 효과들을 제공하여 궁극적으로 메모리 디바이스 성능을 저하시켰다. 이와 대조적으로, 본 발명에 따르면, 메모리 셀 구조(200)에서 임계 전압 변동, 프로그램 데이터 손실의 가능성, 및 프로그램 능력 손실의 가능성이 모두 상당히 감소하였으며, 결과적으로 메모리 디바이스 성능이 개선되었다. 게다가, 스페이서들(235)의 수소 함유량의 감소는 제 1 옥사이드 층(215) 및 제 2 옥사이드 층(225)과 같은 인접한 실리콘 옥사이드 층들로의 수소 이동량을 줄인다.
도 3에서, 본 발명의 일 실시예에 따른 메모리 셀 구조를 제조하는 예시적인 방법을 흐름 챠트(300)로 도시한다. 기술분야의 당업자에게 명백한 특정 세부사항 및 특징들은 도 3의 흐름 챠트(300)에 기재하지 않았다. 예를 들면, 기술분야에 공지된 바와 같이, 한 단계는 하나 이상의 부차적인 단계들로 구성되거나 특유의 장비 또는 물질들을 포함할 수 있다. 흐름 챠트(300)에 도시된 단계들(305 내지 340)이 본 발명의 일 실시예를 설명하기에 충분할지라도, 본 발명의 다른 실시예들은 흐름 챠트(300)에 도시된 단계들과 다른 단계들을 이용할 수 있다.
단계(305)에서 공정 단계가 시작되며, 단계(310)에서 반도체 기판이 제공된다. 예를 들어 도 2를 참조하면, 채널 영역(216)에 의해 터미널 영역(214)으로부터 이격된 터미널 영역(212)을 구비한 반도체 기판(210)이 단계(310) 동안에 제공된다. 그 다음, 단계(315)에서 제 1 옥사이드 층이 상기 기판의 채널 영역 위에 형성된다. 예를 들어 도 2를 참조하면, 제 1 옥사이드 층(215)이 단계(315) 동안에 채널 영역(216) 위에 형성된다.
단계(320)에서, 상기 제 1 옥사이드 층 위에 전하 손실이 감소된 나이트라이드 층을 형성하는데 고유한 CVD 공정이 사용된다. 예시적인 실시예에서, 실란과 고반응성 형태의 질소를 포함하는 전구체가 대략 400 내지 650℃의 온도에서 CVD 공정에 사용된다. 예를 들면, 질소(N2)를 분해하여 고반응성 형태의 질소, 즉, "질소 라디칼(nitrogen radical)"를 형성하는데 마이크로파 에너지 또는 다른 유사한 공정이 사용될 수 있다. 전술한 고유한 CVD 공정을 사용하여, 수소 함유량이 상당히 감소된 나이트라이드 층이 획득된다. 전술한 바와 같이, 나이트라이드 층에서 수소 함유량의 감소는 나이트라이드 층에서 전하 손실을 줄인다. 도 2를 참조하면, 나이트라이드 층(220)은 단계(320) 동안에 제 1 옥사이드 층(215) 위에 형성된다.
단계(325)에서, 제 2 옥사이드 층이 상기 나이트라이드 층 위에 형성된다. 상기 제 1 옥사이드 층, 나이트라이드 층, 및 제 2 옥사이드 층이 ONO 스택을 형성한다. 예를 들어 도 2를 참조하면, 단계(325) 동안에 나이트라이드 층(220) 위에 제 2 옥사이드 층(225)이 형성되어 ONO 스택(205)을 형성한다. 단계(330)에서, 게이트 층이 ONO 스택의 제 2 옥사이드 층 위에 형성되어 게이트 스택을 형성한다. 예를 들면, 도 2를 참조하여, 게이트 층(230)이 제 2 옥사이드 층(225) 위에 형성되어 게이트 스택(218)을 형성한다.
필요한 경우, 단계(335)와 같은 추가적인 단계가 존재할 수 있으며, 이 단계에서는 전술한 본 발명의 고유한 CVD 공정이 게이트 스택의 측벽들 상에 스페이서들을 형성하는데 사용된다. 주목할 사항으로, 단계(335)는 간결함을 위해 본 명세 서에서 도시되거나 논의되지 않은 다수의 선행 단계 및 다양한 부차적인 단계들을 필요로 한다. 따라서, 수소 함유량이 적은 스페이서들이 게이트 스택의 측벽 상에 형성된다. 전술한 바와 같이, 예시적인 실시예에서, 실란 및 고반응성 형태의 질소를 포함하는 전구체가 대략 400 내지 650℃의 온도에서 CVD 공정에 사용되어 스페이서를 형성하는 나이트라이드 막을 형성한다. 이러한 고유한 CVD 공정으로 인해, 상당히 적은 량의 수소 함유량을 갖는 나이트라이드 스페이서가 획득된다. 도 2를 참조하면, 단계(335) 동안에 스페이서들(235)이 게이트 스택(218)의 측벽들 상에 형성된다. 부가적인 제조 공정들이 또한 흐름 챠트(300)에 도시된 단계들의 전, 단계들 동안, 및/또는 단계들 후에 수행될 수 있지만, 예시적인 공정은 단계(340)에서 완료된다.
도 4에서, 본 발명의 일 실시예에 따른 나이트라이드 층을 제조하는 예시적인 방법이 흐름 챠트(400)에 도시된다. 기술분야의 당업자에게 명백한 특정 세부사항 및 특징들은 도 4의 흐름 챠트(400)에 기재하지 않았다. 예를 들면, 기술분야에 공지된 바와 같이, 한 단계는 하나 이상의 부차적인 단계들로 구성되거나 특유의 장비 또는 물질들을 포함할 수 있다. 흐름 챠트(400)에 도시된 단계들(405 내지 425)이 본 발명의 일 실시예를 설명하기에 충분할지라도, 본 발명의 다른 실시예들은 흐름 챠트(400)에 도시된 단계들과 다른 단계들을 이용할 수 있다.
흐름 챠트(400)에 도시된 공정은 예를 들면 도 2의 메모리 셀 구조(200)의 나이트라이드 층(220) 및 스페이서들(235)과 같은 피처(feature)들을 형성하는데 사용될 수 있다. 실제로, 흐름 챠트(400)는 전하 손실을 줄이기 위해 수소 함유량 이 감소된 나이트라이드 층이나 나이트라이드 막을 형성하도록 수많은 반도체 제조 애플리케이션들에서 사용될 수 있다.
단계(405)에서 제조 공정이 시작되고, 단계(410)에서 중간 반도체 구조가 제공된다. 중간 반도체 구조는 그 위에 전하 손실이 감소된 나이트라이드 층이 제조될 영역을 구비한다. 도 2에서, 중간 반도체 구조의 예는 그 위에 제 1 옥사이드 층(215)을 구비한 기판(210)이며, 여기서 본 방법은 제 1 옥사이드 층(215) 위에 나이트라이드 층(220)을 형성하는데 사용된다. 중간 반도체 구조의 다른 예는 위에 게이트 스택(218)을 구비한 기판(210)이며, 여기서 본 방법은 도 2의 게이트 스택(218)의 측벽들 상에 스페이서들(235)을 형성하는데 사용된다.
단계(415)에서, 전술한 본 발명의 고유의 CVD 공정이 상기 중간 반도체 구조 위에 수소 함유량이 감소된 나이트라이드 층을 형성하는데 사용된다. 전술한 바와 같이, 예시적인 실시예에서, 실란 및 고반응성 형태의 질소를 포함하는 전구체가 대략 400 내지 650℃의 온도에서 CVD 공정에 사용되어 나이트라이드 층을 형성한다. 이러한 고유의 CVD 공정으로 인해, 수소 함유량이 상당히 줄어든 나이트라이드 층을 얻을 수 있다. 전술한 바와 같이, 나이트라이드 층에서 수소 함유량의 감소로 인해 이 나이트라이드 층의 전하 손실이 감소된다.
단계(420)에서, 단계(415)의 CVD 공정 동안에 사용된 온도보다 높은 온도에서 어닐링 공정이 수행되어 단계(415)에서 형성된 나이트라이드 층의 수소 함유량을 더 감소시킨다. 예시적인 실시예에서, 산소(O2) 또는 아산화질소(N2O) 대기를 사 용하는 대략 900-1000℃ 온도 범위의 어닐링 공정이 나이트라이드 층으로부터 추가로 수소 원자들을 자유롭게 하며, 이에 따라 단계(415) 동안에 형성된 나이트라이드 층의 수소 함유량을 더 줄이는데 사용된다. 따라서, 나이트라이드 층에서의 전하 손실이 단계(420) 동안에 더욱 축소될 수 있다. 도 2의 메모리 셀 구조(200)의 나이트라이드 층(220)을 제조하는데 사용될 때, 상기 나이트라이드 층에서 전하 손실이 상당히 감소하기 때문에 메모리 디바이스 성능이 더욱 개선된다. 부가적인 제조 공정이 흐름 챠트(400)의 단계 전, 단계 동안, 및/또는 단계 후에 또한 수행될 수 있지만, 예시적인 공정은 단계(425)에서 완료된다.
본 발명의 예시적인 실시예들의 상기 기재로부터, 본 발명의 범위를 벗어남이 없이 본 발명의 사상을 구현하는데 다양한 기술들이 사용될 수 있음은 명백하다. 게다가, 본 발명이 특정 실시예들을 기준으로 기술되었지만, 기술분야의 당업자는 본 발명의 사상 및 범위를 벗어남이 없이 형태 및 세부사항이 변경될 수 있음을 인식할 것이다.
예를 들면, 본 발명의 고유한 나이트라이드 층의 형성 공정은 MirrorBitTM 메모리 디바이스와는 다른 디바이스, 예를 들면 부동 게이트 메모리 디바이스와 같은 디바이스에서 나이트라이드 층들을 제조하는데 사용될 수 있다. 이러한 경우에, 즉, 본 발명의 고유한 나이트라이드 층의 형성 공정이 부동 게이트 메모리 디바이스에서 사용되는 경우에, ONO 스택은 폴리실리콘 부동 게이트 위에 위치하며, 여기서 폴리실리콘 부동 게이트는 터널 옥사이드 층에 의해 실리콘 기판으로부터 분리 된다. 부동 게이트 메모리 디바이스에서 ONO 스택의 상부에 위치하는 것은 전형적으로 폴리실리콘 제어 게이트이다. 본 발명의 고유한 나이트라이드 층이 유리하게 되는 메커니즘은 전술한 바와 유사하다. 예를 들면, ONO 스택의 나이트라이드 층에서 낮은 수소 함유량으로 인해, 더 적은 수소 라디칼들이 생성되고, 그리하여 임계 전압 변동, 전하 손실, 인접한 층들로의 수소 확산을 방지하며, 이는 부동 게이트 메모리 디바이스에서 성능 저하 및 신뢰성 문제를 방지한다.
전술한 예시적인 실시예들은 모든 면에서 설명적인 것이며 제한적으로 되어서는 안 된다. 또한, 본 발명은 본 명세서에서 개시된 특정 예시적인 실시예들로 한정되지 않으며, 본 발명의 범위를 벗어남이 없이 다양한 재배열, 변경, 및 치환이 가능하다.
따라서, 낮은 전하 손실을 갖는 나이트라이드 층을 구비한 메모리 셀 구조와 이를 제조하는 방법이 개시되었다.

Claims (10)

  1. 메모리 셀 구조 제조방법으로서,
    반도체 기판을 제공하는 단계(310)와;
    상기 반도체 기판 위에 제 1 실리콘 옥사이드 층을 형성하는 단계(315)와;
    실란 및 반응성 질소의 혼합물을 포함하는 전구체를 제공하는 단계(320)와;
    400～650℃의 CVD 공정에서 상기 전구체를 사용하여 상기 제 1 실리콘 옥사이드 층 위에 실리콘 나이트라이드 층을 형성하는 단계(320) -상기 반응성 질소는 질소 라디칼들을 포함하며, 상기 질소 라디칼들은 상기 실리콘 나이트라이드 층이 감소된 수소 함유량을 갖도록 함- 와;
    상기 실리콘 나이트라이드 층 위에 제 2 실리콘 옥사이드 층을 형성하는 단계(325)와;
    상기 제 2 실리콘 옥사이드 층 위에 게이트 층을 형성하는 단계(330)와; 그리고
    상기 제 1 실리콘 옥사이드 층, 상기 실리콘 나이트라이드 층, 상기 제 2 실리콘 옥사이드 층, 그리고 상기 게이트 층을 포함하여 이루어진 게이트 전극 스택의 양 측벽에 스페이서를 형성하는 단계
    를 포함하며,
    상기 스페이서는 감소된 수소 함유량을 갖는 실리콘 나이트라이드를 포함하도록 400～650℃의 CVD 공정에서 상기 전구체를 사용하여 형성되며, 상기 감소된 수소 함유량은 상기 실리콘 나이트라이드 층에서 전하 손실을 줄이는 것을 특징으로 하는 메모리 셀 구조 제조방법.
  2. 제1항에 있어서,
    900～1000℃의 온도 범위에서 산소 또는 아산화질소의 대기를 사용하여 상기 실리콘 나이트라이드 층을 어닐링하는 단계(420)를 더 포함하는 것을 특징으로 하는 메모리 셀 구조 제조방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 실리콘 나이트라이드 층은 1.0의 원자 백분율보다 적은 수소 함유량을 갖는 것을 특징으로 하는 메모리 셀 구조 제조방법.
  9. 제1항에 있어서,
    상기 실리콘 나이트라이드 층은 0 보다 크지만 0.5 이하인 원자 백분율의 수소 함유량을 갖는 것을 특징으로 하는 메모리 셀 구조 제조방법.
  10. 삭제
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