JP4139266B2 - 半導体メモリ用のメモリ素子を製造する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置の製造技術の分野に関連し、特にゲート電極に隣接する側壁を有する半導体装置の製造方法に関連する。
【０００２】
【従来の技術】
この種の技術分野では、半導体装置の高性能化及び高機能化等により、半導体装置の微細化が進んでいる。このような微細化は、半導体メモリの技術分野で特に著しい（従来の半導体メモリについては、例えば特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−２３７３３０号公報
【０００４】
【発明が解決しようとする課題】
半導体装置の微細化及び膜の薄化が進むにつれて、新たな問題点も浮上してくる。例えば、成膜後に膜中の物質が半導体装置内に拡散し、半導体装置の特性に悪影響を与えることも生じ得る。
【０００５】
より具体的には、シリコン基板に形成されたＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの中で、ある膜に含まれていた水素が拡散すると、界面準位、トラップ準位、絶縁膜の固定電荷量等が変化し得る。このため、ＭＯＳトランジスタの電圧閾値や、チャネルコンダクタンスｇｍが、所望の値から変化してしまう虞が生じる。また、ゲート絶縁膜上の窒化シリコン膜に電荷を蓄える構造の不揮発性メモリに、そのような水素が侵入すると、蓄積する電荷量が変動し、電荷保持特性等が劣化してしまう虞が生じる。
【０００６】
ところで、この種の半導体装置のゲート電極周囲（周囲の少なくとも一部）には、側壁又は側壁スペーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）と呼ばれる絶縁部材が設けられる。この側壁は、様々な用途に使用されるが、例えば、イオン注入時の自己整合マスクとして、側壁材料のエッチング選択比を利用した自己整合コンタクトマスクとして、ゲート電極（特に側面側）の保護膜等として使用される。
【０００７】
説明の便宜上例えば１０００オングストロームの膜厚の側壁を、ポリシリコンより成るゲート電極の周りに形成することを想定する。側壁を形成するために成膜した膜のカバレッジが良好ならば、成膜された膜の厚さと側壁の厚さ（長さ）とは同程度になる。従って、側壁を酸化シリコン（ＳｉＯ_２）で形成するならば、ゲート電極の形状をパターニングした後に、酸化シリコンを約１０００オングストロームの厚さで全面に成膜し、異方性エッチングで側壁を形成することになる。しかしながら、全面に成膜した酸化シリコンの厚みだけを過不足無くエッチングすることは困難であり、例えばエッチングしすぎた場合はシリコン基板に損傷を与えてしまうことが懸念される。
【０００８】
そこで、全面に酸化シリコン（ＳｉＯ_２）を成膜した後に、窒化シリコン（ＳｉＮ）を成膜し、その後に異方性エッチングを行うことで、２層構造の側壁を形成することが考えられる。窒化シリコンと酸化シリコンのエッチングに対する選択比（エッチレートの相違）を利用して、窒化シリコンのエッチングが終了した時点で、窒化シリコンのエッチングを止めることが可能になるからである。この場合において、窒化シリコンの膜厚が薄い場合は（例えば、２００オングストローム）、その後に膜厚の大きな酸化シリコン（例えば、８００オングストローム）を除去しなければならない。しかし、その除去作業時は、厚い酸化シリコンのみをエッチングしようとした上記の場合と同様に、必ずしも容易ではない。逆に、窒化シリコンの膜厚を厚くして（例えば、８００オングストローム）、酸化シリコンの膜厚を薄くすると（例えば、２００オングストローム）、側壁を形成するためのエッチングに関する問題点を回避すること自体は可能になる（ＳｉＮのエッチング終了時点で側壁の大部分は形成され、その後に膜厚の薄いＳｉＯ_２を除去することは容易だからである。）。しかしながら、従来の手法で成膜されるシリコン窒化膜（ジクロロシラン（ＳｉＣｌ_２Ｈ_２）を利用して形成される窒化膜（ＤＣＳ−ＳｉＮ膜））には、余分な水素が比較的多く混ざっており、この水素がその後に拡散してトランジスタの特性を劣化させることが懸念される。この場合に、ＳｉＮ膜からの水素の侵入を抑制できる程度に充分に酸化シリコンの厚みを厚くすると、厚い酸化シリコンをエッチングする際の上記の問題点を引き起こすだけでなく、ゲート電極間の距離も大きくする必要が生じ、半導体装置の微細化の要請に反することにもなる。
【０００９】
本発明は、上記のような問題点に鑑みてなされたものである。本願の課題は、半導体装置の特性が、側壁に含まれていた水素によって劣化することを抑制することが可能な半導体装置の製造方法を提供することである。
【００１０】
本願の別の課題は、半導体装置の特性が、側壁に含まれていた水素によって劣化することを抑制することが可能であり、ゲート電極下部に設けられた電荷蓄積層が水素により汚染されることを抑制することが可能な半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、
半導体基板内のチャネル領域を挟むように前記半導体基板内に形成されるソース及びドレイン領域と、ゲート絶縁膜を介して前記チャネル領域上に形成されるゲート電極とを有する半導体装置の製造方法であって、
前記半導体基板に、絶縁材料より成るゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に成膜されゲート電極となる材料を、所定の形状にパターニングする工程と、
前記ゲート電極となる材料を被覆するようにシリコン酸化膜を成膜する工程と、
四塩化ケイ素及びアンモニアを利用して、前記シリコン酸化膜上にシリコン窒化膜を成膜する工程と、
異方性ドライエッチを行うことで、前記ゲート電極となる材料周囲の少なくとも一部に側壁を形成する工程
より成ることを特徴とする半導体装置の製造方法
が、提供される。
【００１２】
【発明の実施の形態】
図１は、本願実施例で使用することの可能なＬＰ−ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装置の概略図である。このＣＶＤ装置は、低圧に維持された反応室内で、化学気相成長法を利用して、半導体ウエハに所望の膜を成膜する装置である。本実施例では、このＣＶＤ装置を利用して、ゲート電極に隣接する窒化シリコン及び酸化シリコンより成る側壁スペーサを形成する。
【００１３】
ＣＶＤ装置１００は、反応室を包囲する内側チューブ（ｉｎｎｅｒ ｔｕｂｅ）１０２と、この内側チューブを包囲する外側チューブ（ｏｕｔｅｒ ｔｕｂｅ）１０４とを有する。内側チューブ１０２内の反応室には、複数の半導体ウエハを支持するウエハ支持部１０６が設けられている。このＣＶＤ装置１００では、ウエハ支持部１０６により、半導体ウエハ１０８の成膜される面が水平に維持され、複数の半導体ウエハ１０８が等間隔に垂直方向に並べられる。ＣＶＤ装置１００は排気部１１０を有し、これは、反応室における化学反応の結果生じる不要なガスを外部に排気する。排気する反応生成物を含んだガスは、トラップ１１２を通じてトラップされる。ＣＶＤ装置１００は、内側チューブ１０２内の反応室にガスを供給するためのガス導入部１１４を有する。ガス導入部１１４から反応室に供給されるガスは、反応室の雰囲気を形成するガス（例えば、窒素ガス（Ｎ_２））、及び薄膜を構成する元素を含むガス（例えば、シリコン（Ｓｉ）を含むガス、窒素（Ｎ）を含むガス）である。本実施例では、気相成長法にて成膜することを想定しているので、反応室にはガス（気体）が導入される。従って、液体原料や固体原料を使用する場合には、それらを気化してガス導入部１１４に与える必要がある。例えば、本実施例で使用される四塩化ケイ素（ＳｉＣｌ_４）（テトラクロロシラン（ＴＣＳ））は液体原料であるため、気化された後にガス導入部１１４に供給される。ＣＶＤ装置１００は、メカニカルブースタポンプのようなポンプ（図示せず）を有し、それは、反応室内の圧力を真空に（又は所望の低圧力に）維持する。化学気相成長を低圧で行うことは、膜の成長速度を制御し、膜厚の均一化を図る観点から有利である。
【００１４】
図２は、本願実施例による半導体装置の製造方法の主要な工程を示す。図２（Ａ）に示される工程では、シリコン基板２０２の全面に、例えば３０オングストロームの膜厚の酸化シリコン（ＳｉＯ_２）より成るゲート絶縁膜２０４が成膜される。
【００１５】
図２（Ｂ）に示される工程では、ゲート絶縁膜２０４の全面に、例えば２０００オングストロームの膜厚のポリシリコン膜２０６が成膜される。ポリシリコン膜２０６は、例えばフォトリソグラフィのような技術を利用して、所望の形状にパターニングされる。このポリシリコン膜２０６は、その後の不純物の注入工程及びアニール工程を経てゲート電極となるものである。
【００１６】
図２（Ｃ）に示される工程では、例えば１５０オングストロームの膜厚の酸化シリコン膜（ＨＴＯ膜）２０８が全面に成膜される。この膜は、シラン（ＳｉＨ_４）原料又はＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）原料に酸素を反応させることで、形成され得る。
【００１７】
図２（Ｄ）に示される工程では、始めに、反応室の圧力が約０．００１Ｔｏｒｒに低減される。反応室の温度は所定の温度に設定されるが、この場合に、反応室に窒素ガス（Ｎ_２）を導入しながら温度を徐々に上昇させるように制御が行われる。所定の温度は、好ましくは６８０℃乃至７５０℃の範囲内であり、本実施例では７００℃である。
【００１８】
次に、気化された四塩化ケイ素（ＳｉＣｌ_４）が、ガス導入部１１４から所定の流量で反応室に供給される。所定の流量は、好ましくは５０ｓｃｃｍ乃至１００ｓｃｃｍであり、本実施例では６０ｓｃｃｍである。また、アンモニア（ＮＨ_３）も、ガス導入部１１４から所定の流量で反応室に供給される。所定の流量は、好ましくは０．５ＳＬＭ乃至２ＳＬＭであり、本実施例では０．６ＳＬＭ（＝６００ｓｃｃｍ）である。この条件下で、例えば２時間の間気相成長を行うことで、ＨＴＯ膜２０８上に、例えば９７０オングストロームの膜厚の窒化シリコン膜（ＳｉＮ）が全面に成膜される。その後、反応室の温度は下げられ、反応室に供給するガスは窒素ガスに変更される（パージ）。
【００１９】
図２（Ｅ）に示される工程では、異方性ドライエッチを行うことで、窒化シリコン膜２１０がエッチングされ、ゲート電極に隣接する側壁スペーサが形成される。以後、当該技術分野で既知の製造工程を経て、図２（Ｆ）に示されるようなＭＯＳトランジスタ（半導体装置）が形成される。即ち、チャネル領域を挟むようにしてシリコン基板２０２内にソース／ドレイン領域２１２が形成される。このチャネル領域上には、ゲート絶縁膜２０４を介してゲート電極２０６が位置している。このゲート電極２０６の側面側に、側壁２０８，２１０が形成されている。なお、本実施例では、高濃度及び低濃度の不純物濃度を有する二重拡散領域２１２が形成されている。簡単のため、説明を省略しているが、低濃度の不純物注入は、ポリシリコン膜２０６のパターニング後であって側壁２０８，２１０の形成される前に行われる。
【００２０】
図３は、本願実施例により成膜された窒化シリコン膜（ＴＣＳ−ＳｉＮ膜）に関する赤外線吸収スペクトルを示す。比較のため、従来の手法により成膜された窒化シリコン膜（ＤＣＳ−ＳｉＮ）に関する吸収スペクトルも示されている。
（Ａ）本願実施例による窒化シリコン膜の成膜における主な諸条件は次のとおりである。
【００２１】
プロセス温度：７００℃
圧力：０．８５Ｔｏｒｒ
ＳｉＣｌ_４（ＴＣＳ）ガスの流量：６０ｓｃｃｍ
ＮＨ_３ガスの流量：０．６ＳＬＭ
（Ｂ）従来の手法による窒化シリコン膜の成膜における主な諸条件は次のとおりである。
【００２２】
プロセス温度：７６０℃
圧力：０．１９Ｔｏｒｒ
ＳｉＣｌ_２Ｈ_２（ジクロロシラン（ＤＣＳ））ガスの流量：１００ｓｃｃｍ
ＮＨ_３ガスの流量：６００ｓｃｃｍ。
【００２３】
図示されているように、何れの吸収スペクトルも、２２００ｃｍ^−１近辺にピークを示し、この吸収スペクトルはシリコンと水素の結合（Ｓｉ−Ｈ）に関する振動スペクトルに相当する。２つのグラフを対比すると、Ｓｉ−Ｈに関するＴＣＳ−ＳｉＮ膜のスペクトル強度は、ＤＣＳ−ＳｉＮ膜より非常に小さいことが分かる（スペクトル強度は１／５より小さい。）。このことは、ＳｉＮ膜に含まれる水素については、ＤＣＳ−ＳｉＮ膜よりも、ＴＣＳ−ＳｉＮ膜の方が少ないことを意味する。従って、本実施例のように、ＴＣＳを利用してＳｉＮ膜を成膜すると、水素の少ないＳｉＮ膜即ち側壁を形成することが可能になる。
【００２４】
図４は、本発明を利用することの可能なメモリ素子の部分概略図を示す。図２で説明したのと同様の要素には同一の参照番号が付されている。この例では、ゲート酸化膜２０４上に、窒化シリコンより成る絶縁膜（電荷蓄積層）２０５が成膜されており、この絶縁膜２０５上にゲート電極２０６が設けられている。この３層構造の側面側には側壁２０８，２１０が形成されている。電荷蓄積層２０５は、図２（Ｂ）に示される工程に先立って成膜される。窒化シリコンより成る絶縁膜２０５は、電荷を蓄積することが可能である。即ち、この構造は、窒化膜に電荷を保持させる又はそこから電荷を放出させることで、記憶内容を変化させることの可能なフラッシュメモリを形成する。
【００２５】
このようなメモリ素子では、電荷を蓄積する窒化膜２０５中に存在するダングリングボンド（未結合手）が、電荷を捕捉することで、電荷の蓄積が行われる。このような窒化膜２０５に水素が侵入すると、ダングリングボンドに水素が結合し、電荷を保持するためのトラップサイトを減少させてしまう。従来のように、側壁２１０に多くの水素が含まれていると、それだけ多くのトラップサイトが失われてしまう。しかしながら、本実施例の側壁に含まれる水素は少ないので、トラップサイトの減少を抑制することが可能になる。本実施例によるメモリ素子（上記（Ａ）の諸条件で形成したＴＣＳ−ＳｉＮより成る側壁を有するメモリ素子）の電荷保持特性について耐久試験を行ったところ、従来のメモリ素子（上記（Ｂ）の諸条件で形成したＤＣＳ−ＳｉＮより成る側壁を有するメモリ素子）に比べて、４０ｍＶ〜１５０ｍＶ向上することが確認された。
【００２６】
以上説明したように、本願実施例によれば、従来とは異なり、ＴＣＳを利用して窒化膜を形成し、側壁に含まれる水素を減らすことができるので、従来懸念されていたような水素に起因する特性劣化を抑制することが可能になる。また、ゲート電極下の絶縁膜（電荷蓄積層）に電荷を蓄積する形式のフラッシュメモリに本発明を応用すれば、側壁に含まれていた水素によって、電荷蓄積層が汚染されるのを抑制することが可能になる。
【００２７】
本願実施例によれば、ＴＣＳを利用してシリコン窒化膜が成膜される。ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜に比べて膜厚のばらつき（分布）が大きくなる傾向がある。膜厚のばらつきを一様にする観点からは、プロセス温度を低くすることが望ましい。例えば、従来のＤＣＳ−ＳｉＮは７６０℃のような高温で成膜されるが、ＴＣＳ−ＳｉＮは７５０℃以下で成膜することが望ましい。但し、温度が低すぎると、成長速度が遅くなることに起因して、例えばＮＨ_３の分解速度が遅くなることに起因して、形成されるＳｉＮ膜中に水素が混入しやすくなる。このため、温度は６８０℃以上に設定することが望ましい。膜の成長速度を向上させる観点からは、圧力をいくらか高圧にすることが望ましい。例えば、従来のＤＣＳ−ＳｉＮは０．１９Ｔｏｒｒのような低圧力で成膜されるが、ＴＣＳ−ＳｉＮでは０．２Ｔｏｒｒ以上で成膜することが望ましい。但し、高圧にしすぎると、膜のカバレッジ特性が悪くなるので、１．０Ｔｏｒｒ以下で成膜することが望ましい。
【００２８】
本実施例で形成する側壁は比較的厚いので（例えば、それはゲート絶縁膜の数十倍の厚さを有し得る。）、成膜速度だけでなく膜厚の均一性等にも配慮することを要する。これは、ＤＣＳ−ＳｉＮ膜の場合よりも、プロセス温度を低くし、圧力を高くすることで、ＴＣＳ−ＳｉＮ膜の成膜速度に配慮しつつ膜厚の均一化を図ることが可能になる。言い換えれば、膜厚の均一性の観点からは、ある成膜速度でＴＣＳ−ＳｉＮ膜を形成する場合のプロセス温度は、その成膜速度でＤＣＳ−ＳｉＮ膜を形成する場合のプロセス温度よりも低いことが望ましく、その場合のＴＣＳ−ＳｉＮ膜を形成する際の圧力は、ＤＣＳ−ＳｉＮ膜を形成する際の圧力よりも低いことが望ましい。
【００２９】
以下、本発明が教示する手段を列挙する。
【００３０】
（付記１） 半導体基板に、絶縁材料より成るゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に成膜されゲート電極となる材料を、所定の形状にパターニングする工程と、
前記ゲート電極となる材料を被覆するようにシリコン酸化膜を成膜する工程と、
四塩化ケイ素及びアンモニアを利用して、前記シリコン酸化膜上にシリコン窒化膜を化学気相成長法にて成膜する工程と、
異方性ドライエッチを行うことで、前記ゲート電極となる材料周囲の少なくとも一部に側壁を形成する工程
より成ることを特徴とする半導体装置の製造方法。
【００３１】
（付記２） 前記化学気相成長法が、減圧雰囲気で行われることを特徴とする付記１記載の製造方法。
【００３２】
（付記３） 前記化学気相成長法が、６８０℃乃至７５０℃の温度にて行われることを特徴とする付記２記載の製造方法。
【００３３】
（付記４） 前記化学気相成長法が、０．２Ｔｏｒｒ乃至１．０Ｔｏｒｒの圧力にて行われることを特徴とする付記２記載の製造方法。
【００３４】
（付記５） 更に、
前記ゲート絶縁膜上に前記ゲート電極となる材料を成膜するのに先立って、前記ゲート絶縁膜上に、電荷を保持することの可能な窒化膜を成膜する工程と、
前記窒化膜上に前記ゲート電極となる材料を成膜する工程
より成ることを特徴とする付記１記載の製造方法。
【００３５】
（付記６） 前記シリコン窒化膜を成膜する工程が、化学気相成長法により行われることを特徴とする付記５記載の製造方法。
【００３６】
（付記７） 前記化学気相成長法が、６８０℃乃至７５０℃の温度にて行われることを特徴とする付記６記載の製造方法。
【００３７】
（付記８） 前記化学気相成長法が、０．２Ｔｏｒｒ乃至１．０Ｔｏｒｒの圧力にて行われることを特徴とする付記６記載の製造方法。
【００３８】
【発明の効果】
以上のように本発明によれば、半導体装置の特性が、側壁に含まれていた水素によって劣化することを抑制することが可能になる。また、ゲート電極下部に設けられた電荷蓄積層が水素により汚染されることを抑制することも可能になる。
【００３９】
【図面の簡単な説明】
【図１】図１は、ＬＰＣＶＤ装置の概略図を示す。
【図２】図２は、本願実施例による半導体装置の製造方法における主要な工程図を示す。
【図３】図３は、ＳｉＮ膜に関する赤外線吸収スペクトルを示す図である。
【図４】図４は、メモリ素子の部分概略図を示す。
【符号の説明】
１００ ＣＶＤ装置
１０２ 内側チューブ
１０４ 外側チューブ
１０６ ウエハ支持部
１０８ 半導体ウエハ
１１０ 排気部
１１２ トラップ
１１４ ガス導入部
２０２ シリコン基板
２０４ ゲート酸化膜
２０５ 電荷蓄積窒化膜
２０６ ポリシリコン膜
２０８ ＨＴＯ膜
２１０ シリコン窒化膜
２１２ ソース／ドレイン領域

Claims (4)

1. 半導体基板に、絶縁材料より成るゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜上に、電荷を保持することの可能な窒化膜を成膜する工程と、
   前記窒化膜上にゲート電極となる材料を成膜し、所定の形状にパターニングする工程と、
   前記ゲート電極となる材料を被覆するようにシリコン酸化膜を全面に成膜する工程と、
   四塩化ケイ素及びアンモニアを利用して、前記シリコン酸化膜上にシリコン窒化膜を化学気相成長法にて全面に成膜する工程と、
   異方性ドライエッチを行うことで、前記ゲート電極となる材料周囲の少なくとも一部に側壁を形成する工程と、
   を有することを特徴とする半導体メモリ用のメモリ素子を製造する方法。
2. 前記化学気相成長法が、減圧雰囲気で行われることを特徴とする請求項１記載の方法。
3. 前記化学気相成長法が、６８０℃乃至７５０℃の温度にて行われることを特徴とする請求項２記載の方法。
4. 前記化学気相成長法が、０．２Ｔｏｒｒ乃至１．０Ｔｏｒｒの圧力にて行われることを特徴とする請求項２記載の方法。

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