JP5290517B2 - メモリセル構造の製造方法 - Google Patents

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Description

本発明は、半導体デバイス技術分野におけるメモリセル構造の製造方法に関する。
メモリデバイスは、幅広い電子デバイス及びアプリケーションにおけるデータを記録する技術分野において知られている。最近では、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon：シリコン酸化物窒化物酸化物シリコン）型メモリデバイスが導入されている。ＳＯＮＯＳ型フラッシュメモリセルは、ＯＮＯ（Oxide Nitride Oxide：酸化物-窒化物-酸化物）スタック上に配置されたゲート層を備えるゲートスタックを含む。このゲートスタックは、半導体基板の第１端子領域及び第２端子領域間にチャンネル領域が定義される半導体基板上に配置され、その結果トランジスタを形成する。
ＯＮＯスタックには、一般的にシリコン窒化物層（silicon nitride layer:窒化シリコン層ともいわれ、以下、“窒化物層”と記載する）である非導電性誘電層が含まれ、２つのシリコン酸化物層間に配置される。窒化物層は電荷格納媒体として作用する。更に、窒化物層は、窒化物層の片側に電荷を局所的に格納し、この窒化物層の反対側に格納される電荷から独立させることが可能である。それゆえ、ＳＯＮＯＳ型メモリセルは、２つのバイナリビット、例えば、左ビット及び右ビットを記録可能なものとして記載することができる。
ＯＮＯスタックの窒化物層を形成する従来の技術では、メモリデバイスパフォーマンスに悪影響を及ぼすマイナス要因が幾つか生じる場合がある。一般的に、水素化シリコン（ＳｉＨ４）（“シラン”）及びアンモニア（ＮＨ３）、又はジクロロシラン（ＳｉＨ２Ｃｌ２）（以下、“ＤＣＳ：Dichlorosilane”）及びアンモニアからなる前駆体を用いた化学気相成長法（以下、“ＣＶＤ：Chemical Vapor Deposition”）プロセスによって窒化物層が形成される。ＣＶＤプロセス中、アンモニアにおける窒素−水素結合、及び／又はシランあるいはＤＣＳにおけるシリコン−水素結合が分解することが望ましい。これらの結合が分解すると、水素原子が互いに反応し合い、反応チャンバから排出される安定したＨ２分子を形成する。しかし、窒素−水素結合及び／又はシリコン−水素結合のうち、ある程度のものは分解せず、ＯＮＯスタックの窒化膜内に残留する。結果として生じた窒化物層は、一般的に、実質的に水素成分を約１ａｔ％〜約２ａｔ％の範囲含むこととなる。
窒化物層において水素がかなりの量含まれることで、例えば、その後のプログラミングサイクル中、高エネルギー電子が窒化物層に注入されるときに悪影響を及ぼす。窒化物層において、これらの電子が窒素−水素結合及び／又はシリコン−水素結合を分解でき、水素原子（“水素ラジカル”）のかなりの数が遊離されるからである。窒化物層にこれら水素ラジカルが存在することで、窒化物層における電荷損失が発生され、結果としてメモリセルの閾電圧シフトのようなマイナス要因となり、予測不可能なメモリデバイス挙動を結果的に引き起こす。その上、窒化物層における電荷損失が、メモリセルのプログラミングデータ損失及び／又はプログラミング性能の損失を結果的に更に生じさせる。また、ＯＮＯスタックの上部層及び底部層のような隣接酸化物層内へも水素基が移動し得るので、デバイス特性の水準を更に低下し得る。これらマイナス要因が結果としてメモリデバイスの性能不良につながる。
従って、当技術分野において、電荷損失が実質的に減少された窒化物層を備えるメモリセル構造、及びそのメモリセル構造の製造方法を提供することが強く求められている。
本発明は、電荷損失が減少された窒化物層を備えるメモリセル構造、及びその製造方法を提供することを目的とする。本発明は、当技術分野において結果として閾電圧シフト、プログラムされたデータ損失、プログラミング性能の損失、及びデバイス劣化がそれぞれ抑制されたメモリセル構造を提供し、その要求を解決することを目的とする。
一実施形態においては、半導体基板、半導体基板上に配置された第１シリコン酸化物層、第１シリコン酸化物層上に配置された電荷格納層、電荷格納層上に配置された第２シリコン酸化物層、及び第２シリコン酸化物層上に配置されたゲート層がメモリセル構造に含まれる。この例示的な実施形態では、例えば、水素含有量が約０ａｔ％〜約０．５ａｔ％の範囲に減少されたシリコン窒化物あるいは窒化シリコンが電荷格納層に含まれる。この水素含有量の減少分は、その後のプログラミング動作により電荷格納層内に遊離される、水素基含有量の減少量に相当する。結果として電荷格納層において水素含有量が減少されることで、電荷格納層の電荷損失が減少される。電荷格納層における電荷損失が減少されることで、メモリデバイスの閾電圧シフト、プログラミングデータ損失及びプログラミング性能損失が減少されるという利点を有し、それによってメモリデバイスパフォーマンスを改善する。水素含有量の減少分は、隣接層への水素移動量の減少分に更に相当する。
第１シリコン酸化物層、電荷格納層、第２シリコン酸化物層、及びゲート層が、サイドウォールを備えるゲートスタックを形成する。一実施形態に係るメモリセル構造では、ゲートスタックのサイドウォールに隣接するスペーサが更に含まれる。この特定的な実施形態では、各々のスペーサは、水素含有量が減少されたシリコン窒化物を含む。その利点として、スペーサにおいて水素含有量が減少されることで、電荷格納層の電荷損失及び隣接層への水素移動量が減少され、その結果メモリデバイスパフォーマンスが更に改善されることが挙げられる。
もう一つの実施例によると、例えば、メモリセル構造がＳＯＮＯＳ型メモリデバイスにおいて使用される場合、電荷格納層は２ビットを記録することが可能である。もう一つの実施形態では、本発明は、上記で論じられた構造を製造する方法を提供する。本発明の他のフィーチャ及び利点は、当業者にとって、以下の詳細な説明及び添付の図面を再検討することで、より容易に明りょうとなるであろう。
本発明は、電荷損失が減少された窒化物層を備えるメモリセル構造、及びその製造方法を提供することを目的とする。以下の記載は、本発明の実装に包含される特定的な情報を含むものである。当業者であれば、本発明が本文に特定的に論じられる実装とは異なる方法で実装され得ることが理解されよう。更に、本発明の特定的な詳細の幾つかは、本発明をあいまいにしないため、ここでは論じない。
本出願の図面及びそれらに添付された明細書は、単に本発明を例示するためのものである。簡潔を期すため、本発明の他の実施形態を個別の記載、及び本出願の図面による個別の説明は行っていない。
図１は、本発明の一実施形態に係る例示的なメモリセル構造１００を表す。以下の記載により十分に説明されるように、メモリセル構造１００の窒化物層１２０では、従来のメモリセル構造と比較して電荷損失が実質的に減少され、結果としてメモリデバイスパフォーマンスがかなり改善される。
例えば、ＳＯＮＯＳ型メモリデバイスにおいてメモリセル構造１００を用いることができる。高密度のフラッシュメモリデバイスを実現するよう、例えば、アドバンストマイクロデバイス社（ＡＭＤ：Advanced Micro Devices, Inc.）製のミラービット（MirrorBitTM）メモリデバイスのようなメモリセル内の別々のロケーションに２つの独立したビットを記録することについてメモリセル構造１００を用いることができる。チャンネル領域１１６を挟んで端子領域１１２及び端子領域１１４が互いに向かい合って形成されるシリコン基板１１０が、メモリセル構造１００に含まれる。ＳＯＮＯＳ型メモリデバイスでは、例として第１ビットを書き込み、読み出し、あるいは消去することに関するある種の動作中、端子領域１１２がドレイン端子として構成され、端子領域１１４がソース領域として構成され得る。他の動作、例えば第２ビットを書き込み、読み出し、あるいは消去することに関する動作中、端子領域１１４がドレイン端子として構成され、端子領域１１２がソース領域として構成され得る。
図１に示すように、メモリセル構造１００は、基板１１０上に配置されたゲートスタック１１８を含み、トランジスタを形成する。ゲートスタック１１８は、ＯＮＯスタック１０５及びＯＮＯスタック１０５上に配置されたゲート層１３０を含む。ＯＮＯスタック１０５の第１酸化物層１１５は、シリコン酸化物（ＳｉＯ２）（“酸化物”）を含み、基板１１０のチャンネル領域１１６上に配置される。窒化物層１２０は、第１酸化物層１１５上に配置され、メモリセル構造１００用の電荷格納層として作用する。窒化物層１２０は、水素含有量が実質的に減少された、特徴的なシリコン窒化物（Ｓｉ３Ｎ４）層を有する。例えば、窒化物層１２０における水素含有量は、約０ａｔ％〜約０．５ａｔ％の範囲であり、約１％ａｔ％〜約２ａｔ％の水素含有量を含む従来の窒化物層より実質的に水素含有量が減少されている。図３及び図４に関連して以下に記載されるように、窒化物層１２０における水素含有量が減少されることを実現するように固有の製造プロセスが用いられる。ＯＮＯスタック１０５の第２酸化物層１２５も酸化物を含み、窒化物層１２０上に配置される。ゲート層１３０は第２酸化物層１２５上に配置される。
窒化物層１２０の水素含有量が減少されることによる水素基の減少量は、その後のプログラミング動作中窒化物層１２０において水素基が遊離し得る量よりも大きくなる。その結果、窒化物層１２０における電荷損失が実質的に減少される。その利点として、窒化物層１２０における電荷損失が減少されることで、結果として生じたメモリセル構造１００の閾電圧シフトが減少されることが挙げられる。その上、窒化物層１２０における電荷損失の減少が、結果としてメモリセル構造１００におけるプログラムデータ損失ポテンシャルが減少され、及びプログラミング性能損失ポテンシャルが減少される。もう１つの利点として、窒化物層１２０において水素含有量が減少されることで、第１酸化物層１１５及び第２酸化物層１２５のような隣接するシリコン酸化物層への水素移動量を更に減少することが挙げられる。つまり、メモリセル構造１００が、結果としてかなり改善されたパフォーマンスを有するメモリデバイスをもたらす。
図２は、本発明の一実施形態に係る例示的なメモリセル構造２００を表す。図１と同様に、メモリセル構造２００がシリコン基板２１０、及び基板２１０のチャンネル領域２１６上に配置されるゲートスタック２１８を含むことが示される。端子領域２１２及び端子領域２１４は、基板２１０のチャンネル領域２１６を挟んで相互に向かい合って形成される。
ゲートスタック２１８には、ＯＮＯスタック２０５及びゲート層２３０が含まれ、これらＯＮＯスタック２０５及びゲート層２３０は、図１に示すＯＮＯスタック１０５及びゲート層１３０にそれぞれ対応する。同様に、図１の窒化物層１２０と関連して上述されたように、ＯＮＯスタック２０５の第１酸化物層２１５及び第２酸化物層２２５間に配置される窒化物層２２０には、水素含有量が実質的に減少された窒化物層が含まれ、それゆえ窒化物層２２０では電荷損失が実質的に減少される。
引き続き図２を参照すると、スペーサ２３５がゲートスタック２１８のサイドウォール上に形成されることが示される。ＯＮＯスタック２０５の窒化物層２２０のように、スペーサ２３５には、例えば、約１ａｔ％〜約２ａｔ％という従来の水素含有量とは対照的に、水素含有量は約０ａｔ％〜約０．５ａｔ％の範囲に減少されている。スペーサ２３５における水素含有量が実質的に減少されることで、ＯＮＯスタック２０５の窒化物層２２０へと移動する水素量がかなり減少され、次にその結果として窒化物層２２０における水素基の存在量が減少され、最終的に窒化物層２２０における電荷損失が減少される。言い換えれば、従来のメモリセルでは、ＯＮＯスタック２０５に隣接するスペーサ２３５が、窒化物層２２０におけるもう１つ水素源となり、最終的に電荷損失の原因となり、それゆえ、従来のメモリセル構造における上記で論じられたマイナス要因を更に助成し、その結果メモリデバイスパフォーマンス水準の更なる低下につながる。対照的に、本発明に係るメモリセル構造２００では、閾電圧シフト、プログラムデータ損失ポテンシャル、及びプログラミング性能損失ポテンシャルが全て実質的に減少され、結果としてメモリデバイスパフォーマンスが改善される。加えて、スペーサ２３５の水素含有量が減少されることで、第１酸化物層２１５及び第２酸化物層２２５のような隣接するシリコン酸化物層への水素移動量が減少する。
図３を参照すると、本発明の一実施形態に従ったメモリセル構造を製造する一例示的な方法がフローチャート３００に示される。図３のフローチャート３００に省略されたある種の詳細及びフィーチャは、当技術分野の通常の技術を有する者にとって明りょうである。例えば、あるステップが１又はそれ以上のサブステップで構成され、又は特定的な設備あるいは材料を包含できることは当技術分野で知られている。本発明の一実施形態がフローチャート３００に示すステップ３０５〜３４０において十分に表される一方、本発明の他の実施形態ではフローチャート３００に示すこれらのステップとは異なるステップを使用してもよい。
この方法はステップ３０５で開始し、ステップ３１０で半導体基板が提供される。例えば、図２に、チャンネル領域２１６により端子領域２１４から離間される端子領域２１２を有する半導体基板２１０が、ステップ３１０中提供されることが示される。次にステップ３１５では第１酸化物層が基板のチャンネル領域上に形成される。例えば、図２を参照すると、ステップ３１５中、第１酸化物層２１５がチャンネル領域２１６上に形成されることが示される。
電荷損失が減少された窒化物層を第１酸化物層上に形成するように、固有のＣＶＤプロセスがステップ３２０で用いられる。一例示的な実施形態では、温度約４００℃〜約６５０℃でシラン及び高反応性形式の窒素を含む前駆体がＣＶＤプロセスにより使用される。例えば、窒素（Ｎ２）を高反応性形態の窒素に分解するように、つまり、“窒素ラジカル”を形成するように、マイクロ波エネルギー処理、あるいは他の同様な処理を使用してもよい。上述した特徴的なＣＶＤプロセスにより、電荷損失が実質的に減少された窒化物層が実現される。上記で論じられたように、窒化物層において水素含有量が減少されることで、結果として窒化物層の電荷損失が減少される。図２を参照すると、ステップ３２０中、窒化物層２２０が第１酸化物層２１５上に形成されることが示される。
ステップ３２５で第２酸化物層が窒化物層上に形成される。第１酸化物層、窒化物層、及び第２酸化物層がＯＮＯスタックを形成する。例えば、図２を参照すると、ＯＮＯスタック２０５を形成するように、ステップ３２５中、第２酸化物層２２５が窒化物層２２０上に形成されることが示される。ステップ３３０で、ゲート層がＯＮＯスタックの第２酸化物層上に形成され、ゲートスタックを形成する。例えば、図２を参照すると、ゲートスタック２１８を形成するように、ゲート層２３０が第２酸化物層２２５上に形成されることが示される。
必要であれば、ゲートスタックのサイドウォール上にスペーサを形成するように、上記で論じられた本発明の固有のＣＶＤプロセスが利用されるステップ３３５のようなステップを追加することができる。簡潔性を維持するため、本文に示されず、あるいは論じられていないが、ステップ３３５が幾つかの前処理ステップ及び様々なサブステップを要求することに注目される。従って、各々水素含有量が減少されたスペーサが、ゲートスタックのサイドウォール上に形成される。上記で論じられたように、一例示的な実施形態において、シラン及び高反応性形式の窒素を含む前駆体が温度約４００℃〜約６５０℃でＣＶＤプロセスにより使用され、スペーサを形成する窒化物膜を作る。この固有のＣＶＤプロセスにより、窒化物スペーサの水素含有量を実質的に減少することが実現される。図２に、ステップ３３５中、スペーサ２３５がゲートスタック２１８のサイドウォール上に形成されることが示される。追加の製造プロセスがフローチャート３００に示す複数ステップの前、最中、及び／又は後に実行されてもよいが、この例示的なプロセスはステップ３４０において終了する。
図４を参照すると、本発明の一実施形態に係る窒化物層を製造する一例示的な方法がフローチャート４００に示される。当業者にとって明りょうなある種の詳細及びフィーチャは、図４のフローチャート４００から省略されている。例えば、あるステップは１又はそれ以上のサブステップで構成されてよいし、あるいは特定的な設備又は材料を包含してよいことは当技術分野で知られている。本発明の一実施形態がフローチャート４００に示すステップ４０５〜ステップ４２５に十分に表される一方、本発明の他の実施形態ではフローチャート４００に示すこれらのステップとは異なるステップを使用してもよい。
例えば、図２に示すメモリセル構造２００の窒化物層２２０及びスペーサ２３５のようなフィーチャの形成に関して、フローチャート４００に示すプロセスを用いることができる。実際上、電荷損失の減少を実現するため、水素含有量が減少された窒化物層あるいは窒化物膜を形成する幾つかの半導体製造の適用にフローチャート４００を使用することができる。
この方法は、ステップ４０５から開始され、ステップ４１０で中間半導体構造が形成される。電荷損失が減少された窒化物層がその上に製造される領域を、中間半導体構造が有する。図２を参照すると、本発明の方法が第１酸化物層２１５上に窒化物層２２０を形成するように用いられる場合、中間半導体構造はその上に第１酸化物層２１５を備える基板２１０である一例が示される。本発明の方法が図２のゲートスタック２１８のサイドウォール上にスペーサ２３５を形成するように用いられる場合、中間半導体構造のもう１つの例としてその上にゲートスタック２１８を備える基板２１０であることが挙げられる。
水素含有量が減少された窒化物層を中間半導体構造上に形成するように、上記で論じられた本発明の固有のＣＶＤプロセスがステップ４１５で用いられる。上記で論じられたように、一例示的な実施形態では、窒化物層を形成するようにシラン及び高反応性形式の窒素を含む前駆体が約４００℃〜約６５０℃の温度でＣＶＤプロセスにより用いられる。この固有のＣＶＤプロセスにより、窒化物層において水素含有量が実質的に減少されことを実現する。上記で論じられたように、窒化物層の水素含有量が減少されることで、結果として窒化物層の電荷損失が減少される。
ステップ４２０では、ステップ４１５中に形成された窒化物層の水素含有量が更に減少されるように、ステップ４１５のＣＶＤプロセス中使用された温度より高温のアニールプロセスが利用される。一例示的な実施形態では、窒化物層から付加的な水素原子を遊離するように、酸素（Ｏ２）雰囲気又は一酸化二窒素（Ｎ２Ｏ）雰囲気を用いて温度約９００℃〜約１０００℃の範囲でアニールプロセスが利用され、ステップ４１５で形成された窒化物層の水素含有量を更に減少させる。それゆえ、ステップ４２０中に窒化物層の電荷損失が、また更に減少される。図２に示すメモリセル構造２００の窒化物層２２０を製造するようにこのプロセスを使用した場合、窒化物層における電荷損失が実質的減少されることにより、例えば、メモリデバイスパフォーマンスがまた更に改善される。この例示的なプロセスはステップ４２５において終了するが、フローチャート４００の前、最中及び／又は後にも追加の製造プロセスを実行してもよい。
本発明の上述した例示的な実施形態の説明により、様々な技術が本発明の趣旨の範囲から逸脱することなしに本発明の概念を実装するために利用され得る。更に、本発明は、ある種の実施形態を特定的に参照して記載された一方で、当業者であれば、形態及び詳細において本発明の精神と趣旨の範囲を逸脱することなしに改変が可能であることが理解されよう。
例えば、ミラービット（MirrorBitＴＭ）メモリデバイス以外のデバイス、浮遊ゲートメモリデバイスにおいて窒化物層を製造するように、本発明の固有の窒化物層を形成するプロセスを用いることができる。この場合、即ち、本発明の固有の窒化物層を形成するプロセスが浮遊ゲートメモリデバイスで用いられると、ポリシリコン浮遊ゲートがトンネル酸化物層によりシリコン基板から分離される場合、ＯＮＯスタックはポリシリコン浮遊ゲート上に配置される。浮遊ゲートメモリデバイスにおいてＯＮＯスタックの上部に配置されるのは、通常、ポリシリコンコントロールゲートである。この場合でも、本発明の特徴的な窒化物層が有利となるメカニズムは、上述したメカニズムと同様である。例えば、ＯＮＯスタックの窒化物層における水素の低含有量によって、より少ない水素基量が生成され、このことが次に閾電圧シフト、電荷損失、及び隣接層への水素拡散を防ぎ、浮遊ゲートメモリデバイスのパフォーマンス水準の低下、及び信頼性の問題を回避する。
記載された例示的な実施形態は、全ての面において、説明目的のためであると考えられるし、限定されるべきではない。本発明が本文に記載した特定的な実施例に限定されないし、多くの再形成、修正、及び置換が本発明の範囲を逸脱することなしに可能であることが理解されなければならない。
それゆえ、電荷損失が減少された窒化層を備えるメモリセル構造及びその製造方法が記載されている。
本発明の一実施形態に従った電荷損失が実質的に減少された窒化物層を備える一例示的なメモリセル構造の説明図。 本発明の一実施形態に従った電荷損失が実質的に減少された窒化物層及び窒化物スペーサスペーサを備える一例示的なメモリセル構造の説明図。 本発明の一実施形態に従ったメモリセル構造を製造する一例示的なフローチャートの説明図。 本発明の一実施形態に従った窒化物層を製造する一例示的なフローチャートの説明図。

Claims (6)

  1. メモリセル構造を製造する方法であって、
    半導体基板を用意する工程と、
    前記半導体基板上に第１シリコン酸化物層を形成する工程と、
    シラン及び反応性窒素の組み合わせを含む前駆体を用いて、４００℃〜６５０℃の温度でのＣＶＤプロセスにより、前記第１シリコン酸化物層上に、電荷格納層を構成するシリコン窒化物層を形成する工程であって、前記反応性窒素は窒素ラジカルを含み、前記窒素ラジカルが前記シリコン窒化物層の水素含有量を減少させる工程と、
    前記シリコン窒化物層上に第２シリコン酸化物層を形成する工程と、
    前記第１シリコン酸化物層、前記シリコン窒化物層、および前記第２シリコン酸化物層を含み、両側にサイドウォールを備えるゲートスタックを、前記半導体基板のチャンネル上に形成する工程と、
    前記ゲートスタックの前記サイドウォールに隣接して、４００℃〜６５０℃の温度でのＣＶＤプロセスにより、シラン及び反応性窒素の組み合わせを含む前駆体を用いて、スペーサを形成する工程とを備え、
    前記スペーサは水素含有量が減少されたシリコン窒化物を含み、前記水素含有量が減少されることで、前記シリコン窒化物層により構成される前記電荷格納層における電荷損失が減少される、メモリセル構造の製造方法。
  2. 酸素雰囲気又は一酸化二窒素雰囲気により前記シリコン窒化物層をアニールする工程をさらに備える、請求項１記載のメモリセル構造の製造方法。
  3. 前記アニールが、９００℃〜１０００℃の範囲の温度で行なわれる、請求項２記載のメモリセル構造の製造方法。
  4. 前記第２シリコン酸化物層上にゲート層を形成する工程をさらに備える、請求項１記載のメモリセル構造の製造方法。
  5. 前記電荷格納層の水素含有量は、１．０ａｔ％未満である、請求項１記載のメモリセル構造の製造方法。
  6. 前記電荷格納層の水素含有量は、０ａｔ％〜０．５ａｔ％である、請求項１記載のメモリセル構造の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790561B2 (en) * 2005-07-01 2010-09-07 Texas Instruments Incorporated Gate sidewall spacer and method of manufacture therefor
US8501632B2 (en) 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US8936995B2 (en) 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
JP4580899B2 (ja) * 2006-06-08 2010-11-17 株式会社東芝 半導体記憶装置及びその製造方法
US7888272B2 (en) * 2006-12-12 2011-02-15 Macronix International Co. Ltd. Methods for manufacturing memory and logic devices using the same process without the need for additional masks
US20080150011A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Integrated circuit system with memory system
JP2008277530A (ja) * 2007-04-27 2008-11-13 Renesas Technology Corp 不揮発性半導体記憶装置
US10068912B1 (en) 2017-06-05 2018-09-04 Cypress Semiconductor Corporation Method of reducing charge loss in non-volatile memories

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190966B1 (en) * 1997-03-25 2001-02-20 Vantis Corporation Process for fabricating semiconductor memory device with high data retention including silicon nitride etch stop layer formed at high temperature with low hydrogen ion concentration
JPH1140803A (ja) * 1997-07-15 1999-02-12 Toshiba Corp 半導体装置及びその製造方法
US5907780A (en) * 1998-06-17 1999-05-25 Advanced Micro Devices, Inc. Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation
JP3389112B2 (ja) * 1998-09-09 2003-03-24 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4397491B2 (ja) * 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
TW520453B (en) * 1999-12-27 2003-02-11 Seiko Epson Corp A method to fabricate thin insulating films
CN100565882C (zh) * 2000-03-08 2009-12-02 Nxp股份有限公司 半导体器件制造方法
US6630413B2 (en) * 2000-04-28 2003-10-07 Asm Japan K.K. CVD syntheses of silicon nitride materials
JP4713752B2 (ja) * 2000-12-28 2011-06-29 財団法人国際科学振興財団 半導体装置およびその製造方法
JP4617574B2 (ja) * 2001-01-16 2011-01-26 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
JP2002280465A (ja) * 2001-03-19 2002-09-27 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP4696383B2 (ja) * 2001-03-28 2011-06-08 ソニー株式会社 不揮発性半導体記憶装置の製造方法
US6596576B2 (en) * 2001-04-10 2003-07-22 Applied Materials, Inc. Limiting hydrogen ion diffusion using multiple layers of SiO2 and Si3N4
US20030040171A1 (en) * 2001-08-22 2003-02-27 Weimer Ronald A. Method of composite gate formation
JP4734799B2 (ja) * 2001-08-24 2011-07-27 ソニー株式会社 不揮発性半導体メモリ装置の製造方法
EP1333473A1 (en) * 2002-01-31 2003-08-06 STMicroelectronics S.r.l. Interpoly dielectric manufacturing process for non volatile semiconductor memories
US7651910B2 (en) * 2002-05-17 2010-01-26 Micron Technology, Inc. Methods of forming programmable memory devices
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
US6740605B1 (en) * 2003-05-05 2004-05-25 Advanced Micro Devices, Inc. Process for reducing hydrogen contamination in dielectric materials in memory devices
JP4139266B2 (ja) * 2003-05-13 2008-08-27 スパンション エルエルシー 半導体メモリ用のメモリ素子を製造する方法

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