JP2005136300A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体装置の容量素子領域Rbには、第1配線1と、第2配線2とが設けられている。第1,第2配線2は、各々、ロジック領域Raの第1層目配線58と共通の工程で形成された第1,第2下側配線部1a,2aと、ロジック領域Raの第2層目配線60と共通の工程で形成された第1,第2上側配線部1b,2bと、ロジック領域Raのプラグ59と共通の工程で形成された壁状の第1,第2縦方向配線部1c,2cとを備えている。上側配線部2bとはロジック領域Raのプラグ59と共通の工程で形成された壁状の第2縦方向配線部2cを介して互いに接続されている。第1縦方向配線部1cと第2縦方向配線部2cとは、上側層間絶縁膜6の一部を挟んで横方向に相対向しており、高い容量値を有する容量部が構成されている。
【選択図】 図1
Description
C=ε・S/d
によって表される。ただし、εは誘電体膜の誘電率,Sは平行平板の相対向する部分の面積,dは誘電体膜の厚さである。
CO ≒εL[(2A/W)+{B/(D−A)}] (1)
で表される。
図1(a),(b)は、順に、配線を用いて容量素子を設けている第1の実施形態に係る半導体装置の平面図,及びIb−Ib線における断面図である。図2(a),(b)は、順に、第1の実施形態に係る半導体装置の容量素子領域のIIa−IIa線における断面図、及びトランジスタと容量素子の等価回路図である。本実施形態及び後述する各実施形態は、2層以上の多層配線構造を有する半導体装置を前提としており、説明を簡単にするために、2つの配線層を有する場合について説明するが、本発明の容量素子は、3層以上の配線層を有する半導体装置のうちのいずれか2つの配線層中の配線(下層配線であるN−1層目の配線及び上層配線であるN層目の配線)や接続部材(ビア,プラグ)を形成する工程を利用して形成されていればよい。
C1 ≒εL(D+A)/W (2)
で表される。
図3(a),(b)および図4(a),(b)は、第1の実施形態の半導体装置の製造工程の一例を示すIb−Ib線における断面図である。
図5(a)〜(c)は、順に、配線を用いて容量素子を設けている第2の実施形態に係る半導体装置の容量素子領域の平面図,Vb−Vb線における断面図,Vc−Vc線における断面図である。
C2 ≒εL[2A+{(D−A)/2}]/W (3)
で表される。
図6(a)〜(c)は、順に、配線を用いて容量素子を設けている第3の実施形態に係る半導体装置の容量素子領域の平面図,VIb−VIb線における断面図,VIc−VIc線における断面図である。
図7(a)〜(c)は、順に、配線を用いて容量素子を設けている第4の実施形態に係る半導体装置の容量素子領域の平面図,VIIb−VIIb線における断面図,VIIc−VIIc線における断面図である。
C3 ≒ε’LB/0.03 (4)
となり、εをシリコン酸化膜ε’をシリコン窒化膜の誘電率とすると、この部分だけで、従来の容量素子の2.4倍の容量値を有することになる。
図8(a)〜(c)および図9(a)〜(c)は、第4の実施形態の製造工程を示すVIIc−VIIc線における断面図である。
図10(a)〜(c)は、順に、配線を用いて容量素子を設けている第5の実施形態に係る半導体装置の容量素子領域の平面図,Xb−Xb線における断面図,Xc−Xc線における断面図である。
C4 ≒L{ε(D+A−0.03)/W+ε’B/0.03} (5)
で表される。
1a 第1下側配線部
1b 第1上側配線部
1c 第1縦方向配線部
1d 第1縦方向配線部
1f 第1壁状配線
2 第2配線
2a 第2下側配線部
2b 第2上側配線部
2c 第2縦方向配線部
2d 第2縦方向配線部
2f 第2壁状配線
5 下側層間絶縁膜
6 上側層間絶縁膜
8 貫通穴
9 淺溝
11 容量絶縁膜
20 壁状貫通穴
21 柱状貫通穴
22 淺溝
23 淺溝
24 貫通孔
25 貫通孔
51 半導体基板
52 トレンチ分離
53 ゲート絶縁膜
54 ゲート電極
55 サイドウォール
56a,56b ソース・ドレイン領域
57 プラグ
58 第1層目配線
59 プラグ
60 第2層目配線
65 接続孔
66 配線溝
Claims (19)
- 基板上に、能動素子と容量素子とを配置してなる半導体装置であって、
上記基板の上方に設けられたN層目の層間絶縁膜(Nは2以上の整数)と、
上記N層目の層間絶縁膜を挟んで形成された上記能動素子の下層配線及び上層配線と、
上記N層目の層間絶縁膜を貫通して上記下層配線と上記上層配線とを接続する上記能動素子の信号接続用部材と、
上記N層目の層間絶縁膜を貫通するように上記信号接続用部材と共通の工程で形成された第1縦方向配線部を有する第1の配線と、
上記N層目の層間絶縁膜を貫通するように上記信号接続用部材と共通の工程で形成された第2縦方向配線部を有する第2の配線とを備え、
上記第1縦方向配線部と上記第2縦方向配線部とは、上記N層目の層間絶縁膜の一部を挟んで横方向に相対向して、上記容量素子の少なくとも一部を構成している,半導体装置。 - 請求項1記載の半導体装置において、
上記第1の配線は、上記上層配線及び下層配線とそれぞれ共通の工程で形成された,上記N層目の層間絶縁膜を挟む第1上側配線部及び第1下側配線部とを有し、
上記第2の配線は、上記上層配線及び下層配線とそれぞれ共通の工程で形成された,上記N層目の層間絶縁膜を挟む第2上側配線部及び第2下側配線部とを有し、
上記第1縦方向配線部は、上記N層目の層間絶縁膜を貫通して上記第1上側配線部と第1下側配線部とを接続しており、
上記第2縦方向配線部は、上記N層目の層間絶縁膜を貫通して上記第2上側配線部と第2下側配線部とを接続している,半導体装置。 - 請求項1又は2記載の半導体装置において、
上記第1,第2縦方向配線部は、交互に配置されて相対向する複数の第1,第2板状部分をそれぞれ有しており、
上記第1の配線は、上記複数の第1板状部分間を連結する連結部分を有しており、
上記第2の配線は、上記複数の第2板状部分間を連結する連結部分を有している,半導体装置。 - 請求項2記載の半導体装置において、
上記第1,第2上側配線部は、各々交互に配置されて相対向する複数の櫛歯部分と、上記複数の櫛歯部分間を横方向に連結する連結部分とを有しており、
上記第1,第2下側配線部は、各々交互に配置されて相対向する複数の櫛歯部分と、上記複数の櫛歯部分間を横方向に連結する連結部分とを有している,半導体装置。 - 請求項4記載の半導体装置において、
上記第1縦方向配線部は、上記第1上側配線部と上記第1下側配線部との各櫛歯部分同士を接続する複数の壁部分を有しており、
上記第2縦方向配線部は、上記第2上側配線部と上記第2下側配線部との各櫛歯部分同士を接続する複数の壁部分を有している,半導体装置。 - 請求項5記載の半導体装置において、
上記第1縦方向配線部は、上記第1上側配線部と上記第1下側配線部との各連結部分同士を接続する壁部分を有しており、
上記第2縦方向配線部は、上記第2上側配線部と上記第2下側配線部との各連結部分同士を接続する壁部分を有している,半導体装置。 - 請求項4記載の半導体装置において、
上記第1縦方向配線部は、上記第1上側配線部と上記第1下側配線部との櫛歯の部分同士を接続する孤立した複数の柱部分を有しており、
上記第2縦方向配線部は、上記第2上側配線部と上記第2下側配線部との櫛歯の部分同士を接続する孤立した複数の柱部分を有している,半導体装置。 - 請求項7記載の半導体装置において、
上記第1,第2縦方向配線部は、平面的に見て千鳥状に配置されている,半導体装置。 - 請求項2記載の半導体装置において、
上記N層目の層間絶縁膜と上記N−1層目の層間絶縁膜との間には、上記N層目の層間絶縁膜よりも誘電率の高い材料からなる容量絶縁膜が介在していて、
上記第1配線は、上記N層目の層間絶縁膜を貫通して、下面が上記容量絶縁膜を挟んで上記第2下側配線部の上面と相対向する壁状部材を有しており、
上記第2配線は、上記N層目の層間絶縁膜を貫通して、下面が上記容量絶縁膜を挟んで上記第1下側配線部の上面と相対向する壁状部材を有している,半導体装置。 - 基板上に、能動素子と容量素子とを配置してなる半導体装置であって、
上記基板の上方に設けられたN層目の層間絶縁膜(Nは2以上の整数)と、
上記N層目の層間絶縁膜を挟んで形成された上記能動素子の下層配線及び上層配線と、
上記N層目の層間絶縁膜を貫通して上記下層配線と上記上層配線とを接続する上記能動素子の信号接続用部材と、
上記N層目の層間絶縁膜と上記N−1層目の層間絶縁膜との間に設けられ、上記N層目の層間絶縁膜よりも誘電率の高い材料からなる容量絶縁膜と、
上記N−1層目の層間絶縁膜と上記容量絶縁膜との間に設けられた下側配線部と、上記信号接続用部材と共通の工程で形成され、上記N層目の層間絶縁膜及び容量絶縁膜を貫通して上記下側配線部に接続される接続部材とを有する1つの配線と、
上記信号接続用部材と共通の工程で形成され、上記N−1層目の層間絶縁膜を貫通して下面が上記容量絶縁膜を挟んで上記1つの配線の下側配線部と相対向する壁状部材を有するもう1つの配線とを備え、
上記1つの配線ともう1つの配線とにより上記容量素子が構成されている,半導体装置。 - 基板上に、能動素子と容量素子とを配置してなる半導体装置の製造方法であって、
N−1層目の層間絶縁膜(Nは2以上の整数)を形成する工程(a)と、
上記N−1層目の層間絶縁膜の上方にN層目の層間絶縁膜を形成する工程(b)と、
上記工程(a)の後で、上記工程(b)の前に、N−1層目の層間絶縁膜と上記N層目の層間絶縁膜との間に、上記能動素子の下層配線を形成する工程(c)と、
上記工程(b)の後で、上記N層目の層間絶縁膜を貫通して上記下層配線に到達する接続孔と、上記N層目の層間絶縁膜を貫通する各々複数の第1,第2貫通穴とを形成する工程(d)と、
上記工程(d)の後で、上記接続孔及び上記第1,第2貫通穴を導体材料で埋めて、上記能動素子の下層配線に接続される接続部材と、上記容量素子の第1,第2縦方向配線部を形成する工程(e)とを含み、
上記第1縦方向配線部と上記第2縦方向配線部とを、上記容量素子の少なくとも一部を構成するように、上記N層目の層間絶縁膜の一部を横方向に挟んで相対向させる,半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
上記工程(c)では、N−1層目の層間絶縁膜と上記N層目の層間絶縁膜との間に、上記容量素子の第1下側配線部と第2下側配線部とを形成し、
上記工程(d)では、上記第1,第2貫通穴を各々上記第1下側配線部,第2下側配線部に到達するように形成するとともに、
上記工程(d)の後で、上記N層目の層間絶縁膜に、各々上記接続孔と上記第1,第2貫通穴とにつながる,上記接続孔及び第1,第2貫通穴よりも浅い,配線溝及び第1,第2淺溝を形成する工程(f)と、
上記工程(e)の後で、又は上記工程(e)と同時に、上記配線溝及び第1,第2淺溝を導体材料で埋めて、上記能動素子の信号用配線と、上記容量素子の第1,第2上側配線部とを形成する工程(g)と
をさらに含む半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
上記工程(c)では、櫛状の平面形状を有する上記第1下側配線部と第2下側配線部とを形成し、
上記工程(d)では、各々上記第1下側配線部,第2下側配線部の少なくとも櫛歯の部分に到達する長溝状の上記第1,第2貫通穴を形成する,半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
上記工程(c)では、櫛状の平面形状を有する上記第1下側配線部と第2下側配線部とを形成し、
上記工程(d)では、各々上記第1下側配線部,第2下側配線部の少なくとも櫛歯の部分に到達する柱状の上記第1,第2貫通穴を形成する,半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
上記工程(a)の後で、上記工程(b)の前に、上記N−1層目の層間絶縁膜と上記N層目の層間絶縁膜との間に、上記N層目の層間絶縁膜よりも誘電率の高い材料からなる容量絶縁膜を形成する工程(k)をさらに含み、
上記工程(d)では、上記N層目の層間絶縁膜を貫通して上記容量絶縁膜を挟んで上記第2,第1下側配線部の上面と各々相対向する第1,第2貫通長溝を形成し、
上記工程(e)では、上記第1,第2貫通長溝を上記導体材料で埋めて、下面が上記容量絶縁膜を挟んで上記第2,第1下側配線部の上面と相対向ように形成する,半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
上記工程(a)及び(b)では、上記N−1層目の層間絶縁膜及びN層目の層間絶縁膜として、シリコン酸化膜を形成し、
上記工程(k)では、上記容量絶縁膜としてシリコン窒化膜を形成する,半導体装置の製造方法。 - 基板上に、能動素子と容量素子とを配置してなる半導体装置の製造方法であって、
N−1層目の層間絶縁膜(Nは2以上の整数)を形成する工程(a)と、
上記工程(a)の後に、上記N−1層目の層間絶縁膜の上部に、上記能動素子の下層配線と、上記容量素子の1つの配線の下側配線部とを埋め込む工程(b)と、
上記N−1層目の層間絶縁膜の上方に、N層目の層間絶縁膜を形成する工程(c)と、
上記工程(b)の後で、上記工程(c)の前に、上記N−1層目の層間絶縁膜,下層配線及び下側配線部を覆う,上記N層目の層間絶縁膜よりも誘電率の高い容量絶縁膜を形成する工程(d)と、
上記工程(c)の後で、第1のレジスト膜を用いて、上記N層目の層間絶縁膜のエッチングを行なうことにより、上記N層目の層間絶縁膜を貫通して上記下層配線に到達する接続孔と、各々上記N層目の層間絶縁膜を貫通して、上記容量絶縁膜を挟んで上記下側配線部の一部及び他部に対向する容量素子用接続孔と貫通長溝とを形成する工程(e)と、
上記第1のレジスト膜を除去した後、上記貫通長溝のうち少なくとも上記下側配線部の上記他部の上方に位置する部分を覆い、上記接続孔,上記容量素子用接続孔及びそれらの周縁部の上方を開口した第2のレジスト膜を用いて上記N層目の層間絶縁膜のエッチングを行なうことにより、上記N層目の層間絶縁膜に、各々上記接続孔,容量素子用接続孔につながり、上記接続孔及び容量素子用接続孔よりも浅い,配線溝及び容量素子用配線溝とを形成する工程(f)と、
上記第2のレジスト膜を残したままで、上記容量絶縁膜のエッチングを行なうことにより、上記容量素子用接続孔を上記容量絶縁膜を貫通させて上記下側配線部に到達させる工程(g)と、
上記第2のレジスト膜を除去した後、上記容量素子用接続孔,貫通長溝,配線溝及び容量素子用配線溝を上記導体材料で埋めて、上記能動素子の下層配線に接続される接続部材と、上記1つの配線の上記下側配線部に接続される容量素子用接続部材と、下面が上記容量絶縁膜を挟んで上記下側配線部の上面と相対向するもう1つの配線の壁状部材と、上記能動素子の信号用配線と、上記容量素子の第1の配線の上側配線部とを形成する工程(h)と
を含み、
上記容量絶縁膜を挟んで相対向する,上記1つの配線の下側配線部と上記もう1つの配線の上記壁状部材とにより、上記容量素子が構成される,半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
上記工程(f)では、上記第2のレジスト膜として、上記貫通長溝のうち上記下側配線部の上方に位置しない部分及びその周縁部を開口しているレジスト膜を用い、上記貫通長溝よりも浅い壁状配線部用溝を形成し、
上記工程(h)では、上記壁状配線部の信号接続用配線をも形成する,半導体装置の製造方法。 - 請求項17又は18記載の半導体装置の製造方法において、
上記工程(a)及び(c)では、上記N−1層目の層間絶縁膜及びN層目の層間絶縁膜として、シリコン酸化膜を形成し、
上記工程(d)では、上記容量絶縁膜としてシリコン窒化膜を形成する,半導体装置の製造方法。
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