TW202015098A - 用於製造具有電晶體在相同基板上的光偵測器之單片整合技術 - Google Patents

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Abstract

本文中所介紹的各項技術的範例包含，但是並不受限於在淺溝槽隔離構形期間的突丘高度調整方式、電晶體通道優先方式、以及多吸收層方式。如下面的進一步說明，本文中所介紹的技術包含能夠獨自及/或共同解決或減輕和在相同基板上製造PD以及電晶體有關的一或更多項傳統限制(例如，本文中所討論的可靠度問題、效能問題、以及製程溫度問題)的各式各樣觀點。

Description

用於製造具有電晶體在相同基板上的光偵測器之單片整合技術
本揭示內容的實施例和半導體裝置設計有關，且更明確地說，和半導體光偵測器以及電晶體的單片整合有關。 優先權主張 本申請案主張下面臨時專利申請案的優先權：2014年11月24日提申的美國臨時專利申請案第62/083,321號；2015年2月5日提申的美國臨時專利申請案第62/112,615號；2015年7月16日提申的美國臨時專利申請案第62/193,129號；以及2015年7月26日提申的美國臨時專利申請案第62/197,098號。本文以引用的方式將它們全部完整併入。
受到巨量資料、雲端計算、以及其它電腦網路和電信應用的刺激，對於高速電信構件的需求越來越高。具有超過25Gbps之傳送速率能力的高速光學傳送器與接收器(或者，本文中統稱為「傳收器」)已經吸引大眾的注意。
雖然光學傳收器越來越普及；但是，半導體光偵測器(PhotoDetector，PD)製造技術卻經常不相同，並且有時候甚至不相容於其它種類的半導體裝置製造技術，例如，用於金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體的製造技術。所以，習知的PD裝置係以和其它相關積體電路(舉例來說，轉阻放大器(TransImpedance Amplifier，TIA)晶片)分開的方式被製造與封裝。不幸地，此分離已經成為高頻通信的瓶頸。為克服此限制，較佳的係，在相同的晶片上製造該些PD裝置以及該TIA，其被稱為PD與TIA的「單片整合(monolithic integration)」。然而，各式各樣的問題卻伴隨著此單片整合而來。
經觀察到的係，前面提及的光學傳收器的高頻瓶頸的其中一項主要原因為光學裝置(舉例來說，光偵測器(PD)或是感測器)和其它電路(舉例來說，轉阻放大器(TIA)、其它放大器、或是類比至數位轉換器(Analog to Digital Converter，ADC))之間的實體分離。用於接收光學信號的典型光學裝置為P-I-N二極體，其包含具有相反電極性的兩個高度摻雜(highly-doped)的半導體層(也就是，其中一層為「p型」以及另一層為「n型」)以及一被夾設在該兩層之間的光子吸收層(也就是，「本質(intrinsic)」)。另一方面，一放大器通常包含一群電晶體(舉例來說，互補式金屬氧化物半導體(CMOS)或是雙極與CMOS技術的組合(BiCMOS))。在P-I-N PD的背景中，「高度摻雜」一詞通常可被理解成摻雜濃度在1018cm-3以上；「本質」一詞通常可被理解成摻雜濃度在1017cm-3以下。
如上面的介紹，為克服此限制，較佳的係，在相同的晶片上製造該些PD裝置以及該些電晶體(舉例來說，TIA)，其被稱為PD與電晶體的「單片整合」。然而，各式各樣的問題卻伴隨著此單片整合而來。就此來說，單片整合的其中一個重要問題係PD裝置(其高度範圍通常從500nm至3μm)以及CMOS電晶體(其高度通常約100nm)之間的巨大梯階高度差。利用該兩種類型裝置之間如此巨大的原始梯階高度差，當對兩種裝置套用標準的中段(Middle-Of-Line，MOL)製程來形成接觸插塞(contact plug)時，該些電晶體的MOL接觸插塞高度必須大幅提高，以便匹配該些PD的高度。此情形圖解在圖1中。
圖1所示的係一習知的單片整合式半導體結構100的剖視圖，其具有一垂直入射的PD裝置110以及一CMOS場效電晶體(FET)(MOSFET)裝置120。裝置110與120被製造在基板102上，通常以矽為基礎。圖1中還顯示多個淺溝槽隔離(Shallow Trench Isolation，STI)特徵元件108，它們會分離PD 110以及電晶體120。該STI係一積體電路特徵元件，其會防止或減少相鄰的半導體裝置器件之間的電流洩漏。該些STI特徵元件108通常在半導體製作過程期間的早期被形成，在電晶體被形成之前。STI製程的範例關鍵步驟包含：在該矽基板102的頂端表面蝕刻一溝槽圖樣；沉積一或更多介電材料(舉例來說，二氧化矽)以填中該些溝槽；以及移除多餘的介電質。在該些STI特徵元件被形成在該基板102上之後，接著，便能夠在此些已隔離的「島狀部」(稱為突丘(舉例來說，突丘104(1)以及突丘104(2)))上形成裝置。
於積體電路(IC)晶片製造業中，製造一半導體晶圓的製程會分成多個不同的階段或步驟群。此些階段通常稱為產線前段(Front-End-Of-Line，FEOL)、中段(Middle-Of-Line，MOL)、以及產線後段(Back-End-Of-Line，BEOL)。FEOL階段通常係指用於在半導體晶圓之上或之中形成裝置(舉例來說，電晶體)的階段，舉例來說，形成有摻雜的區域、主動區域、…等。MOL階段係導體結構被連接至該些FEOL裝置的階段。BEOL階段係最後的晶圓處理階段，於該階段中，一主動區域會被連接至外面的電路系統。應該注意的係，本文中所介紹之技術的一或更多項觀點具有在單片整合期間打破用於製造光偵測器的FEOL、MOL、以及BEOL之間的傳統邊界(以及和其相關聯的限制)的效果；所以，為達本揭示內容的目的，FEOL階段結束於該些電晶體裝置被形成時(也就是，沒有它們的接觸插塞)，而BEOL階段則從沉積第一互連金屬層(M1)開始，全部和光偵測器裝置的製造進度無關。
明確地說，於一典型的IC晶片建構中，MOL階段係將FEOL階段橋接至BEOL階段。也就是，FEOL階段形成該些半導體裝置，BEOL階段形成互連線以及繞線。MOL階段通常藉由利用會防止BEOL金屬擴散至FEOL裝置的互連材料來連接FEOL以及BEOL。明確地說，該些FEOL電晶體裝置通常係利用單晶矽及/或多晶矽來處理。該些BEOL互連線通常係由多個低電阻係數的金屬所製成；該導體本體為銅或是鋁。倘若銅或是鋁擴散至該些以FEOL矽為基礎的裝置之中的話，那麼，其便會導致電晶體特徵衰減。這係MOL連接的主要原因。此連接經常由耐火金屬(例如，鎢)以及特定的屏障層(例如，氮化鈦(TiN)以及鎢化鈦(TiW))製成。鎢雖然相較於其它金屬具有較高的電阻係數；但是，其防止銅擴散同時仍可保持足夠導電性的能力卻係所希望的。又，耐火金屬通常具有遠高於銅或鋁的抗電遷移能力，從而在高電應力下提供較佳的裝置可靠度。
如圖1中所示，利用PD 110以及電晶體120之間的巨大梯階高度差，該電晶體的MOL接觸插塞130的高度必須大幅提高，以便匹配PD的高度。然而，裝置的接觸插塞(雷同於金屬互連層之間的通道)通常係藉由利用有向性的乾式蝕刻來創造或挖開，其特性會提供一朝向電晶體源極/汲極區的漸細形狀以達電氣連接的目的。利用此漸細特性並且在一特定半導體技術的源極區和汲極區之間的距離通常為固定的假定下，倘若該接觸插塞的高度太大的話，那麼，電晶體120的源極與汲極的接觸插塞便會變得彼此太靠近，甚至彼此重疊，例如，圖1的區域132所示。這會呈現一種嚴重的可靠度問題，因為區域132會容易在電晶體120的源極區和汲極區之間創造電氣短路。
除了可靠度問題之外，在一特定半導體製造技術的假定下，電晶體的效能通常和其實體維度(包含它的接觸插塞的高度)緊密耦合。所以，非常高的金屬接觸插塞會在該些CMOS電晶體中導致高於設計的寄生阻值，其會負面影響電晶體120的效能。
更進一步言之，另一個問題係當沿著PD裝置旁邊被製造時加諸在該些CMOS FET裝置上的額外熱需求，其會曝露該些FET裝置於PD相關的製程。更明確地說，高速的PD通常係由光敏材料所製成，例如，Ge、GaAs、以及InGaAs，它們在特定CMOS FET的FEOL製程溫度處並不穩定。另一方面，PD光敏材料的磊晶溫度通常會高於BEOL金屬的耐受溫度。
除了其它理由之外，例如，用於矽化物構形的材料的選擇，前面提及的溫度限制條件和梯階高度限制同樣使其非常難以在單片整合製程期間選擇用於該些光敏材料的適當插入點。當技術朝向更高速度的PD(舉例來說，傳送速率＞25Gbps)以及更先進的CMOS技術節點(舉例來說，技術節點＜90nm)移動時，此些問題會更加惡化；舉例來說，因為當電晶體閘極長度變得更短時，源極和汲極會彼此更靠近，從而在冗長的接觸插塞中導致設計難度以及可靠度問題。
據此，本文中介紹用以減輕或克服伴隨PD與電晶體之單片整合而來的此些問題的各種技術。本文中所介紹的各種技術的範例包含，但是並不受限於：在淺溝槽隔離(STI)構形期間的突丘高度調整方式(或是簡稱為修正的STI方式)、電晶體通道優先方式、以及多吸收層方式。如下面的進一步說明，本文中所介紹的技術包含能夠獨自及/或共同解決或減輕和在相同基板上製造PD以及電晶體有關的一或更多項傳統限制(例如，上面討論的可靠度問題、效能問題、以及製程溫度問題)的各式各樣觀點。利用所介紹的技術，可以保持電晶體的設計效能並且還可以達成足以擁有良好效能的PD厚度，而不會因為電晶體和PD兩個裝置之間梯階高度差的關係而導致得犧牲電晶體的效能與可靠度或是PD的效能的傳統困境。
在下面的說明中雖然使用PD與CMOS電晶體之間的單片整合範例來解釋能夠被施行用於製造PD和電晶體於相同基板上的各種技術；不過，其僅係為達解釋的目的。然而，應該注意的係，本文中所介紹之技術的應用性並不僅限於任何特殊種類的PD及/或電晶體。舉例來說，至少某些本文中所介紹的技術能夠用於BiCMOS電晶體及/或以波導為基礎的PD。
進一步言之，在下面的說明中會提出眾多明確的細節，以便對本揭示內容有透澈的理解。熟習本技術的人士便會明白，即使沒有此些明確細節仍然可以實行本文中所介紹的技術。於其它實例中，眾所熟知的特點(例如，特定的製造技術)將不會作詳細說明，以免不必要地混淆本揭示內容。本說明中引用到「一實施例」、「其中一實施例」、或是類似用語，其意義為所說明的一特殊特點、結構、材料、或是特徵被併入於本揭示內容的至少其中一實施例之中。因此，出現在本說明書中的此些用語未必全部表示相同的實施例。另一方面，此些引用亦未必相互排斥。再者，該些特殊特點、結構、材料、或是特徵亦可於一或更多個實施例之中以任何合宜的方式來結合。另外，應該瞭解的係，圖式中所示的各種示範性實施例僅為解釋性的代表例，而未必依照比例繪製造。
本文中可能會使用「被耦合」和「被連接」等用詞以及它們的衍生用詞來說明器件之間的結構性關係。應該瞭解的係，此些用詞彼此並非同義。確切地說，於特殊的實施例中，「被連接」可以被用來表示二或更多個元件彼此直接物理性或電氣性接觸。「被耦合」可以被用來表示二或更多個元件彼此直接或間接(在它們之間有其它中間元件)物理性或電氣性接觸，及/或該二或更多個元件彼此協同操作或是互動(舉例來說，具有因果關係)。
本文所使用的「上方」、「下方」、「之間」、以及「之上」等用詞係表示其中一材料層與其它材料層的相對位置。就此而言，舉例來說，被設置在另一層「上方」或「下方」的其中一層可以與該另一層直接接觸，或者可以有一或更多個中間層。又，被設置在兩層「之間」的其中一層可以與該兩層直接接觸，或者可以有一或更多個中間層。相反地，位於一第二層之上的一第一層則會接觸該第二層。除此之外，其中一層與其它層的相對位置係假設操作為相對於一基板來實施，而沒有考量該基板的絕對方位。「置頂(atop)」一詞的意義為「在…的頂端」。
同樣地，本文中通常會使用「以上」和「以下」來說明不同裝置、層、區段、部分、…等以它們和半導體基板的相隔最短距離為基準的相對物理位置。舉例來說，在一第二層「以上」的一第一層的意義為，當在相同的水平位準從該基板處測量時，該第一層與該基板的距離遠過該第二層。相反地，在一第二層「以下」的一第一層的意義為，當在相同的水平位準從該基板處測量時，該第一層與該基板的距離近過該第二層。如本文中的用法，「水平」的意義為平行於該基板的平面表面，例如，圖1中所示的水平軸線101。
從內文中便會明白，「緊接」或是「直接」一詞可被視為「物理性接觸」；舉例來說，除非和內文違背，否則，「緊接」或是「直接」在一第二層「以上」的一第一層的意義為該第一層在該第二層之上並且物理性接觸該第二層。
如本文中的用法，一裝置的「接觸插塞」、「接點通道」、或是「接點」係表示位於該裝置的摻雜區域和該裝置的第一互連層之間的任何實質上垂直的電線。「互連」一詞係表示裝置之間的任何實質上水平的電線，用以進行裝置間信號傳送/通信。「第一」互連層係表示最低的互連層。顯見地，利用本文中所介紹的技術，該第一互連層為裝置特有；也就是說，於某些實施例中，即使兩個裝置被製造於相同的晶圓上，其中一個裝置的第一互連層亦可以不同於另一裝置的第一互連層。 在淺溝槽隔離構形期間進行突丘高度調整的方式
圖2所示的係併入本發明已揭技術的一或更多項觀點的單片整合式半導體結構200的剖視圖。結構200包含一PD裝置210以及一電晶體裝置220。裝置210與220兩者皆被製造於基板202上。圖2中還顯示多個淺溝槽隔離(STI)特徵元件208，它們係在裝置210與220被製造之前藉由實施蝕刻而被形成在基板202上，從而留下突丘(舉例來說，突丘204(1)以及204(2))，其上會形成裝置210以及220。
如上面提及，和PD以及電晶體之習知單片整合相關聯的其中一個問題為PD和電晶體之間的巨大梯階高度差。據此，本文中所介紹之技術的其中一項觀點包含一種修正的STI方式，用以縮減梯階高度差。更明確地說，在半導體基板202上形成該些STI特徵元件208(以及它們的對應突丘)之後，一額外的步驟會被實施，用以調整用於光偵測器210的突丘(舉例來說，突丘204(1))以及用於電晶體220的突丘(舉例來說，突丘204(2))之間的相對高度，以便補償該梯階高度差。這能夠藉由縮減用於光偵測器210的突丘204(1)的高度(舉例來說，透過蝕刻突丘204(1))或是藉由提高用於電晶體220的突丘204(2)的高度(舉例來說，透過在突丘204(2)上成長額外的基板材料)來實施。該調整會被實施直到用於光偵測器210的突丘204(1)的頂端表面變成低於用於電晶體220的突丘204(2)的頂端表面為止，以便達到高度補償的目的。
進一步言之，於一較佳的實施例中，在該調整之後，突丘204(1)仍保持高於隔離溝槽STI 208的底部表面。端視現場應用而定，這可能優於突丘204(1)沒有高於STI 208的底部；此較佳實施例的範例好處可以包含為：(1)此結構提供較佳的裝置隔離效果，尤其是在PD裝置中，(2)此結構提供更大的彈性來控制PD裝置高度，以及(3)此結構在STI化學-機械研磨(Chemical-Mechanical Polishing，CMP)期間降低STI介電質碟化(dishing)。
在經過上面的突丘高度調整之後，電晶體220和PD 210會被製造在它們個別的突丘204(2)以及204(1)上。利用本文所介紹之修正的STI方式可以減少PD和電晶體之間的梯階高度差的問題。
圖3A至3R所示的係根據某些實施例之用於製造圖2的半導體結構200的各個製程步驟的剖視圖。應該注意的係，此些製程步驟雖然被描述及/或描繪成以特定的順序來實施；不過，此些步驟亦可以包含更多或較少的步驟，其可以依序或是平行來實施。另外，二或更多個步驟的順序可以改變，二或更多個步驟的實施可以重疊，以及二或更多個步驟可以結合成單一步驟。此外，本文中所介紹的步驟雖然可能包含用於製造一明確實施例的特定細節(例如，圖2、4A、以及6A中所描繪的結構)；不過，此些步驟中的一或更多個步驟亦可經過修正用以創造不同的實施例變化例(例如，圖4B、6B中所描繪或是在本文的其它部分中所說明的結構)。為簡化起見，針對用於創造本文中所介紹之變化實施例的步驟的顯見修正會被省略。舉例來說，於其中一變化例中，PD裝置210的突丘204(1)的高度會被縮減至和STI特徵元件208的底部相同的高度，並且熟習的技術人士便會知道如何新增、移除、及/或修正本文中所介紹的步驟，以便製造此變化例。為簡化起見，眾所熟知的步驟或細節可以被省略。
參考圖3A至3R，圖中介紹用於製造半導體結構200的範例製程步驟。在步驟301中(圖3A)，一止動層201被沉積在基板202上，用以於基板202上形成該些STI溝槽。該止動層201具有用以定義該些STI特徵元件(以及互補突丘特徵元件)的圖樣。接著，該些電晶體以及光偵測器主動區域(分別為突丘結構204(2)以及204(1))會被圖樣化並且定義(舉例來說，藉由使用蝕刻)。
在步驟302中(圖3B)，隔離材料(舉例來說，氧化物)203會被沉積並且藉由CMP向下研磨至止動層表面，從而形成該STI。在步驟303中(圖3C)，一薄的氧化物層會被沉積在該晶圓上方，用以保護該些電晶體主動區域(舉例來說，突丘204(2))。位在該光偵測器主動區域頂端的氧化物接著會藉由微影術和來定義並且被移除。在步驟304中(圖3D)，該光偵測器的止動層會被移除，並且PD基板突丘(舉例來說，突丘204(1))的高度會縮減。舉例來說，該高度縮減製程能夠藉由濕式蝕刻或是乾式蝕刻(舉例來說，利用對基板材料有高蝕刻選擇性的化學藥劑)來達成。高度縮減數額會以該設計中的電晶體與光偵測器之間的高度差為基礎來決定。於替代施行方式中，會對突丘204(2)實施磊晶成長，用以提高其高度。在實行中，突丘204(1)以及突丘204(2)之間的相對高度會被調整。
在步驟305中(圖3E)，會在該些光偵測器主動區域上實施離子植入，用以定義井扁平區211。在步驟306中(圖3F)，氧化物205被沉積在該晶圓上方，用以保護該光偵測器區域，接著進行CMP平坦化製程，其會終止在該電晶體的止動層處。在步驟307中(圖3G)，電晶體(舉例來說，電晶體220)會被形成在它們個別突丘主動區域(舉例來說，突丘204(2))的頂端。應該注意的係，步驟307標記該FEOL階段的結束。在步驟308中(圖3H)，產線中段氧化物207會被沉積用以覆蓋在電晶體上方，並且接著被平坦化在步驟309中(圖3I)，該些光偵測器主動區域的頂端的氧化物層會被移除，用以露出該些光偵測器突丘(舉例來說，突丘204(1))。
在步驟310中(圖3J)，光敏材料213會選擇性地被沉積，俾使得其僅被沉積在光偵測器主動區域上。於某些施行方式中，該光敏材料213包含鍺，並且多個小琢面會在磊晶製程期間被形成在突丘204(1)的側壁附近。於某些實施例中，一緩衝材料212會在沉積該光敏材料213之前先被沉積。該緩衝材料212通常係雷同於或等效於基板材料的材料。在步驟311中(圖3K)，一鈍化層215會藉由下面方式被形成：先沉積一毯覆鈍化層，接著進行頂端接點植入，將該光敏層213的上方區域214摻雜至和已摻雜的基板層211相反的極性。應該注意的係，於此範例中，層214係在鈍化層構形之後才被形成，且所以，該鈍化層215的一部分會被摻雜而至少部分形成該層214。接著，在步驟312中(圖3L)，該鈍化層215會利用微影術和乾式蝕刻製程而被圖樣化，僅在光敏材料213上方留下此鈍化層215。於一替代例中，在步驟311中，該光敏層213的上方區域214會先被摻雜至和已摻雜的基板層211相反的極性，並且接著在步驟312中，該鈍化層215會選擇性地被沉積，俾使得其僅被沉積在該光敏材料213上。該已摻雜的上方區域214可以在磊晶製程期間藉由離子植入或是藉由現場摻雜(in-situ doping)來定義。而後，一光偵測器硬遮罩層209會被沉積在整個晶圓上方。該硬遮罩層209能夠在層間介電層平坦化階段處被用於圖樣化光偵測器突丘以及CMP或回蝕止動層。
在步驟313中(圖3M)，光偵測器突丘會利用典型的微影術和乾式蝕刻製程來圖樣化。於一或更多個實施例中，當利用此圖樣化技術時，會有多個光敏材料環216被遺留在該氧化物側壁附近，如圖3M中所示。進一步言之，於某些實施例中，該些環體216可以被移除，但是應該注意的係，移除製程可能會提高成本以及技術性難度，因為該些環體216和光偵測器210共用雷同的結構以及材料。接著，在步驟314中(圖3N)，鈍化分隔體217會被形成在該光偵測器突丘204(1)的側壁處。根據此製程技術的某些施行方式，該側壁分隔體217亦會被形成在該氧化物邊緣附近的光敏環216的旁邊。在步驟315中(圖3O)，層間介電質291會被沉積，用以填充光偵測器突丘和原始氧化物之間的間隙。接著，會透過回蝕或CMP來進行平坦化。於某些變化例中，該硬遮罩209係作為平坦化止動層；而於某些範例中，另一介電層接著會被沉積在該晶圓的頂端，用以確保跨越該晶圓於該些光偵測器突丘以上會有均勻的介電質厚度，以達成光學的目的。於某些施行方式中，步驟313至步驟315會被省略，並且步驟316會在頂端鈍化層構形(步驟311)之後立刻被實施。
在步驟316中(圖3P)會形成用於光偵測器和電晶體兩者之接點通道的開口231。應該注意的係，因為該兩種類型裝置之間有各種接點深度的關係，所以，可能需要用到分離的接點開口製程。此外，矽化物構形亦能夠在接點通道構形期間或之前被實施，用以改良接點阻值，從而改良裝置效能。接著，在步驟317中(圖3Q)，用於電晶體接點通道230以及PD接點通道240兩者的金屬構形會藉由金屬沉積以及CMP來實施。在步驟318中(圖3R)會形成標準的產線後段金屬互連線250。根據一或更多個實施例，此兩種類型裝置(舉例來說，PD 210以及電晶體220)之間的通信能夠經由第一金屬層(也就是，M1)或是上面的任何層來達成。
於一或更多個施行方式中，光敏材料213為或是包含鍺(Ge)。用於基板202的範例材料能夠為矽(Si)或是絕緣體上矽(Silicon-On-Insulator，SOI)。鈍化層215能夠為非晶Si、多晶Si、氮化物、高k值的介電質、二氧化矽(SiO2 )、或是它們的任何組合。於某些範例中，鈍化分隔體217能夠為非晶Si、多晶Si、氮化物、高k值的介電質、二氧化矽(SiO2 )、或是它們的任何組合。用於光偵測器硬遮罩層209的材料能夠為氮化物，而用於層間介電質291的材料能夠為SiO2 。溝槽隔離氧化物203能夠為SiO2 ，並且該些電晶體(舉例來說，電晶體220)能夠為以矽為基礎電晶體。該些光偵測器(舉例來說，PD 210)能夠為垂直入射類型，其中，光學信號能夠經由介電層493從頂端入射或是經由基板402從底部入射。
於某些替代實施例中，使用在P-I-N結構之中的半導體材料的至少一部分會不同於半導體基板材料；舉例來說，高度摻雜的P區以及本質區能夠為以鍺為基礎，而高度摻雜的N區能夠為以矽為基礎(舉例來說，該N區被定義在矽基板上)。進一步言之，於某些實施例中，PD 210的本質光敏區域包含一半導體材料堆疊，其包含介電常數小於本質光敏區域中的材料的基板半導體材料。於此些實施例中，該基板半導體材料和該已結合的本質光敏區域中的其它半導體材料之間的厚度比會大於1至5，俾使得有效電容在較高的操作速度中會降低。換言之，於在它們的光敏區域中具有該半導體材料堆疊的實施例的某些實施例中，該堆疊中的矽層的厚度不會薄於該堆疊中的鍺層的1/5，以便形成一高頻寬光偵測器。於其中一範例中，該鍺層為500nm，而該矽層的厚度則大於100nm。
於一替代的實施例中，該光偵測器突丘位在和該些STI溝槽的底部相同的水平處，從而運用到補償光偵測器和電晶體之間的梯階高度差的完全可能性。然而，於此替代例中，該裝置隔離效果(尤其是針對PD裝置)可能不若圖2中所示之實施例般的良好，並且在STI CMP製程期間可能會有更多的氧化物介電質碟化問題。 電晶體通道優先方式
圖4A所示的係併入本發明已揭技術的一或更多項觀點的另一單片整合式半導體結構400的剖視圖。該結構400包含一PD裝置410以及一電晶體裝置420。裝置410以及420兩者皆被製造在基板402上。圖4A中還顯示多個淺溝槽隔離(STI)特徵元件408，它們係在裝置410與420被製造之前藉由實施蝕刻而被形成在基板402上，留下突丘(舉例來說，突丘404(1)以及404(2))，其上會形成裝置410以及420。該結構具有多個電晶體(舉例來說，電晶體420)以及多個PD，該些電晶體位在針對該些電晶體所特別形成的其中一組突丘上，而該些PD則為在另一組突丘上。於其它施行方式中，該些PD突丘404(2)可以視情況具有低於電晶體突丘404(1)的高度，以便進一步補償PD 410和電晶體420之間的梯階高度差，如上面針對修正的STI方式的討論。
如上面所提及，和PD以及電晶體之習知單片整合相關聯的其中一個問題係PD和電晶體之間的巨大梯階高度差。本揭示內容中進一步觀察到，因為可靠度的理由，標準的MOL製程(舉例來說，鎢構形)通常係用於形成裝置的接觸插塞。明確地說，因為電晶體為正向偏壓裝置，所以，它們的工作原理需要相對大量的電流通過。倘若該些電晶體的接觸插塞係由BEOL金屬(例如，銅或是鋁)所製成的話，該大量電流會導致電遷移，從而導致裝置誤動作及/或較短的裝置壽命。又，此BEOL金屬的電遷移還會導致電晶體特徵衰減。所以，該MOL製程會使用耐火金屬(舉例來說，鎢)來形成用於電晶體的接觸插塞。然而，和電晶體不同，光偵測器為逆向偏壓裝置，其意義為它們的工作原理不需要大量的電流通過它們。
據此，本文中所介紹之技術的其中一項觀點包含一種修正的接點通道方式。於此特殊的方式中，用於該些電晶體的接點通道會被製造為使得：(1)它們的維度(舉例來說，高度)會針對對應的製造技術來最佳化(通常為製造商特有)，以便達到效能的目的，以及(2)採用習知的耐火金屬(舉例來說，鎢)作為接點金屬，以便達到可靠度的目的。相反地，於此方式中用於該些PD的接點通道係在產線後段(BEOL)製程期間被製造，並且於某些實施例中，係利用BEOL互連金屬(例如，銅(Cu)或鋁(Al))來形成該些PD接觸插塞的至少一部分。明確地說，於某些實施例中，電晶體會先被製造，直到它們的MOL接點通道(舉例來說，接點通道430)被形成的製程為止。該些PD的主體接著會被製造。而後，該些PD接點通道(舉例來說，接點通道440)會在BEOL互連金屬層(舉例來說，M1層)的構形期間被形成。也就是說，如下面配合圖5A至5Q的進一步說明，該些電晶體先在產線前段(FEOL)製造階段期間被形成在該半導體基板上。接著，在產線中段(MOL)製造階段期間以及在該些光偵測器被形成在該半導體基板上之前，用於該些電晶體的接觸插塞會藉由利用耐火金屬來形成。接著，該些光偵測器會被形成在該半導體基板上。而後，用於該些光偵測器的接觸插塞會在產線後段(BEOL)製造階段期間被形成。
本文中所介紹的此結構400進一步提供一種方式來解決上面配合圖1所討論的梯階高度的問題。優點係，此修正的通道構形方式不需要讓兩種類型的裝置接觸相同的MOL金屬層，從而消弭和此需求相關聯的所有問題。如本文中的觀察，因為PD操作在具有非常低輸出電流的逆向偏壓下，所以，利用此修正的接點通道構形方式會有很少甚至沒有任何電遷移問題。另外，上面配合圖2所討論的突丘調整技術亦能夠視情況結合此修正的接點通道方式。舉例來說，結合該突丘調整技術的好處包含在電晶體製造過程期間藉由介電質對PD主動區域提供更完整的保護，並且對該兩種裝置提供額外的梯階高度補償。
圖4B所示的係作為圖4A中所示結構400之變化例的單片整合式半導體結構401的剖視圖。結構401具有和結構400雷同的設計概念，但是，有不同的PD金屬接點構形。其並沒有利用第一BEOL金屬層(也就是，M1)來形成PD的頂端接點與底部接點，取而代之的係，此結構401利用該第一BEOL金屬層(M1)來形成用以接觸該底部電極的接點通道441，並且利用其上方的另一金屬層(舉例來說，第二BEOL金屬層(M2))來形成用以接觸該頂端電極的接點通道442。此變化例能夠用於該PD與該電晶體之間的梯階高度差太大而無法僅在第一BEOL金屬層中進行高度補償的情況中。
圖5A至5Q所示的係根據某些實施例之用於製造圖4A的半導體結構的各個製程步驟的剖視圖。應該注意的係，此些製程步驟雖然被描述及/或描繪成以特定的順序來實施；不過，此些步驟亦可以包含更多或較少的步驟，其可以依序或是平行來實施。另外，二或更多個步驟的順序可以改變，二或更多個步驟的實施可以重疊，以及二或更多個步驟可以結合成單一步驟。此些步驟中的一或更多個步驟亦可經過修正用以創造不同的實施例變化例。為簡化起見，眾所熟知的步驟或細節可以被省略。
參考圖5A至5Q，圖中介紹用於製造半導體結構400的範例製程步驟。在步驟501中(圖5A)，該些電晶體主動區域(舉例來說，突丘404(2))以及PD主動區域(舉例來說，突丘404(1))會藉由標準的淺溝槽隔離(STI)製程被定義並且圖樣化在基板402上。在步驟502中(圖5B)，PD主動區域(舉例來說，突丘404(1))會被挖開並且可以視情況為下凹(舉例來說，用於進行梯階高度補償)。突丘404(1)的上方區域接著會透過離子植入被摻雜至其中一種電極性，從而形成PD 410的底部摻雜層411。在步驟503中(圖5C)，介電材料405(舉例來說，氧化物)會被沉積在該晶圓上，覆蓋該些裝置，並且接著，該晶圓會被平坦化(舉例來說，藉由利用化學-機械研磨(CMP)製程)。較佳的係，該研磨製程應該停止在相對較高的電晶體突丘(舉例來說，突丘404(2))上，留下PD主動區域(舉例來說，突丘404(1))仍然會在後面的電晶體製造步驟期間受到介電質405的保護。
在步驟504中(圖5D)，用於產線前段(FEOL)電晶體(舉例來說，電晶體420)的器件會被形成在它們個別突丘主動區域(舉例來說，突丘404(2))的頂端。在步驟505中(圖5E)，MOL介電質407會被沉積用以覆蓋該晶圓上的電晶體，並且接著，該晶圓會被平坦化。在步驟506中(圖5F)，電晶體接點通道430會利用標準的MOL耐火金屬(舉例來說，鎢)來形成。
在步驟507中(圖5G)，介電材料409會被沉積用以完全覆蓋並且保護該些MOL金屬。在步驟508中(圖5H)，位在該些PD主動區域(舉例來說，突丘404(1))頂端的介電層會被移除，用以露出(或是「挖開」)該些PD主動區域的至少一部分。於某些施行方式中，由該開口所創造的區域可以大於最終的PD區域，以便在該PD的頂端達成一相對平坦的表面，同時移除靠近該開口之側壁的一或更多個小琢面區域(舉例來說，圖9B所示的小琢面960)。如下面的說明，此些小琢面區域能夠在選擇性磊晶成長製程期間被形成。在步驟509中(圖5I)，光敏材料413會選擇性地被沉積，俾使得其僅被沉積在或者至少大部分被沉積在光偵測器主動區域上。視情況，一緩衝材料412會在光敏材料沉積之前先被沉積。該緩衝材料412能夠係雷同於或等效於基板材料的材料。在步驟510中(圖5J)，該光敏層的上方區域會被摻雜至和已摻雜的基板層相反的極性，用以形成頂端摻雜區域414，從而一起形成一P-I-N光偵測器結構410。舉例來說，此頂端摻雜區域414可以在磊晶製程期間藉由離子植入或是藉由現場摻雜來定義。
在步驟511中(圖5K)，一鈍化層415會選擇性地被沉積，俾使得其僅被沉積在該光敏材料413上。於其它施行方式中，層415會藉由下面方式被形成：先沉積一毯覆鈍化層並且接著利用微影術和乾式蝕刻製程進行圖樣化，僅留下位於該光敏材料413之上的鈍化層415。於又一實施例中，層414能夠在該鈍化層構形之後被形成。一PD硬遮罩層409接著會被沉積在該晶圓上方。該硬遮罩層409能夠在層間介電層平坦化階段處被用於圖樣化光偵測器突丘以及CMP或回蝕止動層。
在步驟512中(圖5L)，光偵測器突丘會利用典型的微影術和乾式蝕刻製程來圖樣化。於某些實施例中，當利用此圖樣化技術時，可能會有殘留的光敏材料遺留在該氧化物側壁附近，形成環體416，如圖5L中所示。在步驟513中(圖5M)，鈍化分隔體417接著會被形成在該PD突丘404(1)的側壁處。根據此製程技術的某些施行方式，該側壁分隔體417亦會夠被形成在該氧化物邊緣附近的光敏環416的旁邊。在步驟514中(圖5N)，層間介電質491會被沉積，用以填充由先前蝕刻製程所形成的下凹區域。接著，會透過回蝕或CMP來進行平坦化，其會停止於該PD硬遮罩409處。在步驟515中(圖5O)，另一介電層493會被沉積在該晶圓的頂端，用以確保跨越該晶圓於該些PD突丘以上會有均勻的介電質厚度，以達成光學的目的。於某些施行方式中，步驟512至步驟514中的一或更多個部分會被省略，並且步驟515會在頂端鈍化層構形(步驟512)之後立刻被實施。
在步驟516中(圖5P)，多個開口431會被挖開，用以建立第一產線後段金屬層(M1)接點通道。明確地說，該PD區域之中的該些開口係被用以形成該PD的接點通道440。顯見地，電晶體區域之中的開口會形成額外的接點通道，其會連接已形成的MOL接點通道430及/或充當用於電晶體間信號傳輸的局部互連線。於一或更多個範例中，為創造該兩種裝置的不同接點深度，用於該些PD的開口會與用於該些電晶體的開口被分開圖樣化。開口431接著會在步驟517中(圖5Q)藉由金屬沉積而被BEOL金屬(舉例來說，銅)填充，接著會進行CMP。於某些施行方式中，矽化物構形亦能夠在PD接點通道構形(舉例來說，步驟516)期間或之前於PD製造中被實施，用以改良接點阻值，從而改良裝置效能。該PD矽化物形成製程以及所使用的材料可以不同於電晶體矽化物形成製程。
為達簡化的目的，圖5P中雖然並未顯示；但是，一或更多個襯裡亦可以在該BEOL金屬沉積之前被沉積在開口431上方。此些襯裡具有作為該些BEOL金屬(例如，銅或是鋁)之擴散屏障的功能。用於該些襯裡的典型材料會包含：鈦(Ti)、氮化鈦(TiN)、鎢化鈦(TiW)、鉭(Ta)、氮化鉭(TaN)、…等。該些襯裡的厚度和製造技術相依，但是通常非常薄；舉例來說，在65nm技術節點中，該些接觸插塞的襯裡可以為約2至10nm厚。應該注意的係，為達本文中討論的目的，尤其是針對用於該些接觸插塞的材料，此些襯裡不會被視為該些接觸插塞的任何部分。
於一或更多個施行方式中，光敏材料413能夠為GE。用於基板402的範例材料能夠為Si或是SOI。鈍化層415能夠為非晶Si、多晶Si、氮化物、高k值的介電質、二氧化矽(SiO2 )、或是它們的任何組合。鈍化分隔體417能夠為非晶Si、多晶Si、氮化物、高k值的介電質、SiO2 、或是它們的任何組合。用於PD硬遮罩層409的材料能夠為氮化物，而用於層間介電質491的材料能夠為SiO2 。溝槽隔離介電質能夠為SiO2 ，並且該些電晶體(舉例來說，電晶體420)能夠為以矽為基礎電晶體。該些光偵測器(舉例來說，PD 410)能夠為垂直入射類型。該垂直入射類型PD的光學信號能夠經由介電層493從頂端入射或是經由基板402從底部入射。 多吸收層方式
圖6A所示的係併入本發明已揭技術的一或更多項觀點的又一單片整合式半導體結構600的剖視圖。結構600包含一PD裝置610以及一電晶體裝置620。裝置610以及620兩者皆被製造在基板602上。圖6A中還顯示多個淺溝槽隔離(STI)特徵元件608，它們係在裝置610與620被製造之前藉由實施蝕刻而被形成在基板602上，留下突丘(舉例來說，突丘604(1)以及604(2))，其上會形成裝置610以及620。應該注意的係，亦可以使用其它形式的隔離技術，舉例來說，其包含雙極接面隔離(舉例來說，藉由在電晶體與PD邊界處植入相反類型的摻雜物)。
就和PD以及電晶體的單片整合相關聯的問題中所回想到的其中一項問題係當CMOS FET裝置沿著PD裝置的旁邊被製造時加諸在該些CMOS FET裝置上的額外熱需求，其會將該些FET裝置曝露於PD相關製程中。更明確地說，高速的PD通常係由光敏材料所製成，例如，Ge、GaAs、以及InGaAs，它們在特定CMOS FET的FEOL製程溫度處並不穩定。另一方面，PD光敏材料的磊晶溫度通常會高於BEOL金屬的耐受溫度。此些溫度限制條件和梯階高度限制會使其非常難以在單片整合製程期間選擇用於該些光敏材料的適當插入點。
據此，本文中所介紹之技術的其中一項觀點包含修正的光敏材料構形方式，其會同步解決或減輕該溫度限制條件和該梯階高度限制兩項問題。此特殊的方式藉由將典型的單一步驟光敏材料異質磊晶製程分割成多個分離的磊晶步驟。或者，更重要的係，本發明觀察到，實施同質磊晶(homoepitaxial)光敏材料成長製程的可控制性會高於實施異質磊晶光敏材料成長製程。更明確地說，因為同質磊晶製程中通常沒有晶格匹配偏差，所以，此製程中所涉及的結晶凝核會變得比較容易並且所產生的表面會變得比較平滑，從而需要較少的退火製程來改良結晶品質。所以，用於實施同質磊晶光敏材料成長製程的熱預算會低於用於實施異質磊晶光敏材料成長製程的熱預算。光敏材料的熔點亦可能低於基板材料的熔點，其會造成另一製程限制條件，從而限制在以矽為基礎的基板上成長光敏材料的異質磊晶製程的設計。在將光敏材料磊晶製程分成多個步驟之後，僅有第一磊晶步驟可以為異質磊晶並且所有後續步驟會變成同質磊晶，且所以，用餘製造電晶體的製程的至少一部分現在會在用於成長該光敏材料的多個分離的磊晶步驟之間被實施。此技術移除因BEOL互連金屬層所加諸的習知的固有高度及/或熱限制。應該注意的係，為達本文中討論的目的，一實質上同質磊晶製程(例如，在矽鍺(SiGe)合金上成長鍺(Ge))會被視為同質磊晶製程，因為於此成長一實質上相同的材料在另一材料頂端的製程中仍然能夠導致和本文中所介紹之同質磊晶製程雷同的好處(舉例來說，較低的處理溫度)。
至少於某些實施例中，該光偵測器的第一層(本文中亦稱為「晶種層」)光敏材料會被磊晶成長於一半導體基板上，位在該光偵測器要被形成的區域上方。在該晶種層光敏材料被成長之後，用於該電晶體的至少一層金屬接觸插塞便能夠被形成。接著，在用於該電晶體的該些金屬接觸插塞被形成之後，一後續的光敏材料層便能夠被形成，用以完成該光偵測器的光吸收區域的製造。該後續的光敏材料層能夠被形成在該晶種層的頂端，俾使得該些光敏材料層能夠形成該光偵測器的光吸收區域。藉由避免用於該光敏材料的單一步驟磊晶製程，此方式的優點係能夠減少或最小化PD裝置和電晶體裝置的單片整合期間的梯階高度差問題以及額外的熱預算問題。
如圖6A中所示，光敏區域613被分成兩層613(1)以及613(2)。該兩層613(1)以及613(2)於製造過程期間在分開的階段中被磊晶成長，但是，聯合形成一連續的光敏區域。第一層613(1)係一相對薄的晶種層，其在磊晶成長之前通常需要進行高溫表面清洗製程(舉例來說，攝氏750至850度，亦稱為「預烘烤」)。此晶種層613(1)會被插入在該製程的相對早期階段處。因為該晶種層613(1)能夠非常薄(舉例來說，10nm)，所以，此晶種層成長不會面臨如上面討論的梯階高度問題。如下面配合圖7A至7J的詳細討論，該晶種層613(1)接著會被介電質覆蓋，並且該製造過程會繼續進行FET建構。光敏材料613(2)的其餘部分係在具有更彈性插入點的後續磊晶步驟處被成長。如上面的介紹，因為此後續成長為同質磊晶，所以，在該後續成長處不需要任何高溫表面清洗。製程溫度會遠低於第一次成長，且所以，該後續成長步驟能夠被插入在該FET製程的較晚部分處。該PD的最終高度僅受限於該後續成長的插入點，而不受限於初始成長。依此方式，該光偵測器的光吸收區域的頂端表面會高於電晶體的金屬互連層的底部，這在傳統的單一步驟磊晶製程中可能無法達成。
圖6A至6C說明不同的插入點情況如何能夠造成不同的PD高度。在圖6A中，該插入點被設在產線後段(BEOL)金屬1(M1)介電層被形成之後，且因此，在結構600中，PD高度會和M1介電層的頂端表面一般高。相較之下，在圖6B中，該插入點被設在產線中段(MOL)介電層被形成之後，且因此，在結構601a中，PD高度可以和該MOL介電層一般高。在圖6C中，該插入點被設在該MOL介電層被形成之前，且因此，在結構601b中，PD高度會低於該MOL介電層。
應該注意的係，因為此特殊技術在二或更多個不同階段處形成該光敏區域，所以，該技術原本就需要分開的微影術製程和圖樣化製程。所以，倘若後面沒有進一步處理的話，雖然該第一晶種層和該後續成長層兩者會達到相同的橫向圖樣，介於該第一晶種層和該後續成長層之間的介面的側壁仍然預期會有至少特定的實體不連續性。此不連續性係因為實務中的微影術對齊排列瑕疵的關係。也就是說，該光偵測器的光吸收區域可能呈現一種具有側壁對齊偏差(或是不連續的側壁)的實體結構，其為利用二或更多個分開的材料形成製程來成長相同光敏材料的結果表現。
除此之外，或者，該光敏材料亦能夠在該多步驟沉積之後被圖樣化，並且於某些實施例中，會被另一鈍化層覆蓋。利用此額外的圖樣化步驟便可以移除前面提及的介於第一晶種層和第二磊晶層之間的實體不連續性。
於某些實施例中，該光敏層形成製程會被分成二個以上的步驟。另外，利用已介紹的技術，最後的磊晶插入點會被設在稍晚處，俾使得該PD高度會變成高於至少M1，其假設磊晶成長的最後步驟以及後面的高度摻雜層形成製程為BEOL可容忍。
雷同的方式亦能夠套用在和CMOS FET整合的以波導為基礎本體耦合的PD。此方式在套用於和先進技術節點CMOS FET整合的以波導為基礎的PD時特別有利，因為此情況對於梯階高度差以及熱預算比較敏感。應該注意的係，絕緣體上矽(SOI)基板亦能夠適用於此應用情況，因為被整合的器件可能包含矽波導。
利用此技術，PD的高度會變成高於受到習知方法所限制的高度，而不會導致FET效能受損。因此，此多步驟磊晶方式能夠解決或是減輕梯階高度差問題。
圖7A至7J所示的係根據某些實施例之用於製造圖6A的半導體結構的各個製程步驟的剖視圖。應該注意的係，此些製程步驟雖然被描述及/或描繪成以特定的順序來實施；不過，此些步驟亦可以包含更多或較少的步驟，其可以依序或是平行來實施。另外，二或更多個步驟的順序可以改變，二或更多個步驟的實施可以重疊，以及二或更多個步驟可以結合成單一步驟。此些步驟中的一或更多個步驟亦可經過修正用以創造不同的實施例變化例。為簡化起見，眾所熟知的步驟或細節可以被省略。
參考圖7A至7J，圖中介紹的係用於製造半導體結構600的範例製程步驟。在步驟701中(圖7A)，FET主動區域604(2)以及PD主動區域604(1)會被定義並且圖樣化在基板602上，舉例來說，藉由利用標準的淺溝槽隔離(STI)製程。此製程將隔離材料603(舉例來說，氧化物)填入該些溝槽之中，用以形成STI特徵元件608。在步驟702中(圖7B)，PD主動區域604(1)會先被挖開並且接著透過離子植入被摻雜至其中一種電極性，從而形成PD 610的底部摻雜層611。接著，區域604(1)會再次被介電材料605覆蓋。
在步驟703中(圖7C)，產線前段(FEOL)電晶體器件620會被形成在該電晶體主動區域604(2)的頂端，而PD主動區域604(1)則會被該介電層覆蓋。在步驟704中(圖7D)，該PD主動區域604(1)會再次被挖開，並且光敏材料的晶種層613(1)會被異質磊晶成長在該些PD主動區域上。該晶種層613(1)的厚度能夠在5nm至500nm的範圍之中，相依於要被整合的FET節點的技術。在步驟705中(圖7E)，標準的MOL介電質607會被沉積在該晶圓上方，用以覆蓋兩種類型的裝置。接著，該晶圓會被平坦化，接著會進行FET接點金屬構形。用以形成FET接點通道630。而後，BEOL M1介電層693會被沉積在該MOL層上方。
在步驟706中(圖7F)，位於PD主動區域604(1)頂端的介電層會被挖開，並且一接續的光敏材料磊晶成長會被實施，用以形成第二光敏層613(2)。接著，該光敏層613的上方區域會藉由離子植入或是藉由現場摻雜至和已摻雜的基板層相反的極性，用以形成頂端摻雜層614，從而一起形成一P-I-N光偵測器結構610。接著，該頂端鈍化層615會被選擇性地沉積在該光敏材料613上，並且一硬遮罩層609接著會被沉積在該晶圓上方。於其它施行方式中，層615會藉由下面方式被形成：先沉積一毯覆鈍化層並且接著利用微影術和乾式蝕刻製程進行圖樣化，僅留下位於該光敏材料613之上的鈍化層615。於又一實施例中，層614能夠在該鈍化層構形之後被形成。
在步驟707中(圖7G)，PD突丘604(1)會被圖樣化並且接著在該些側壁上的鈍化分隔體617覆蓋。在步驟708中(圖7H)，PD突丘604(1)和介電層之間的間隙(它們係由先前的圖樣化所造成)會被另一介電質沉積物691填充。接著，一平坦化製程會被實施，其會終止在該PD硬遮罩層609處。在步驟709中(圖7I)，該些PD底部金屬接點640會被形成，接著會形成M1金屬互連線650。在步驟710中，M2介電層693會被沉積，接著會形成PD頂端金屬接點641以及M2金屬互連線660。端視設計而定，互連金屬構形能夠用於形成額外的接點通道及/或用於在多個裝置之間進行通信。於某些施行方式中，步驟706至步驟708中的一或更多個部分會被省略，並且步驟709會在頂端鈍化層構形(步驟706)之後立刻被實施。於某些施行方式中，PD底部接點構形(步驟709)以及頂端接點構形(步驟710)能夠被實施在相同的BEOL介電層上，但是因為它們的不同結束點的關係而在分開的圖樣化製程中進行。於某些施行方式中，矽化物構形亦能夠在PD接點構形(舉例來說，步驟709與710)期間或之前被引進PD製造之中，用以改良接點阻值，從而改良裝置效能。
於一或更多個施行方式中，光敏材料613能夠為Ge。用於基板602的範例材料能夠為Si或是SOI。鈍化層615能夠為非晶Si、多晶Si、氮化物、高k值的介電質(舉例來說，氧化鋁(Al2 O3 )、氧化鉿(HfO2 ))、二氧化矽(SiO2 )、或是它們的任何組合。鈍化分隔體617能夠為非晶Si、多晶Si、氮化物、高k值的介電質(舉例來說，Al2 O3 、HfO2 )、SiO2 、或是它們的任何組合。用於PD硬遮罩層609的材料能夠為氮化物，而用於層間介電質691的材料能夠為SiO2 。溝槽隔離介電質603能夠為SiO2 ，並且該些電晶體(舉例來說，電晶體620)能夠為以矽為基礎電晶體。該些光偵測器(舉例來說，PD 610)能夠為垂直入射類型，其中，光學信號能夠經由介電層693從頂端入射或是經由基板602從底部入射。
此處會詳述上面配合圖7A至7J所介紹的多吸收層方式的替代說明。此替代說明係為提供額外的完整性並且進一步瞭解實行此方式的各種好處。
該多吸收層方式的某些實施例包含一種在相同的半導體基板上製造光偵測器與電晶體的方法，以矽作為該基板的頂端表面。該方法大體上包含5個步驟。步驟(1)：在該電晶體的接點通道構形之前先形成該電晶體的至少一部分。步驟(2)：在該基板的頂端的第一選定區域中形成該光偵測器的第一光吸收層。步驟(3)：在該第一吸收層的頂端的形成一隔離層。步驟(4)：移除該隔離層的一部分，用以露出該第一光吸收層的第二選定區域。該第二選定區域至少部分重疊該第一選定區域。以及，步驟(5)：在該已露出的第一光吸收層的頂端直接形成一第二光吸收層。該第二光吸收層會被形成為使得該兩層形成該光偵測器的單一光吸收區域。因此，該光偵測器能夠會被形成具有較厚的組合吸收層用以達到較高的量子效率以及較高的頻寬，而不會受到傳統製造過程期間的梯階高度以及熱預算的限制。視情況，在步驟(5)能夠藉由重複步驟(3)、步驟(4)、以及步驟(5)來形成額外的光吸收層。
該單一光吸收區域在該第一選定區域與該第二選定區域之間可能會有側壁對齊偏差。該側壁對齊偏差可能為分開的微影術步驟和蝕刻步驟的刻意或非刻意結果。同樣地，因為上面方式的結果，於某些實施例中，該第二光吸收層的頂端表面會高於電晶體的接點通道的頂端表面。
根據一或更多個施行方式，該第一光吸收層與第二光吸收層兩者皆包含鍺。第一次預烘烤會在步驟(2)之前被實施，用以清洗該異質介面。同樣地，第二次預烘烤會在步驟(5)之前被實施，用以清洗該同質介面。在第一次預烘烤期間可以使用高於第二次預烘烤的溫度，因為該第一次預烘烤被實施時不包含任何MOL製程以及BEOL製程。顯見地，相較於同質成長Ge(舉例來說，成長在Ge上)，較高的預烘烤溫度可能有利於異質成長Ge(舉例來說，成長在Si上)，因為相較於移除在Ge表面上自然形成的鈍化層(舉例來說，GeO或是GeO2 )，製造過程期間在Si表面上自然形成的鈍化層可能需要較高的溫度來移除。
於某些實施例中，該第一光吸收層包含鍺，並且會在步驟(2)之前實施攝氏700度以上的預烘烤溫度，用以清洗鍺和矽之間的介面。於某些實施例中，該第二光吸收層包含鍺，並且會在步驟(5)之前實施低於攝氏700度的預烘烤溫度，用以清洗該同質介面。
除此之外，該第一選定區域會小於該第二選定區域，俾使得任何製造缺陷皆會至少部分被侷限在該第一選定區域之中。於缺陷非主要考量的其它實施例中，該第一選定區域不會小於該第二選定區域。
於數個範例中，光偵測器主動區域的頂端表面和電晶體主動區域的頂端表面之間的相對高度差係在步驟(1)之前便被形成。本發明的一或更多個實施例的前提係該光偵測器與電晶體共用該基板上的至少其中一個摻雜區域。進一步言之，於某些範例中，該光吸收區域(由該多層所組成)的組合高度高於該電晶體的第一金屬互連層的底部表面。
於變化例中，在步驟(2)之前，一分隔體會被形成在該第一選定區域的側壁上，俾使得該第一吸收層的側壁會因該分隔體而被鈍化。該分隔體能夠為本質非晶矽、有摻雜的非晶矽、氧化物、氮化物、及/或高k值的介電材料，俾使得在步驟(2)期間能夠使用一選擇性的磊晶成長，以便使得多層僅主要成長在該已露出的第一選定區域上，而非該分隔體上。
除此之外，或者，在步驟(5)之前，一分隔體會被形成在該第二選定區域的側壁上，俾使得該第二吸收層的側壁會因該分隔體而被鈍化。該分隔體同樣能夠為本質非晶矽、有摻雜的非晶矽、氧化物、氮化物、及/或高k值的介電材料，俾使得在步驟(5)期間能夠使用一選擇性的磊晶成長，以便使得多層僅主要成長在該已露出的第二選定區域上，而非該分隔體或是該鈍化層上。
應該注意的係，根據某些觀點，該電晶體的剩餘主動區域係在步驟(4)之前被形成，留下該光偵測器的接點通道在步驟(4)之後才被形成。舉例來說，用於該光偵測器的通道接點構形能夠在金屬互連層的構形期間被實施。於某些情況中，該光偵測器的接點通道係完全由金屬互連層中的非耐火材料(舉例來說，BEOL金屬，例如，鋁或是銅)所製成。 填充形狀
圖8A至8B所示的係一單片整合式半導體結構的俯視圖與剖視圖，其包含用於PD以及電晶體的不同尺寸的填充形狀，且更明確地說，填充形狀810約為一PD的尺寸，而填充形狀820約為一電晶體的尺寸。
明確地說，本發明觀察到，利用PD和電晶體的單片整合，尺寸大不相同的兩種裝置(舉例來說，一電晶體小於一PD的尺寸的一半)會被製造在相同的晶圓上。進一步言之，當該晶圓被製造時會有涉及到材料成長(舉例來說，光敏材料磊晶術)以及材料移除(舉例來說，CMP平坦化或是反應離子蝕刻)的許多製造過程，其理想的情形應該對該晶圓施加均勻的負載。然而，實際上，此些製程的結果卻會受到已經被製造於該晶圓上的圖樣影響。因為PD和電晶體的不同尺寸的關係，該晶圓上某些部分的負載可能會大於某些其它部分，這會對產量造成負面衝擊。
據此，於本揭示內容的其中一項觀點中，裝置佈局會被定義成使得，除了該些光偵測器主動區域以及電晶體主動區域之外，該佈局亦能夠包含至少兩種不同類型的填充形狀—光偵測器填充形狀810以及電晶體填充形狀820。如圖8B中所示，每一種類型的填充形狀會有和其對應主動裝置相同的製程流程，例外的係，其不會被電氣連接至任何其它裝置，從而充當一虛設裝置(dummy device)。
在晶圓中插入兩個不同的填充形狀的主要目的係在該晶圓中為兩種類型的裝置達到均勻的製程負載。就此來說，根據至少某些實施例，每一種類型的填充形狀應該達到和它們的個別主動裝置實質上相同的高度，以便達到均勻負載的目的。舉例來說，該些範例填充形狀810與820係以上面配合圖2所討論的製造過程流程為基礎，該製造過程流程針對PD和電晶體具有不同的突丘高度。於此範例中，電晶體填充形狀820應該被形成在和其它「真實」電晶體有相同高度的表面(舉例來說，突丘404(2))上。同樣地，於此範例中，光偵測器填充形狀810應該被形成在和其它「真實」光偵測器有相同高度的表面(舉例來說，突丘404(1))上。端視實施例而定，該些形狀的尺寸和密度會不相同。於某些範例中，該些光偵測器填充形狀會比較大並且較不密集。 可應用的光偵測器構形方法
圖9A與9B所示的係可以應用本文中所介紹之單片整合技術的一或更多項觀點的額外光偵測器(PD)構形方法的剖視圖。上面所介紹的範例PD構形方法雖然大體上包含先進行選擇性磊晶，接著進行PD主動區域圖樣化(舉例來說，透過微影術以及乾式蝕刻)；但是，本文中所介紹的單片整合技術仍能適用於其它類型的PD構形方法。至少有兩種額外的PD構形方法可以應用，它們分別顯示在圖9A以及圖9B之中。
在圖9A中，該選擇性成長區域直接作為該PD主動區域，且所以，在該選擇性磊晶製程之後不需要進行任何額外的PD主動區域圖樣化。取而代之的係，一CMP製程會被實施用以平坦化該表面。接著，一鈍化層會被沉積在該光敏材料的頂端，用以覆蓋該光敏材料的頂端表面。此構形方法的其中一項好處係降低和PD主動區域圖樣化以及後面的間隙填充/平坦化步驟相關聯的製程複雜度。
另一種可應用的PD構形方法顯示在圖9B中。於此構形方法中，該選擇性成長區域同樣直接作為該PD主動區域。圖9A和圖9B中的方法之間的差異在於後置磊晶CMP製程。在圖9B中省略圖9A中的CMP製程，並且該光敏材料仍保留其小琢面側壁。此方法的好處係避免可能出現在圖9A的方法之中的CMP碟化問題，尤其是當在此CMP製程期間會形成表面碟化的地方在相對大面積的PD(舉例來說，直徑大於10μm)中實施該CMP製程時。應該注意的係，於此沒有CMP的形成製程的某些範例中，該選擇性成長區域同樣可能大於該PD主動區域，並且雷同於圖5L中所示的蝕刻製程會被實施用以移除該些側邊中的小琢面。 結論
除非和物理可能性相違背，否則，本發明涵蓋：(i)上面所述的方法/步驟可以任何順序及/或任何組合來實施，以及(ii)個別實施例的器件可以任何方式來組合。
應該注意的係，上面所述的所有實施例能夠彼此結合，除非上面另外提及或者任何此些實施例的功能及/或結構相互排斥。
本文雖然已經參考特定的示範性實施例說明過本揭示內容；不過，應該確認的係，本發明並不受限於所述的實施例，相反地，亦能夠以落在隨附申請專利範圍的精神和範疇裡面的修正例及變更例來實行。舉例來說，於本揭示內容中雖然在一或更多個結構的每一個摻雜區域中顯示兩個接點通道；不過，亦能夠在該些摻雜區域中形成單一個連續的接點通道或是環狀/靴刺狀通道，用以從該光吸收區域中抽出由光產生的載波。據此，本說明書以及圖式應被視為解釋性，而沒有限制意義。 特定實施例的範例
所以，總結來說，本文中所介紹之已揭技術的某些範例施行方式將在下面有編號的條款中作敘述：
(A)在STI構形期間進行突丘高度調整的方式： 1.   一種製造光偵測器和電晶體於相同基板上的方法，該方法包括： 在一半導體基板上形成一具有兩個突丘的結構，其中一個突丘用於該電晶體並且另一個突丘用於該光偵測器，其中，藉由該兩個突丘之間的突丘凹槽會形成一隔離溝槽，且其中，該兩個溝槽有相同的高度； 調整用於該光偵測器的突丘和用於該電晶體的突丘之間的相對高度；以及 在個別的突丘上形成該電晶體以及該光偵測器。 2.   根據第1項條款的方法，其中，該調整相對高度包括： 降低用於該光偵測器的突丘的高度，直到用於該光偵測器的突丘的頂端表面低於用於該電晶體的突丘的頂端表面但是高於該隔離溝槽的底部表面為止。 3.   根據第2項條款的方法，其中，該降低用於該光偵測器的突丘的高度包括： 在用於該電晶體的突丘的上方沉積一保護層，用以保護避免遭到蝕刻；以及 蝕刻該半導體基板，用以移除用於該光偵測器的突丘的基板材料，以便降低用於該光偵測器的突丘的高度。 4.   根據第1項條款的方法，其中，該調整相對高度包括： 藉由磊晶成長來增加用於該電晶體的突丘的高度。 5.   根據第1項條款的方法，其中，該形成具有兩個突丘的結構包括： 在該半導體結構的上方沉積一止動層，其具有用以定義該兩個突丘的圖樣；以及 蝕刻該半導體基板，用以創造該具有兩個突丘的結構。 6.   根據第1項條款的方法，其進一步包括： 在該突丘凹槽之中沉積隔離氧化物，用以形成該隔離溝槽。 7.   根據第6項條款的方法，其中，該隔離介電材料包括氧化矽或是氮化矽或是它們的組合。 8.   根據第1項條款的方法，其進一步包括： 在接續的磊晶成長或是接續的材料移除製程期間於該半導體基板上的合宜位置處形成至少兩種尺寸的虛設填充形狀，以便在一晶圓中達到均勻製程負載的目的，其中，該虛設填充形狀的其中一種尺寸係專屬於該電晶體，且其中，該虛設填充形狀的另一尺寸係專屬於該光偵測器。 9.   根據第8項條款的方法，其中，該接續的材料移除製程包含下面至少其中一者：化學機械研磨製程或是反應離子蝕刻製程。 10. 根據第1項條款的方法，其中，該光偵測器為以矽為基礎的鍺光偵測器，且其中，該電晶體為以矽為基礎的金屬氧化物半導體場效電晶體(MOSFET)。 11. 根據第1項條款的方法，其中，該光偵測器為垂直入射型。 12. 一種裝置，其包括： 一半導體基板，其包含一第一表面、一第二表面、以及一第三表面； 一半導體電晶體，其被形成在高於該第一表面的第二表面中；以及 一半導體光偵測器，其被形成在高於該第一表面但是低於該第二表面的第三表面中，其中，低於該第二表面與第三表面兩者的第一表面會在該半導體光偵測器與該半導體電晶體之間形成一隔離溝槽。 13. 根據第12項條款的裝置，其中，該半導體光偵測器的最終高度會低於該半導體電晶體的最低金屬互連層的底部表面。 14. 根據第12項條款的裝置，其中，該半導體光偵測器被形成在該半導體基板中不同於該半導體電晶體的水平位置中。 15. 根據第12項條款的裝置，其中，該半導體光偵測器與該半導體電晶體被形成在兩個分開的突丘上，其中一個突丘用於該電晶體並且另一個突丘用於該光偵測器，且其中，介於該兩個突丘之間的突丘凹槽會形成一隔離溝槽。 16. 根據第15項條款的裝置，其中，該隔離溝槽會被下面至少其中一或更多者填充：以氧化物為基礎的介電材料或是以氮化物為基礎的介電材料 17. 根據第12項條款的裝置，其中，該光偵測器包含一P-I-N結構，其具有：一高度摻雜的p型半導體區域；一高度摻雜的n型半導體區域；以及一本質光敏半導體區域，其位於該些p型半導體區域與n型半導體區域之間。 18. 根據第17項條款的裝置，其中，被使用在該P-I-N結構的至少一部分之中的半導體材料不同於半導體基板材料。 19. 根據第17項條款的裝置，其中，該本質光敏半導體區域包括一半導體材料堆疊，其包含具有第一介電常數的基板半導體材料以及具有第二介電常數的光敏材料，該第二介電常數高於該第一介電常數。 20. 根據第19項條款的裝置，其中，在該組合的本質光敏半導體區域之中的該基板半導體材料和其它半導體材料之間的厚度比大於1至5。 21. 根據第12項條款的裝置，其進一步包括： 具有大約該電晶體之尺寸的選定數量的虛設填充形狀，其中，具有該電晶體之尺寸的該些虛設填充形狀係被形成在和該第二表面相同高度處的表面中。 22. 根據第12項條款的裝置，其進一步包括： 具有大約該光偵測器之尺寸的選定數量的虛設填充形狀，其中，具有該光偵測器之尺寸的該些虛設填充形狀係被形成在和該第三表面相同高度處的表面中。 23. 根據第12項條款的裝置，其中，該光偵測器為以矽為基礎的鍺光偵測器，且其中，該電晶體為以矽為基礎的金屬氧化物半導體場效電晶體(MOSFET)。 24. 根據第12項條款的裝置，其中，該光偵測器包含一面鏡結構，用以降低該光偵測器的光吸收區域的厚度。
(B)電晶體通道優先方式： 1.   一種製造光偵測器和電晶體於相同基板上的方法，該方法包括： (1) 在產線前段(FEOL)製造階段期間，於一半導體基板上形成該電晶體； (2) 在產線中段(MOL)製造階段期間並且在該光偵測器被形成於該半導體基板上之前，藉由使用耐火材料形成用於該電晶體的接觸插塞； (3) 於該半導體基板上形成該光偵測器；以及 (4) 僅在產線後段(BEOL)製造階段期間，形成用於該光偵測器的接觸插塞。 2.   根據第1項條款的方法，其中，用於該光偵測器的該些接觸插塞係藉由使用非耐火材料所形成。 3.   根據第1項條款的方法，其進一步包括： 在該BEOL製造階段期間，在用於該電晶體的該些接觸插塞上形成額外的接觸插塞，其中，用於該電晶體的該些額外的接觸插塞會(a)被電氣連接至用於該電晶體的該些已形成的接觸插塞以及(b)達到和用於該光偵測器的接觸插塞相同的高度。 4.   根據第3項條款的方法，其中，該些額外的接觸插塞的一部分被配置成互連線，其為該電晶體提供裝置間信號傳輸。 5.   根據第1項條款的方法，其中，該形成用於該光偵測器的接觸插塞包括： 在該BEOL製造階段期間的第一步驟中，藉由使用一第一金屬材料來形成用於該光偵測器的第一組接觸插塞；以及 在該BEOL製造階段期間的接續步驟中，藉由使用一第二金屬材料來形成用於該光偵測器的第二組接觸插塞， 其中，該些第一組接觸插塞和第二組接觸插塞係用於該光偵測器的不同摻雜區域。 6.   根據第1項條款的方法，其進一步包括： 在該形成該電晶體之前，形成一結構，該結構具有一用於該電晶體的突丘以及一用於該光偵測器的突丘；以及 調整用於該光偵測器的突丘以及用於該電晶體的突丘之間的相對高度，直到用於該光偵測器的突丘的頂端表面低於用於該電晶體的突丘的頂端表面為止。 7.   根據第1項條款的方法，其中，用於該電晶體的該些接觸插塞為的直接接觸該已形成的電晶體的第一金屬，且其中，用於該電晶體的該些接觸插塞係被形成在多個柱體陣列或是條狀陣列之中。 8.   根據第1項條款的方法，其中，該MOL階段進一步包括： 沉積一介電層，其為覆蓋該電晶體的第一介電層。 9.   根據第1項條款的方法，其中，用於該電晶體的該些接觸插塞被形成為完全在該電晶體的第一互連層的底部表面底下並且被定位成和下面至少其中一者電氣耦合：該電晶體的閘極區域、該電晶體的源極區域、或是該電晶體的汲極區域。 10. 根據第9項條款的方法，其中，用於該光偵測器的該些接觸插塞中的第一群接觸插塞被形成為完全在該光偵測器的第一互連層的底部表面底下並且被定位成和該光偵測器的第一摻雜區域電氣耦合。 11. 根據第10項條款的方法，其中，用於該光偵測器的該些接觸插塞中的第二群接觸插塞被形成為至少部分在該電晶體的第一互連層的底部表面之上並且被定位成和該光偵測器的第二摻雜區域電氣耦合，該第二摻雜區域具有和該第一摻雜區域不同的極性。 12. 根據第1項條款的方法，其中，該BEOL階段進一步包括： 在該MOL階段所形成的層之上依序形成數個互連層。 13. 根據第1項條款的方法，其中，該形成用於該光偵測器的接觸插塞包括： 藉由在該BEOL階段期間利用不同的BEOL金屬來形成用於該光偵測器的P區和N區的接觸插塞。 14. 根據第1項條款的方法，其中，被用來形成用於該電晶體的接觸插塞的材料包括下面至少其中一者：鎢、鈦、或是氮化鈦。 15. 根據第1項條款的方法，其中，被用來形成用於該光偵測器的接觸插塞的材料包括包含下面至少其中一者的互連金屬：銅或是鋁。 16. 一種半導體裝置，其包括： 一半導體基板； 一電晶體，其被形成在該半導體基板上； 一光偵測器，其被形成在該半導體基板上； 用於該電晶體的接觸插塞，其中，用於該電晶體的該些接觸插塞具有由分開的半導體材料形成製程所形成的至少兩個部分，且其中，用於該電晶體的該些接觸插塞的側壁包含實體對齊偏差，其證實該些分開的半導體材料形成製程；以及 用於該光偵測器的接觸插塞，其中，用於該光偵測器的該些接觸插塞係由單一半導體材料形成製程所形成。 17. 根據第16項條款的裝置，其中，用於該光偵測器的該些接觸插塞的頂端表面高於用於該電晶體的該些接觸插塞的側壁的實體對齊偏差。 18. 根據第16項條款的裝置，其中，用於該電晶體的該些接觸插塞包含在產線中段(MOL)製造階段期間所形成的耐火材料。 19. 根據第16項條款的裝置，其中，用於該光偵測器的該些接觸插塞全部由在產線後段(BEOL)製造階段期間所形成的金屬互連層中的非耐火材料所製成，而沒有來自產線中段(MOL)製造階段的任何耐火材料。 20. 根據第16項條款的裝置，其中，該電晶體以及該光偵測器被形成在該半導體基板上的不同高度處。 21. 根據第16項條款的裝置，其中，當從該半導體基板處測量時，該光偵測器被形成在比其上形成該電晶體的第二表面更接近該半導體基板的第一表面上。 22. 根據第16項條款的裝置，其中，用於該電晶體的該些接觸插塞中的至少兩個部分中的一較低部分被形成為完全在該電晶體的第一互連層的底部表面底下並且被定位成和下面至少其中一者電氣耦合以及直接實體接觸：該電晶體的閘極區域、該電晶體的源極區域、或是該電晶體的汲極區域。 23. 根據第22項條款的裝置，其中，用於該光偵測器的該些接觸插塞中的第一群接觸插塞被形成為完全在該光偵測器的第一互連層的底部表面底下並且被定位成和該光偵測器的第一摻雜區域電氣耦合以及直接實體接觸。 24. 根據第23項條款的裝置，其中，用於該光偵測器的該些接觸插塞中的第二群接觸插塞被形成為至少部分在該電晶體的第一互連層的底部表面之上並且被定位成和該光偵測器的第二摻雜區域電氣耦合以及直接實體接觸，該第二摻雜區域具有和該第一摻雜區域不同的極性。 25. 根據第16項條款的裝置，其中，用於該光偵測器的P區和N區的該些接觸插塞和不同的BEOL金屬層為不同的材料。 26. 根據第16項條款的裝置，其中，用於該電晶體的接觸插塞係由包括下面至少其中一者的材料所製成：鎢、鈦、或是氮化鈦。 27. 根據第16項條款的裝置，其中，用於該光偵測器的接觸插塞的材料係由包括包含下面至少其中一者的互連金屬的材料所製成：銅或是鋁。 28. 根據第16項條款的裝置，其中，該光偵測器包含一P-I-N結構，其具有：一高度摻雜的p型半導體區域；一高度摻雜的n型半導體區域；以及一本質光敏半導體區域，其位於該些p型半導體區域與n型半導體區域之間， 其中，該本質光敏半導體區域包括一半導體材料堆疊，其包含具有第一介電常數的基板半導體材料以及具有第二介電常數的光敏材料，該第二介電常數高於該第一介電常數。 29. 根據第28項條款的裝置，其中，在該組合的本質光敏半導體區域之中的該基板半導體材料和其它半導體材料之間的厚度比大於1至5。 30. 根據第16項條款的裝置，其進一步包括： 具有大約該電晶體之尺寸的選定數量的虛設填充形狀，其中，具有大約該電晶體之尺寸的該些虛設填充形狀係被形成在和該電晶體相同的高度處；以及 具有大約該光偵測器之尺寸的選定數量的虛設填充形狀，其中，具有大約該光偵測器之尺寸的該些虛設填充形狀係被形成在和該光偵測器相同的高度處。 31. 根據第16項條款的裝置，其中，該光偵測器的一光吸收材料的頂端表面高於該電晶體的最低金屬互連層的底部表面。 32. 根據第16項條款的裝置，其中，該光偵測器包含一光吸收區域，其具有一具有側壁對齊偏差的實體結構，該側壁對齊偏差係因以二或更多個分開的材料形成製程來成長一實質上相同材料所造成。 33. 根據第16項條款的裝置，其中，該光偵測器包含一面鏡結構，用以降低該光偵測器的光吸收區域的厚度。 34. 一種半導體裝置，其包括： 一半導體基板； 一電晶體，其被形成在該半導體基板上； 一光偵測器，其被形成在該半導體基板上；以及 用於該光偵測器的接觸插塞， 其中，用於該光偵測器的該些接觸插塞中的至少一部分位在和該電晶體的第一互連層相同的水平位準處。
(C)多吸收層方式： 1.   一種製造光偵測器和電晶體於相同基板上的方法，該方法包括： (1) 在一半導體基板上於要形成該光偵測器的區域上磊晶成長該光偵測器的第一層光吸收材料； (2) 在該成長第一層光吸收材料之後，形成用於該電晶體的至少一層金屬接觸插塞；以及 (3) 在該形成至少一層金屬接觸插塞之後，形成該光偵測器的第二層光吸收材料，其中，該第二層光吸收材料被形成在該第一層光吸收材料頂端，俾使得具有實質上相同材料的該兩層光吸收材料會形成該光偵測器的單一光吸收區域。 2.   根據第1項條款的方法，其中，該磊晶成長該第一層光吸收材料係在適合該光偵測器的光吸收材料磊晶成長於一異質表面上的溫度處來實施。 3.   根據第1項條款的方法，其中，該形成該第二層光吸收材料係在適合該光偵測器的光吸收材料磊晶成長於一同質表面上的溫度處來實施。 4.   根據第1項條款的方法，其中，該形成該第二層光吸收材料係在低於該磊晶成長該第一層光吸收材料的溫度處來實施。 5.   根據第1項條款的方法，其中，該形成該第二層光吸收材料係在低於用於該電晶體的已形成金屬接觸插塞的耐受溫度處來實施。 6.   根據第1項條款的方法，其中，該磊晶成長該第一層光吸收材料係在高於用於該電晶體的已形成金屬接觸插塞的耐受溫度處來實施。 7.   根據第1項條款的方法，其中，該磊晶成長該第一層光吸收材料包括： 在高於用於該電晶體的已形成金屬接觸插塞之耐受溫度的溫度處實施表面清洗製程。 8.   根據第1項條款的方法，其中，該第二層光吸收材料的頂端表面高於該電晶體的最低金屬互連層的底部表面。 9.   根據第1項條款的方法，其中，該形成該第二層光吸收材料包括： 移除由先前製程沉積在該光偵測器上方的材料，用以露出該第一層光吸收材料。 10. 根據第9項條款的方法，其中，該形成該第二層光吸收材料進一步包括： 磊晶成長該第二層光吸收材料於該第一層光吸收材料的頂端，至少直到該單一光吸收區域的高度高於用於該電晶體的該至少一層金屬接觸插塞為止。 11. 根據第1項條款的方法，其中，該些第一層光吸收材料以及第二層光吸收材料係藉由利用分開的微影術製程來形成。 12. 根據第11項條款的方法，其中，該些分開的微影術製程會在構成該單一光吸收區域的結構上留下一側壁對齊偏差。 13. 根據第1項條款的方法，其進一步包括： 在一開口裡面形成該第二層光吸收材料之前，先在該開口的一側壁上形成一鈍化分隔體，用以鈍化該第二層光吸收材料，以便降低裝置暗電流。 14. 根據第1項條款的方法，其進一步包括： 在該第一層或第二層光吸收材料上成長一具有基板材料的鈍化層；以及 有向性地蝕刻該鈍化層，用以在該第一層或第二層光吸收材料上形成一鈍化分隔體。 15. 一種裝置，其包括： 一半導體基板； 一半導體電晶體，其被形成在該半導體基板上；以及 一半導體光偵測器，其被形成在該半導體基板上； 其中，該半導體光偵測器的一光吸收材料的頂端表面高於該半導體電晶體的最低金屬互連層的底部表面。 16. 根據第15項條款的裝置，其進一步包括： 一位於該第一層或第二層光吸收材料上的鈍化分隔體。 17. 根據第15項條款的裝置，其進一步包括一位於該半導體光偵測器的一側壁上的鈍化分隔體，其中，該鈍化分隔體會降低裝置暗電流。 18. 根據第15項條款的裝置，其進一步包括： 用於該電晶體的接觸插塞，其中，用於該電晶體的該些接觸插塞係由在產線中段(MOL)製造階段期間所形成的耐火材料所製成；以及 用於該光偵測器的接觸插塞，其中，用於該光偵測器的該些接觸插塞係全部由在產線後段(BEOL)製造階段期間所形成的金屬互連層中的非耐火材料所製成，而沒有來自該MOL製造階段的任何耐火材料。 19. 根據第15項條款的裝置，其中，該光偵測器包含一P-I-N結構，其具有：一高度摻雜的p型半導體區域；一高度摻雜的n型半導體區域；以及一本質光敏半導體區域，其位於該些p型半導體區域與n型半導體區域之間， 其中，該本質光敏半導體區域包括一半導體材料堆疊，其包含具有第一介電常數的基板半導體材料以及具有第二介電常數的光敏材料，該第二介電常數高於該第一介電常數。 20. 根據第19項條款的裝置，其中，在該組合的本質光敏半導體區域之中的該基板半導體材料和其它半導體材料之間的厚度比大於1至5。 21. 根據第15項條款的裝置，其進一步包括： 具有大約該電晶體之尺寸的選定數量的虛設填充形狀，其中，具有大約該電晶體之尺寸的該些虛設填充形狀係被形成在和該電晶體相同的高度處；以及 具有大約該光偵測器之尺寸的選定數量的虛設填充形狀，其中，具有大約該光偵測器之尺寸的該些虛設填充形狀係被形成在和該光偵測器相同的高度處。 22. 根據第15項條款的裝置，其中，該光偵測器包含一面鏡結構，用以降低該光吸收區域的厚度。 23. 一種裝置，其包括： 一半導體基板； 一半導體電晶體，其被形成在該半導體基板上；以及 一半導體光偵測器，其被形成在該半導體基板上， 其中，該半導體光偵測器包含一光吸收區域，其具有一具有側壁對齊偏差的實體結構，其證實以二或更多個分開的材料形成製程來成長一實質上相同的材料。 24. 根據第23項條款的裝置，其中，用於該電晶體或該光偵測器的至少其中一組金屬接觸插塞被形成在該二或更多個分開的材料形成製程之間。 25. 根據第24項條款的裝置，其中，該二或更多個分開的材料形成製程中的至少其中一者係在產線中段(MOL)製造階段期間或之後被實施。 26. 根據第23項條款的裝置，其中，該實質上相同的材料為用於該半導體光偵測器的光吸收區域的光吸收材料。 27. 根據第23項條款的裝置，其中，該實質上相同的材料包含鍺。 28. 根據第23項條款的裝置，其進一步包括： 一位於該光吸收區域上的鈍化分隔體，用以降低裝置暗電流，其中，該鈍化分隔體材料包含非晶Si、多晶Si、氮化物、高k值的介電質、SiO2 、或是它們的任何組合。 29. 根據第23項條款的裝置，其進一步包括： 用於該電晶體的接觸插塞，其中，用於該電晶體的該些接觸插塞係由在產線中段(MOL)製造階段期間所形成的耐火材料所製成；以及 用於該光偵測器的接觸插塞，其中，用於該光偵測器的該些接觸插塞係全部由在產線後段(BEOL)製造階段期間所形成的金屬互連層中的非耐火材料所製成，而沒有來自該MOL製造階段的任何耐火材料。 30. 根據第23項條款的裝置，其中，該光偵測器包含一P-I-N結構，其具有：一高度摻雜的p型半導體區域；一高度摻雜的n型半導體區域；以及一本質光敏半導體區域，其位於該些p型半導體區域與n型半導體區域之間， 其中，該本質光敏半導體區域包括一半導體材料堆疊，其包含具有第一介電常數的基板半導體材料以及具有第二介電常數的光敏材料，該第二介電常數高於該第一介電常數。 31. 根據第30項條款的裝置，其中，在該組合的本質光敏半導體區域之中的該基板半導體材料和其它半導體材料之間的厚度比大於1至5。 32. 根據第23項條款的裝置，其進一步包括： 具有大約該電晶體之尺寸的選定數量的虛設填充形狀，其中，具有大約該電晶體之尺寸的該些虛設填充形狀係被形成在和該電晶體相同的高度處；以及 具有大約該光偵測器之尺寸的選定數量的虛設填充形狀，其中，具有大約該光偵測器之尺寸的該些虛設填充形狀係被形成在和該光偵測器相同的高度處。 33. 根據第23項條款的裝置，其中，該光偵測器包含一面鏡結構，用以降低該光吸收區域的厚度。
100:習知的單片整合式半導體結構 101:水平軸線 102:基板 104(1):突丘 104(2):突丘 108:淺溝槽隔離(STI)特徵元件 110:光偵測器(PD)裝置 120:互補式金屬氧化物半導體場效電晶體(MOSFET)裝置 130:接觸插塞 132:區域 200:單片整合式半導體結構 201:止動層 202:基板 203:隔離材料 204(1):突丘 204(2):突丘 205:氧化物 207:產線中段氧化物 208:淺溝槽隔離(STI)特徵元件 209:光偵測器硬遮罩層 210:光偵測器(PD)裝置 211:井扁平區 212:緩衝材料 213:光敏材料 214:光敏層的上方區域 215:鈍化層 216:光敏材料環 217:鈍化分隔體 220:電晶體裝置 230:電晶體接點通道 231:開口 240:光偵測器(PD)接點通道 250:產線後段金屬互連線 291:層間介電質 400:單片整合式半導體結構 401:單片整合式半導體結構 402:基板 404(1):突丘 404(2):突丘 405:介電材料 407:介電質 408:淺溝槽隔離(STI)特徵元件 409:介電材料 410:光偵測器(PD)裝置 411:底部摻雜層 412:緩衝材料 413:光敏材料 414:頂端摻雜區域 415:鈍化層 416:光敏材料環 417:鈍化分隔體 420:電晶體裝置 430:接點通道 431:開口 432:金屬層 440:接點通道 441:接點通道 442:接點通道 491:層間介電質 493:介電層 600:單片整合式半導體結構 601a:單片整合式半導體結構 601b:單片整合式半導體結構 602:基板 603:隔離材料 604(1):突丘 604(2):突丘 605:介電材料 607:介電質 608:淺溝槽隔離(STI)特徵元件 609:硬遮罩層 610:光偵測器(PD)裝置 611:底部摻雜層 613(1):光敏材料層 613(2):光敏材料層 614:頂端摻雜層 615:頂端鈍化層 617:鈍化分隔體 620:電晶體裝置 630:接點通道 640:底部金屬接點 641:頂端金屬接點 650:金屬互連線 660:金屬互連線 691:介電質沉積物 693:介電層 810:光偵測器填充形狀 820:電晶體填充形狀 960:小琢面
本揭示內容的一或更多個實施例會透過範例圖解在附圖的圖式之中而沒有限制意義，其中，相同的元件符號表示相同的元件。此些圖式未必依照比例繪製。 圖1所示的係一習知的單片整合式半導體結構的剖視圖，其具有一垂直入射的光偵測器(PD)以及一互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)場效電晶體(Field Effect Transistor，FET)。 圖2所示的係併入本發明已揭技術的一或更多項觀點的單片整合式半導體結構的剖視圖。 圖3A至3R所示的係根據某些實施例之用於製造圖2的半導體結構的各個製程步驟的剖視圖。 圖4A所示的係併入本發明已揭技術的一或更多項觀點的另一單片整合式半導體結構的剖視圖。 圖4B所示的係作為圖4A中所示結構之變化例的單片整合式半導體結構的剖視圖。 圖5A至5Q所示的係根據某些實施例之用於製造圖4A的半導體結構的各個製程步驟的剖視圖。 圖6A所示的係併入本發明已揭技術的一或更多項觀點的又一單片整合式半導體結構的剖視圖。 圖6B至6C所示的係作為圖6A中所示結構之變化例的單片整合式半導體結構的剖視圖。 圖7A至7J所示的係根據某些實施例之用於製造圖6A的半導體結構的各個製程步驟的剖視圖。 圖8A至8B所示的係一單片整合式半導體結構的俯視圖與剖視圖，其包含用於PD以及電晶體的不同尺寸的填充形狀。 圖9A與9B所示的係可以應用本文中所介紹之單片整合技術的一或更多項觀點的額外光偵測器構形方法的剖視圖。
600:單片整合式半導體結構
602:基板
604(1):突丘
604(2):突丘
608:淺溝槽隔離(STI)特徵元件
610:光偵測器(PD)裝置
613(1):光敏材料層
613(2):光敏材料層
620:電晶體裝置

Claims (10)

  1. 一種半導體裝置，包含： 一半導體基板，其包含一第一表面、一第二表面、以及一第三表面，其中該第一表面位於該第二表面以及該第三表面之間； 一半導體電晶體，其部分位於高於該第一表面的該第二表面； 一半導體光偵測器，其部分位於高於該第一表面但是低於該第二表面的該第三表面；以及 一隔離溝槽，其位於該第一表面、該半導體光偵測器與該半導體電晶體之間。
  2. 如請求項1所述的半導體裝置，其中，該半導體光偵測器的一頂端低於用於連接該半導體電晶體的一最低金屬互連層的一底部表面。
  3. 如請求項2所述的半導體裝置，其更包括一電晶體接點通道位於該半導體電晶體以及該最低金屬互連層的該底部表面之間。
  4. 如請求項1所述的半導體裝置，其中，該半導體基板包含兩個分開的突丘，該半導體光偵測器與該半導體電晶體分別位於該兩個分開的突丘，且該隔離溝槽位於該兩個突丘之間。
  5. 如請求項1所述的半導體裝置，其中，該隔離溝槽會被下面至少其中一或更多者填充：以氧化物為基礎的介電材料或是以氮化物為基礎的介電材料。
  6. 如請求項1所述的半導體裝置，其中，該光偵測器包含一底部摻雜層、一頂端摻雜層以及位於該底部摻雜層以及該頂端摻雜層之間的一本質光敏區域，該底部摻雜層位於該半導體基板中。
  7. 如請求項6所述的半導體裝置，其中，該本質光敏區域的材料不同於該半導體基板的材料。
  8. 如請求項7所述的半導體裝置，其中，該底部摻雜層與該本質光敏區域的厚度比大於1/5。
  9. 7或8所述的半導體裝置，其中，該底部摻雜層的厚度大於100奈米。
  10. 如請求項1所述的半導體裝置，其中，該光偵測器更包含一光敏區以及位於該光敏區上的一鈍化層，該光敏區的材料不同於該半導體基板的材料，該鈍化層包含非晶Si、多晶Si、氮化物、二氧化矽、或其等之組合。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI748451B (zh) * 2020-05-14 2021-12-01 芯巧科技股份有限公司 在同一晶圓上形成複數相隔離基底層的半導體裝置製程及其半導體裝置
TWI787900B (zh) * 2021-01-08 2022-12-21 台灣積體電路製造股份有限公司 包含影像感測器的半導體元件及其形成方法
US11703379B2 (en) 2018-10-31 2023-07-18 Taiwan Semiconductor Manufacturing Company Limited Polarization independent optoelectronic device and method

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3460849A1 (en) 2014-11-24 2019-03-27 Artilux Inc. Monolithic integration techniques for fabricating photodetectors with transistors on same substrate
US10254389B2 (en) 2015-11-06 2019-04-09 Artilux Corporation High-speed light sensing apparatus
US9559240B1 (en) * 2015-12-17 2017-01-31 International Business Machines Corporation Nano-pillar-based biosensing device
JP2018049856A (ja) * 2016-09-20 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置
US9796582B1 (en) * 2016-11-29 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for integrating complementary metal-oxide-semiconductor (CMOS) devices with microelectromechanical systems (MEMS) devices using a flat surface above a sacrificial layer
FR3061354B1 (fr) 2016-12-22 2021-06-11 Commissariat Energie Atomique Procede de realisation de composant comprenant des materiaux iii-v et des contacts compatibles de filiere silicium
WO2018182605A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Iii-n semiconductor devices with raised doped crystalline substrate taps
JP2019012120A (ja) * 2017-06-29 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019046864A (ja) * 2017-08-30 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
US10797193B2 (en) * 2018-01-23 2020-10-06 Lumentum Operations Llc Bias control structure for avalanche photodiodes
FR3080948A1 (fr) 2018-05-02 2019-11-08 Stmicroelectronics (Rousset) Sas Circuit integre comprenant un element capacitif, et procede de fabrication
US11114489B2 (en) * 2018-06-18 2021-09-07 Kla-Tencor Corporation Back-illuminated sensor and a method of manufacturing a sensor
WO2019246134A2 (en) * 2018-06-18 2019-12-26 Dot9 Inc Apparatus and method for optical sensing using an optoelectronic device and optoelectronic device arrays
TWI780167B (zh) * 2018-06-26 2022-10-11 晶元光電股份有限公司 半導體基底以及半導體元件
US20200067002A1 (en) * 2018-08-23 2020-02-27 Nanoco 2D Materials Limited Photodetectors Based on Two-Dimensional Quantum Dots
CN110943095B (zh) * 2018-09-21 2023-10-17 上海新微技术研发中心有限公司 一种硅基单片红外像素传感器的制造方法
CA3117783C (en) * 2018-10-26 2024-03-19 Psiquantum, Corp. Isolation of waveguide-integrated detectors using a back end of line process
US11031381B2 (en) 2018-10-30 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Optical transceiver and manufacturing method thereof
US10666353B1 (en) * 2018-11-20 2020-05-26 Juniper Networks, Inc. Normal incidence photodetector with self-test functionality
US20210391370A1 (en) * 2019-08-28 2021-12-16 Artilux, Inc. Photo-detecting apparatus with low dark current
CN110729348B (zh) * 2019-10-29 2021-01-08 中国科学院半导体研究所 一种红外传感器及其制备方法
US11749762B2 (en) * 2019-10-31 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device comprising a photodetector with reduced dark current
CN112750847B (zh) * 2019-10-31 2024-10-18 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11409139B2 (en) * 2019-12-13 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including waveguide heater, and method and system for generating layout diagram of same
US11545587B2 (en) 2020-01-10 2023-01-03 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate and contacts with liner stacks
US11929442B2 (en) 2020-01-10 2024-03-12 Newport Fab, Llc Structure and method for process control monitoring for group III-V devices integrated with group IV substrate
US11233159B2 (en) * 2020-01-10 2022-01-25 Newport Fab, Llc Fabrication of semiconductor structure having group III-V device on group IV substrate with separately formed contacts using different metal liners
US11296482B2 (en) 2020-01-10 2022-04-05 Newport Fab, Llc Semiconductor structure having group III-V chiplet on group IV substrate and cavity in proximity to heating element
US11349280B2 (en) 2020-01-10 2022-05-31 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate
US11581452B2 (en) 2020-01-10 2023-02-14 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate and contacts with precursor stacks
US11378750B2 (en) * 2020-01-17 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium photodetector embedded in a multi-mode interferometer
US11881477B2 (en) 2020-02-19 2024-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy poly layout for high density devices
US11355544B2 (en) * 2020-03-26 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with improved light conversion efficiency
US11609478B2 (en) * 2020-06-11 2023-03-21 Hirose Electric Co., Ltd. Systems and methods for alignment of photonic integrated circuits and printed optical boards
CN112510058A (zh) * 2020-12-16 2021-03-16 中山大学 一种集成光电传感器及其制备方法
CN115377242B (zh) * 2022-07-29 2024-09-13 广州诺尔光电科技有限公司 一种soi上单片光电集成的台面型雪崩光电探测阵列芯片及其制备方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5812481A (ja) * 1981-07-15 1983-01-24 Toshiba Corp 固体撮像素子
JPS61187267A (ja) * 1985-02-14 1986-08-20 Matsushita Electric Ind Co Ltd 固体撮像装置
JPH01239967A (ja) * 1988-03-22 1989-09-25 Seiko Epson Corp 半導体装置
KR950000522B1 (ko) * 1991-11-25 1995-01-24 재단법인 한국전자통신연구소 수신용 광전집적 소자 및 그 제조방법
US5621227A (en) * 1995-07-18 1997-04-15 Discovery Semiconductors, Inc. Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy
DE60144528D1 (de) * 2000-10-19 2011-06-09 Quantum Semiconductor Llc Verfahren zur herstellung von mit cmos integrierten heteroübergang-photodioden
TW527646B (en) 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US7453129B2 (en) * 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
JP2004228425A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp Ｃｍｏｓイメージセンサの製造方法
US6809008B1 (en) * 2003-08-28 2004-10-26 Motorola, Inc. Integrated photosensor for CMOS imagers
US7122840B2 (en) 2004-06-17 2006-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with optical guard ring and fabrication method thereof
US7157300B2 (en) * 2004-11-19 2007-01-02 Sharp Laboratories Of America, Inc. Fabrication of thin film germanium infrared sensor by bonding to silicon wafer
US7220632B2 (en) * 2005-02-24 2007-05-22 Freescale Semiconductor, Inc. Method of forming a semiconductor device and an optical device and structure thereof
JP2006253548A (ja) * 2005-03-14 2006-09-21 Mitsubishi Electric Corp 半導体受光素子
DE102005052000B3 (de) 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
CN101313413B (zh) * 2005-11-18 2011-08-31 株式会社半导体能源研究所 光电转换装置
US7381574B2 (en) 2005-11-30 2008-06-03 Infineon Technologies Ag Method of forming dual interconnects in manufacturing MRAM cells
US7381966B2 (en) * 2006-04-13 2008-06-03 Integrated Micro Sensors, Inc. Single-chip monolithic dual-band visible- or solar-blind photodetector
JP2008140808A (ja) * 2006-11-30 2008-06-19 Kazumi Wada 光検出器
US8354724B2 (en) 2007-03-26 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP5286691B2 (ja) * 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
JP5400280B2 (ja) * 2007-06-07 2014-01-29 パナソニック株式会社 固体撮像装置
US20110084308A1 (en) * 2007-08-08 2011-04-14 Ter-Hoe Loh Semiconductor arrangement and a method for manufacturing the same
US8257997B2 (en) * 2007-10-17 2012-09-04 Sifotonics Technologies (Usa) Inc. Semiconductor photodetectors
US20100148221A1 (en) * 2008-11-13 2010-06-17 Zena Technologies, Inc. Vertical photogate (vpg) pixel structure with nanowires
US8211732B2 (en) * 2008-09-11 2012-07-03 Omnivision Technologies, Inc. Image sensor with raised photosensitive elements
US7972922B2 (en) * 2008-11-21 2011-07-05 Freescale Semiconductor, Inc. Method of forming a semiconductor layer
US8853745B2 (en) * 2009-01-20 2014-10-07 Raytheon Company Silicon based opto-electric circuits
JP5480512B2 (ja) * 2009-03-11 2014-04-23 国立大学法人広島大学 光検出器およびそれを備えた光集積回路装置
US20110027950A1 (en) * 2009-07-28 2011-02-03 Jones Robert E Method for forming a semiconductor device having a photodetector
US8633067B2 (en) 2010-11-22 2014-01-21 International Business Machines Corporation Fabricating photonics devices fully integrated into a CMOS manufacturing process
JP2013161810A (ja) * 2012-02-01 2013-08-19 Japan Display West Co Ltd 撮像装置およびその製造方法ならびに撮像表示システム
JP5859357B2 (ja) * 2012-03-26 2016-02-10 旭化成エレクトロニクス株式会社 光センサ
GB201221079D0 (en) 2012-11-23 2013-01-09 Univ College Cork Nat Univ Ie Amplified ge/si detectors formed by low temperature direct wafer bonding
KR102124207B1 (ko) * 2013-06-03 2020-06-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN112420816A (zh) * 2013-09-23 2021-02-26 量子半导体有限公司 超晶格材料和应用
US9395489B2 (en) * 2014-10-08 2016-07-19 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxially formed material
CN107210308B (zh) 2014-11-13 2018-06-29 光澄科技股份有限公司 光吸收设备
EP3460849A1 (en) 2014-11-24 2019-03-27 Artilux Inc. Monolithic integration techniques for fabricating photodetectors with transistors on same substrate
JP6471392B2 (ja) 2015-02-12 2019-02-20 上村工業株式会社 無電解めっき用前処理剤、並びに前記無電解めっき用前処理剤を用いたプリント配線基板の前処理方法およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11703379B2 (en) 2018-10-31 2023-07-18 Taiwan Semiconductor Manufacturing Company Limited Polarization independent optoelectronic device and method
US12018981B2 (en) 2018-10-31 2024-06-25 Taiwan Semiconductor Manufacturing Company Limited Polarization independent optoelectronic device and method
TWI748451B (zh) * 2020-05-14 2021-12-01 芯巧科技股份有限公司 在同一晶圓上形成複數相隔離基底層的半導體裝置製程及其半導體裝置
TWI787900B (zh) * 2021-01-08 2022-12-21 台灣積體電路製造股份有限公司 包含影像感測器的半導體元件及其形成方法

Also Published As

Publication number Publication date
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