KR101605424B1 - 감지성 반도체 다이오드를 채용한 이미지 센서 - Google Patents

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후이 티안
이고르 씨. 이바노브
에드워드 에이치. 사르젠트
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인비사지 테크놀로지스, 인크.
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Abstract

다양한 예시적인 실시예에서, 본 발명의 청구 대상은 이미지 센서 및 이미지 센서 형성 방법이다. 일 실시예에서, 이미지 센서는 반도체 기판 및 복수의 화요 영역을 포함한다. 각각의 화소 영역은 기판 상에 감광성 재료를 포함하고 감광성 재료는 광을 수용하도록 위치된다. 각 화소 영역에 대한 화소 회로 또한 센서 내에 포함된다. 각 화소 회로는 반도체 기판 및 판독 회로에 형성된 전하 저장부를 포함한다. 비금속 접촉 영역은 각 화소 영역의 감광성 재료와 전하 저장부 사이에 위치하고, 전하 저장부는 비금속 접촉 영역을 통해 각 화소 영역의 감광성 재료와 전기적 연통한다.

Description

감지성 반도체 다이오드를 채용한 이미지 센서 {IMAGE SENSORS EMPLOYING SENSITIZED SEMICONDUCTOR DIODES}
관련 출원에 대한 교차 참조
본 출원은 본 명세서에 참조로 통합된, 2010년 3월 19일에 출원되고 발명의 명칭이 "감지성 반도체 다이오드를 채용한 이미지 센서"인 미국 가특허출원 제61/315,843호의 우선권 이익을 주장한다. 본 명세서에서 언급된 각 특허, 특허 출원, 및/또는 공개 공보는 각 개별 특허, 특허 출원, 및/또는 공개 공보가 구체적으로 그리고 개별적으로 참조로 통합되도록 지시되는 경우와 동일한 정도로 그 전체 내용이 참조로 통합된다.
전체적으로 본 발명은 나노결정 또는 다른 감광성 재료와 같은 감광성 재료를 포함하는 광학 및 전자 장치, 시스템 및 방법에 관한 것이며, 이들 장치 및 시스템을 사용하고 제작하는 방법에 관한 것이다.
본 명세서에 개시된 시스템 및 방법은 이후 도면을 참조하여 이해될 것이다.
도 1은 실시예에 따르는 전체 구조 및 영역을 도시한다.
도 2는 양자 도트(1200)의 예를 도시한다.
도 3a는 화소의 폐쇄된 간단한 기하학적 배열의 일 양태를 도시한다.
도 3b는 화소의 개방된 간단한 기하학적 배열의 일 양태를 도시한다.
도 3c는 전체적으로 더 큰 상부면 전극의 어레이 내의 2개 로우 × 3개 칼럼의 서브 구역을 도시한다.
도 4a는 바이에르(Bayer) 필터 패턴을 도시한다.
도 4b 내지 도 4f는 몇몇 대안 화소 레이아웃의 예를 도시한다.
도 4g 내지 도 4l은 화소 레이아웃에 사용되는 여러 사이즈, 레이아웃 및 타입의 화소를 도시한다.
도 4m은 육각형과 같은 여러 형상을 갖는 화소 레이아웃을 도시한다.
도 4n은 삼각형과 같은 여러 형상을 갖는 화소 레이아웃을 도시한다.
도 4o는 다중-스펙트럼 양자 도트 화소 또는 다른 화소와 같이, 광학 소자와 관련되어 제공되는, 양자 도트 화소를 도시한다.
도 4p는 화소 레이아웃의 예를 도시한다.
도 5는 본 명세서에 개시된 실시예와 조합하여 사용될 수 있는 예시적인 시스템 구성예의 블럭도이다.
도 6a, 도 6b 및 도 6c는 감광성 재료가 실리콘 다이오드와 밀접하여 집적된 CMOS 이미지 센서 화소의 단면도를 나타낸다.
도 7a 및 도 7b는 감광성 재료가 실리콘 광다이오드와 밀접하여 집적된 CMOS 이미지 센서 화소의 단면도를 나타낸다.
도 8은 감광성 재료를 사용하여 증가된 화소를 도시하는 회로도이다.
도 9는 광 차단층을 칼라 필터 어레이 내에 포함시킴으로써 또는 패시베이션(passivation) 또는 캡슐화 또는 그 조합에 의해 화소들 사이에 광 크로스토크(optical crosstalk)를 저감하는 수단을 도시하는 단면도이다.
도 10은 광 차단층을 칼라 필터 어레이 내에 또한 감광성 재료 안으로 포함시킴으로써 또는 부동태화 또는 캡슐화 또는 그 조합에 의해 화소들 사이에 크로스토크를 저감하는 수단을 도시하는 단면도이다.
도 11a 내지 도 11f는 도 9에 도시된 바와 같은 광-크로스토크-저감 구조를 제조하는 수단을 도시하는 단면도이다.
도 12는 화소 회로 작동의 흐름도이다.
실시예들은 단지 예의 방식으로, 첨부 도면을 참조하여 설명된다. 도면은 축척될 필요는 없다. 명확화 및 간결화를 위해, 실시예의 특정 구성은 개략적인 형태로 과장되어 도시될 수 있다.
실시예들은 반도체 기판과, 복수의 화소 영역으로서, 각각의 화소 영역이 감광성 재료를 기판 상에 포함하고, 감광성 재료가 광을 수용하도록 위치되는 복수의 화소 영역과, 화소 영역 각각에 대한 화소 회로로서, 각각의 화소 회로가 반도체 기판 상에 형성된 전하 저장부와 판독 회로를 포함하는 화소 회로와, 비금속(non-metallic) 접촉 영역을 포함하는 이미지 센서를 포함하고, 비금속 접촉 영역은 각각의 화소 영역의 감광성 재료와 전하 저장부 사이에 위치되며, 전하 저장부는 비금속 접촉 영역을 통해 각각의 화소 영역의 감광성 재료와 전기적으로 연통한다..
실시예들은 전하 저장부가 반도체 기판의 도핑 영역을 포함하는 이미지 센서를 포함한다.
실시예들은 전하 저장부가 반도체 기판의 n-형 영역을 포함하는 이미지 센서를 포함한다.
실시예들은 전하 저장부가 다이오드를 포함하는 이미지 센서를 포함한다.
실시예들은 전하 저장부가 n-형 실리콘 다이오드를 포함하는 이미지 센서를 포함한다.
실시예들은 전자 저장부가 피닝된 다이오드를 포함하는 이미지 센서를 포함한다.
실시예들은 피닝된 다이오드가 반도체 기판의 n-형 영역 상에 감광성 재료의 p-형 층을 포함하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 p-형 반도체 재료를 포함하는 이미지 센서를 포함한다.
실시예들은 비금속 접촉 영역이 pn 접합을 포함하는 이미지 센서를 포함한다.
실시예들은 비금속 접촉 영역이 헤테로 접합을 포함하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 전하 저장부와 직접 전기적으로 연통하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 전하 저장부와 직접 접촉하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 전하 저장부 상에 패시베이션 층을 형성하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 전하 저장부 상에 정공 축적 층을 형성하는 이미지 센서를 포함한다.
실시예들은 전하 저장부가 피닝된 다이오드를 포함하고, 피닝된 다이오드가 반도체 기판의 n-형 영역 상에 감광성 재료의 p-형 층을 포함하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 이미지화되는 파장에서 광을 흡수하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 감광성 층에 입사되는 광으로부터 전하 저장부를 실질적으로 차단하는 이미지 센서를 포함한다.
실시예들은 비금속 접촉 영역이 감광성 재료와 전하 저장부 사이에 적어도 하나의 재료 층을 포함하는 이미지 센서를 포함한다.
실시예들은 재료 층이 p-형 반도체 재료를 포함하는 이미지 센서를 포함한다.
실시예들은 재료 층이 p-형 실리콘층을 포함하는 이미지 센서를 포함한다.
실시예들은 재료 층이 반도체 재료, 폴리머 재료 및 유기 재료로 이루어진 그룹으로부터 선택되는 재료를 포함하는 이미지 센서를 포함한다.
실시예들은 재료 층이 감광성 재료와 전하 저장부 사이에서의 전하 유동을 위한 비금속 도전성 경로를 제공하는 이미지 센서를 포함한다.
실시예들은 전하 저장부 위에 있는 적어도 하나의 재료 층이 감광성 재료로 입사되는 광으로부터 전하 저장부를 실질적으로 차단하는 이미지 센서를 포함한다.
실시예들은 화소 회로가 반도체 기판의 제1 측면에 형성된 적어도 하나의 트랜지스터를 포함하는 이미지 센서를 포함한다.
실시예들은 반도체 기판이 반도체 기판의 제1 측면에 금속 상호접속부를 포함하는 이미지 센서를 포함한다.
실시예들은 전하 저장부가 반도체 기판의 제1 측면에 형성되는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 반도체 기판의 제1 측면 상에 위치되는 이미지 센서를 포함한다.
실시예들은 전하 저장부가 노출되도록 반도체 기판의 금속 상호접속부 층에 개구가 형성되고, 이 개구를 통해 감광성 재료가 전하 저장부와 접합되는 이미지 센서를 포함한다.
실시예들은 감광성 재료의 적어도 일부가 개구에 위치되는 이미지 센서를 포함한다.
실시예들은 개구에 비금속 재료의 적어도 하나의 추가 층이 포함되는 이미지 센서를 포함한다. 실시예들은 전하 저장부가 반도체 기판의 제2 측면에 형성되는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 반도체 기판의 제2 측면 상에 위치되는 이미지 센서를 포함한다.
실시예들은 적어도 하나의 전극이 각각의 화소 영역의 감광성 재료에 인접하는 이미지 센서를 포함한다.
실시예들은 전극이 각각의 화소 영역의 감광성 재료상에 위치되는 투명 전극을 포함하는 이미지 센서를 포함한다.
실시예들은 전극이 각각의 화소 영역의 감광성 재료에 인접한 측면 전극인 이미지 센서를 포함한다.
실시예들은 전극이 각각의 화소 영역의 감광성 재료 주위에 위치하는 그리드 전극인 이미지 센서를 포함한다.
실시예들은 전극이 반도체 기판의 금속 상호접속부 층과 전기적으로 연통하는 이미지 센서를 포함한다.
실시예들은 전극이 복수개의 화소 영역을 위한 공통 전극인 이미지 센서를 포함한다.
실시예들은 전극이 감광성 재료에 바이어스를 제공하도록 구성되는 이미지 센서를 포함한다.
실시예들은 전극이 접지되는 이미지 센서를 포함한다.
실시예들은 전극이 전하 저장부를 형성하는 피닝된 다이오드의 공핍 전압보다 낮은 전압을 제공하도록 구성되는 이미지 센서를 포함한다.
실시예들은 화소 회로가 감지 노드를 더 포함하는 이미지 센서를 포함한다.
실시예들은 감지 노드가 반도체 기판의 도핑 영역을 포함하는 이미지 센서를 포함한다.
실시예들은 감지 노드와 전하 저장부 사이에 전하 전달 트랜지스터를 더 포함하는 이미지 센서를 포함하고, 전하 전달 트랜지스터는 전달 신호가 전하 전달 트랜지스터의 게이트에 인가될 때 감지 노드와 전하 저장부 사이에서 전하를 선택적으로 전달한다.
실시예들은 판독 회로가 소스 팔로워 트랜지스터와, 소스 팔로워 트랜지스터를 칼럼 판독 라인에 선택적으로 커플링하기 위한 로우 선택 트랜지스터를 포함하는 이미지 센서를 포함한다.
실시예들은 화소 회로가 감지 노드와 기준 전위 사이에 리셋 트랜지스터를 더 포함하는 이미지 센서를 포함하고, 리셋 트랜지스터는 리셋 신호가 리셋 트랜지스터에 인가될 때 감지 노드의 전압을 선택적으로 리셋한다.
실시예들은 화소 회로에 4개의 트랜지스터가 포함되는 이미지 센서를 포함한다.
실시예들은 화소 회로가 집적 기간 동안 감광성 재료로부터 전하를 전하 저장부로 집적하도록 구성되고, 전하가 감광성 재료로부터 비금속 접촉 영역을 통해 전하 저장부로 전달되는 이미지 센서를 포함한다.
실시예들은 전하 저장부로 전달되는 전하가 집적 기간에 걸쳐 각각의 화소 영역의 감광성 재료에 의해 흡수된 광의 강도에 기초하는 이미지 센서를 포함한다.
실시예들은 화소 회로가 상관된 이중 샘플링을 이용하여 판독 신호를 제공하도록 구성되는 이미지 센서를 포함한다.
실시예들은 화소 회로가 제1 리셋을 수행하도록 구성되고, 감지 노드가 기준 전위로 리셋하고 전하 저장부는 전하 저장부를 형성하는 피닝된 다이오드의 공핍 전압으로 리셋하는 이미지 센서를 포함한다.
실시예들은 이미지 리셋 트랜지스터 및 전하 전달 트랜지스터가 제1 리셋 동안 개방되는 이미지 센서를 포함한다.
실시예들은 전하 전달 트랜지스터가 집적 기간 동안 폐쇄되는 이미지 센서를 포함한다.
실시예들은 전극이 집적 기간 동안 감광성 재료에 걸쳐 전압 차를 인가하는 이미지 센서를 포함한다.
실시예들은 화소 회로가 판독 전에 감지 노드의 제2 리셋을 수행하도록 구성되고, 제2 리셋 동안 전하 전달 트랜지스터가 폐쇄되고 리셋 트랜지스터는 개방되는 이미지 센서를 포함한다.
실시예들은 화소 회로가 제2 리셋 후에 판독을 위해 전하 저장부로부터 감지 노드로 전하를 전달하도록 구성되고, 판독을 위해 전하 저장부로부터 전하를 전달하는 동안 전하 전달 트랜지스터는 개방되고 리셋 트랜지스터는 폐쇄되는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 단분산 나노결정을 포함하는 이미지 센서를 포함한다.
실시예들은 감광성 재료가 각각의 화소 영역에 대한 전하 저장부 및 전극과 접촉하는 상호 연결 나노결정 입자의 연속 필름을 포함하는 이미지 센서를 포함한다.
실시예들은 나노결정 입자가 복수개의 나노결정 코어와, 복수개의 나노결정 코어 상의 쉘을 포함하는 이미지 센서를 포함한다.
실시예들은 복수의 나노결정 코어가 용융된 이미지 센서를 포함한다.
실시예들은 복수의 나노결정 코어가 링커 분자들로 전기적으로 상호연결되는 이미지 센서를 포함한다.
실시예들은 화소 영역들 사이의 광학적 격리(optical isolation)가 실질적으로 화소 영역들 사이의 경계부에서 수평 평면 내에 배치되는 광차단층을 사용하여 달성되는 이미지 센서를 포함한다.
실시예들은 광차단층이 Al, TiN, Cu, Ni, Mo, TiOxNy, 및 W의 그룹으로부터의 재료로 구성되는 이미지 센서를 포함한다.
실시예들은 광차단층이 5 nm 내지 100 nm 범위의 폭을 갖는 재료로 구성되는 이미지 센서를 포함한다.
실시예들은 광차단층이 5 nm 내지 100 nm 범위의 폭을 갖는 재료로 구성되는 이미지 센서를 포함한다.
실시예들은 반도체 기판과; 복수의 화소 영역으로서, 각각의 화소 영역은 기판 위에 감광성 재료를 포함하고, 감광성 재료는 광을 수용하도록 배치되는 복수의 화소 영역과; 반도체 기판의 도핑 영역 및 도핑 영역 위의 감광성 재료의 일부를 포함하는 피닝된 다이오드(pinned diode)를 포함하는 이미지 센서를 포함한다.
실시예들은 감광성 재료와 도핑 영역 사이의 계면이 pn 접합을 형성하는 이미지 센서를 포함한다.
실시예들은 감광성 재료와 도핑 영역 사이의 계면이 헤테로 접합을 형성하는 이미지 센서를 포함한다.
실시예들은 반도체 기판과; 복수의 화소 영역으로서, 각각의 화소 영역은 기판 위에 감광성 재료를 포함하고, 감광성 재료는 광을 수용하도록 배치되는 복수의 화소 영역과; 반도체 기판상에 형성된 다이오드를 포함하며, 감광성 재료는 다이오드와 직접 접촉하여 감광성 재료와 다이오드 사이에 전기적 소통을 제공한다.
실시예들은 감광성 재료와 도핑 영역 사이의 계면이 pn 접합을 형성하는 이미지 센서를 포함한다.
실시예들은 감광성 재료와 도핑 영역 사이의 계면이 헤테로 접합을 형성하는 이미지 센서를 포함한다.
실시예들은 반도체 기판 위에 감광성 재료를 제공하는 단계와; 감광성 재료를 광에 노출시키는 단계와; 감광성 재료로부터 반도체 기판상에 형성된 전하 저장소로 감광성 재료와 전하 저장소 사이의 비금속 접촉 영역을 통해 전하를 집적시키는 단계를 포함하는 이미지 센서 판독 방법을 포함한다.
실시예들은 전하 저장소는 피닝된 다이오드인 방법을 포함한다.
실시예들은 피닝된 다이오드가 감광성 재료 상의 입사광으로부터 실질적으로 차단(shield)되는 방법을 포함한다.
실시예들은 감광성 재료가 이미지화될 광의 흡수를 위한 주된 위치인 방법을 포함한다.
실시예들은 반도체 기판 위에 감광성 재료를 제공하는 단계와; 감광성 재료를 광에 노출시키는 단계와; 감지 노드를 기준 전위로 리셋시키고 피닝된 다이오드를 공핍 전압 레벨로 리셋하기 위해 제1 리셋을 실행하는 단계와; 집적 기간(period of time)동안 피닝된 다이오드를 감지 노드로부터 절연시키는 단계와; 집적 시간 구간 동안 감광성 재료로부터 피닝된 다이오드로 전하를 집적하는 단계로서, 집적 구간 동안 집적된 전하의 양이 감광성 재료 상의 입사각의 강도에 의존하는 전하 집적 단계와; 감지 노드가 피닝된 다이오드로부터 절연되어 있는 동안 판독 이전에 감지 노드를 리셋하기 위해 제2 리셋을 실행하는 단계와; 제2 리셋 후에 피닝된 다이오드로부터 감지 노드로 전하를 이동시키는 단계와; 감지 노드로부터 신호를 판독하는 단계를 포함하는 이미지 센서 판독 방법을 포함한다.
실시예들은 감광성 재료와 피닝된 다이오드 사이에 금속 상호연결부가 없는 경우에 전하들이 직접 계면을 통해 감광성 재료로부터 피닝된 다이오드로 집적되는 방법을 포함한다.
실시예들은 감광성 재료가 pn 접합을 형성하기 위해 다이오드와 접합하며, 전하가 계면을 통해 감광성 재료로부터 다이오드로 집적되는 방법을 포함한다.
이미지 센서들은 광 검출기들의 어레이를 포함한다. 상기 광 검출기들은 광을 감지하여 광을 광학적인 것으로부터 전기 신호로 전환시킨다.
이어지는 설명에서, 각 도면은 예시적 실시예에서 (1) 필름과 피닝된 다이오드 사이의 직접적인 계면/비금속 접촉 영역, 및/또는 (2) 신규 화소 회로, 및/또는 (3) 신규 화소 격리 기술, 및/또는 (4) 신규 후방측 조명 아키텍쳐와 같은 하나 이상의 특징을 갖는 이미지 센서 또는 이미지 센서의 일부를 나타낸다.
도 1은 예시적 실시예에 따른 양자 도트(quantum dot) 화소 칩 구조체(QDPC)(100) 및 이에 관련된 영역을 도시한다. 도 1에 도시된 바와 같이, QDPC(100)는 방사선(1000) 리시버로서 구성될 수 있으며, 양자 도트 구조체(1100)는 광과 같은 방사선(1000)을 수용하기 위해 제공된다. QDPC(100)는 양자 도트 화소(1800) 및 칩(2000)을 포함하며, 칩은 양자 도트 화소(1800)로부터 수신된 전기 신호를 처리하도록 구성된다. 양자 도트 화소(1800)는 양자 도트(1200), 양자 도트 재료(200), 및 도트(1200) 및 재료(200)와 관련된 특정 형상 또는 양자 도트 레이아웃(300)과 같은 여러 구성요소들 및 서브 구성요소들을 포함하는 양자 도트 구조체(1100)를 포함한다. 양자 도트 구조체(1100)는 광검출기 구조체(1400)를 형성하도록 사용될 수 있으며, 양자 도트 구조체는 전기적 상호연결부(1404)와 관련된다. 전기적 상호연결부(1404)는 양자 도트 구조체로부터 전기 신호를 수신하여 전기 신호를 화소 구조체(1500)와 관련된 화소 회로(1700)로 통신하도록 제공된다. 양자 도트 구조체(1100)가 평면형 및 수직형 모두의 다양한 패턴으로 설계될 수 있는 바와 같이, 광검출기 구조체(1400)는 특정 광검출기 기하학적 레이아웃(1402)을 가질 수 있다. 광검출기 구조체(1400)는 화소 구조체(1500)와 관련될 수 있으며, 광검출기 구조체의 전기적 상호연결부(1404)는 화소 회로(1700)와 전기적으로 관련된다. 화소 구조체(1500)는 칩(2000) 상에서 수직형 및 평면형 레이아웃을 포함하는 화소 레이아웃(1600)으로 또한 설계될 수 있으며, 화소 회로(1700)는 예컨대 메모리를 포함하여 다른 구성요소(1900)들과 관련될 수 있다. 화소 회로(1700)는 화소(1800) 레벨에서 신호를 처리하기 위해 수동 및 능동 구성요소들을 포함할 수 있다. 화소(1800)는 칩(2000)과 기계적 및 전기적으로 관련된다. 전기적 관점에서, 화소 회로(1700)는 다른 전자장치들[예컨대, 칩 프로세서(2008)]과 통신할 수 있다. 다른 전자장치들은 디지털 신호, 아날로그 신호, 혼합 신호 등을 처리하도록 구성될 수 있으며, 화소 회로(1700)로부터 수신된 신호들을 처리 및 조작하도록 구성될 수 있다. 다른 실시예들에서, 칩 프로세서(2008) 또는 다른 전자장치들은 QDPC와 동일한 반도체 기판상에 포함될 수 있으며, 시스템-온-칩 아키텍쳐를 사용하여 구성될 수 있다. 칩(2000)은 물리적 구조체(2002) 및 다른 기능적 구성요소(2004)들을 또한 포함하며, 이에 대해서는 이하에서 더욱 상세하게 설명될 것이다.
QDPC(100)는 실시예들에서 전자기 스펙트럼으로부터의 방사선의 임의의 주파수일 수 있는 전자기 방사선(1000)을 검출한다. 전자기 스펙트럼은 연속적이지만, 라디오 대역, 마이크로파 대역, 적외선 대역(IR), 가시광선 대역(VIS), 자외선 대역(UV), X-선, 감마선 등과 같은 전체 전자기 스펙트럼 내의 대역과 같은 주파수의 범위로 흔히 일컬어진다. QDPC(100)는 전제 전자기 스펙트럼 내의 임의의 주파수를 감지할 수 있지만, 본원의 실시예들은 전자기 스펙트럼 내의 특정 대역 또는 대역들의 조합을 참조할 수 있다. 언급한 이러한 대역들의 사용은 QDPC(100)가 감지할 수 있는 주파수의 범위를 제한한다는 의미가 아니며 오직 예시적으로만 사용되는 것으로 이해되어야 한다. 추가적으로, 몇몇 대역들은 근적외선(NIR) 및 원적외선(FIR)과 같은 통상적인 용례의 서브-대역(common usage sub-band)을 가지며, IR과 같은 더 넓은 대역 용어의 사용은 QDPC(100)의 감도를 임의의 대역 또는 서브-대역으로 제한하는 의미가 아니다. 추가적으로, 후술하는 설명에서, "전자기 방사선(electromagnetic radiation)", "방사선(radiation)", "전자기 스펙트럼(electromagnetic spectrum)", "스펙트럼(spectrum)", "방사선 스펙트럼(radiation spectrum)" 등과 같은 용어들은 상호 교환가능하게 사용되며, 용어 컬러(color)는 방사선(1000) 스펙트럼의 임의의 부분 내에 있을 수 있는 방사선(1000)의 선택 대역을 나타내기 위해 사용되고 가시적 '컬러'와 같은 방사선(1000)의 임의의 특정 범위로 제한하는 의미가 아니다.
도 1의 예시적 실시예에서, 전술한 나노결정 재료 및 광검출기 구조체는 광센서 어레이, 이미지 센서 또는 다른 광전자 소자를 위한 양자 도트 화소(1800)를 제공하기 위해 사용될 수 있다. 예시적 실시예에서, 화소(1800)는 방사선(1000)을 수용할 수 있는 양자 도트 구조체(1100), 양자 도트 구조체(1100)로부터 에너지를 수용하도록 구성된 광검출기 구조체 및 화소 구조체를 포함한다. 본원에 설명된 양자 도트 화소는 몇몇 실시예에서 다음과 같은 것들을 제공하는데 사용될 수 있다 - 높은 충전율, 빈으로의 잠재성(potential to bin), 스택으로의 잠재성(potential to stack), 작은 화소 크기로 진행하는 잠재성(potential to go to small pixel sizes), 큰 화소 크기로부터의 고성능(high performance from larger pixel sizes), 컬러 필터 어레이의 단순화, 디모자이킹(de-mosaicing)의 제거, 자체 이득 설정/자동 이득 제어(self-gain setting/automatic gain control), 높은 다이내믹 레인지, 범용 셔터 능력(global shutter capability), 자동 노출, 국부적 대비(local contrast), 판독 속도, 화소 레벨에서의 저 노이즈 판독, 큰 처리 지오메트리를 사용하는 능력(저비용), 제네릭(generic) 제조 공정을 사용하는 능력, 아날로그 회로를 형성하는 디지털 제조 공정의 사용, 메모리, 아날로그-디지털 변환(A to D), 진정 상관 이중 샘플링(true correlated double sampling), 비닝(binning) 같은 화소 아래에서 다른 기능을 부가하는 것 등. 예시적 실시예는 이러한 특징들의 일부 또는 모두를 제공할 수 있다. 그러나 몇몇 실시예들은 이러한 특징들을 사용하지 않을 수 있다.
양자 도트(1200)는 3개의 모든 공간 방향에서 전도 대역(conduction band) 전자, 가전자 대역(valence band) 정공, 또는 엑시톤(전도 대역 전자와 가전자 대역 정공의 결합쌍)을 구속하는 나노 구조체, 특히 반도체 나노 구조체일 수 있다. 양자 도트는 흡수 스펙트럼에서 이상화된 0차원 시스템의 이산(discrete) 양자화 에너지 스펙트럼 효과를 나타낸다. 통상적으로, 이러한 이산 에너지 스펙트럼에 대응하는 파동 함수들은 양자 도트 내에서 실질적으로 공간적으로 국부화되지만, 재료의 결정 격자의 많은 주기에 걸쳐 이어진다.
도 2는 양자 도트[1200; quantum dot(QD)]의 예시를 도시한다. 일 예시에서, QD(1200)는 반도체 또는 PbS와 같은 화합물 반도체 재료의 코어(1220)를 갖는다. 리간드(1225)는 외측 표면의 일부 또는 전부에 부착될 수 있거나, 또는 몇몇 실시예의 경우에는 이하에서 추가로 설명하는 바와 같이 제거될 수 있다. 실시예들에서, 인접 QD들의 코어(1220)는 나노크기의 형상을 갖는 나노결정 재료의 연속 필름을 형성하기 위해 함께 융합될 수 있다. 다른 실시예들에서, 코어들은 링커 분자들에 의해 서로 연결될 수 있다.
QD 광학 장치의 몇몇 실시예들은 복수의 화소를 갖는 단일 이미지 센서 칩이며, 각각은 방사선(1000) 민감성, 즉 광학적으로 활성인 QD 층, 및 QD 층과 전기적으로 소통하는 적어도 2개의 전극을 포함한다. 전극들 사이의 전류 및/또는 전압은 QD 층에 의해 수용된 방사선(1000)의 양과 관련된다. 구체적으로, 전기적 바이어스(bias)가 인가된다면, QD 층에 의해 흡수된 광자들이 전자-정공 쌍을 생성하여, 전류가 흐르게 된다. 각 화소에 대한 전류 및/또는 전압을 결정함으로써, 칩을 가로지르는 이미지가 재구성될 수 있다. 이미지 센서 칩들은 저방사선(1000) 검출 적용례에서 이로울 수 있는 높은 민감도, 우수한 이미지 디테일을 허용하는 넓은 다이내믹 레인지, 및 작은 화소 크기를 갖는다. 상이한 광학 파장에 대한 센서 칩들의 응답도(responsivity)는 장치 내의 QD의 크기를 변경함으로써, QD에서의 양자 크기 효과를 이용하여 또한 튜닝될 수 있다. 화소들은 700 × 700 nm와 같이 1 평방 마이크론만큼 작게, 또는 30 바이 30 마이크론 이상 또는 그 안에 포함되는 임의의 범위와 같이 크게 제조될 수 있다.
광검출기 구조체(1400)는 예시적 실시예에서 방사선(1000)을 검출하는데 사용될 수 있도록 구성된 장치이다. 검출기는 광검출기 구조체(1400)에서 사용되는 양자 도트 구조체(1100)의 유형을 통해 방사선(1000)의 미리규정된 파장을 검출하도록 '튜닝(tuned)'될 수 있다. 광검출기 구조체는 양자 도트 구조체(1100) 상태에 접속하기 위해 부여된 일부 입력/출력 능력에 대한 I/O를 구비한 양자 도트 구조체(1100)로서 설명될 수 있다. 일단 그 상태가 판독되면, 상태는 전기적 상호연결부(1404)를 통해 화소 회로(1700)로 통신될 수 있으며, 화소 회로는 상태를 판독하기 위한 (예컨대, 수동 및/또는 능동) 전자장치들을 포함할 수 있다. 일 실시예에서, 광검출기 구조체(1400)는 전기 접촉 패드가 부가된 양자 도트 구조체(1100)(예컨대, 필름)일 수 있어서, 패드가 관련 양자 도트 구조체의 상태를 판독하기 위해 전자장치와 관련될 수 있다.
실시예들에서, 처리 단계는 양자 도트 구조체(1100)의 내재적 특성 또는 판독 공정과 관련된 랜덤 노이즈를 줄이기 위해 화소들의 비닝(binning) 단계를 포함할 수 있다. 비닝 단계는 2 × 2, 3 × 3, 5 × 5 등의 슈퍼화소와 같은 화소(1800)들의 합체 단계를 수반할 수 있다. 랜덤 노이즈는 면적이 선형으로 증가할수록 제곱근에 의해 증가하기 때문에, 화소(1800) 합체 단계, 또는 비닝과 관련된 노이즈의 감소가 있을 수 있으며, 그로 인해 노이즈가 감소되거나 유효 민감도가 증가된다. 매우 작은 화소들에 대한 QDPC(100)의 잠재성으로, 비닝 단계는 공간 해상도(spatial resolution)를 희생할 필요 없이 활용될 수 있고, 즉 화소들은 화소 합체 단계가 시스템의 필요 공간 해상도를 증가시키지 않으면서 개시될 정도로 매우 작을 수 있다. 비닝 단계는 검출기가 작동할 수 있도록 속도를 증가시키는데 또한 효과적일 수 있어서, 포커스 또는 노출과 같은 시스템의 몇몇 특징들이 개선된다.
실시예들에서, 칩은 5백만 화소, 6백만 화소, 8백만 화소, 1200만 화소, 2400만 화소 등과 같은 큰 어레이의 판독을 용이하게 하는 고속 판독 능력을 가능하게 하는 기능적 구성요소들을 가질 수 있다. 더 빠른 판독 능력은 화소(1800) 어레이 하부에서의 더 복잡하고 더 큰 트랜지스터-카운트 회로, 층 개수의 증가, 전기 상호연결부의 개수의 증가, 더 넓은 상호연결부 자취(trace)를 요구할 수 있다.
실시예들에서, 칩 면적에 비례할 수 있는 총 칩 비용을 줄이기 위해, 이미지 센서 크기를 축소하는 것이 바람직할 수 있다. 실시예들은 마이크로 렌즈의 사용을 포함한다. 실시예들은 작은 공정 지오메트리를 사용하는 것을 포함한다.
실시예들에서, 화소 크기 및 이로 인한 칩 크기는 충전율을 감소시키지 않고 축소될 수 있다. 실시예들에서, 광검출기들이 상부 표면들에 있음으로 인해서 상호연결부 위쪽에 있게 되어 트랜지스터 크기 및 상호연결부 라인 폭이 화소를 가리지 않을 수 있기 때문에, 더 큰 공정 지오메트리가 사용될 수 있다. 실시예들에서, 90 nm, 0.13 um 및 0.18 um와 같은 지오메트리가 화소를 가리지 않고 채용될 수 있다. 실시예들에서, 90 nm 이하와 같은 작은 지오메트리가 또한 채용될 수 있으며, 이미지-센서-사용자화 공정이 아니라 표준이 될 수 있어서 비용 저감이 초래된다. 실시예들에서, 작은 지오메트리의 사용은 동일 칩 상에서의 고속 디지털 신호 처리와 더욱 호환가능할 수 있다. 이는 칩 상에서 더 빠르고 더 저렴하고, 그리고/또는 더 고품질의 이미지 센서 처리를 초래할 수 있다. 실시예들에서, 디지털 신호 처리를 위한 더 개선된 지오메트리의 사용은 주어진 이미지 센서 처리 기능성의 정도에 대해 더 낮은 전력 소비에 기여할 수 있다.
이제, 도 5를 참조로, 상술한 광 검출기, 화소 영역 및 화소 회로와 조합하여 사용될 수 있는 예시적 집적 회로 시스템을 설명한다. 도 5는 (이미지 센서 칩이라고도 지칭되는) 이미지 센서 집적 회로의 블록도이다. 칩은 이하를 포함한다:
- 내부에서 입사 광이 전자 신호로 변환되고 전자 신호가 전하 저장부에 통합되는 화소 어레이(100)로서, 전하 저장부의 컨텐츠 및 전압 레벨이 프레임 주기 동안 통합된 광 입사에 관련되는 화소 어레이(100).
- 각 화소를 리셋하고 각 전하 저장부의 컨텐츠에 관한 신호를 판독하여 프레임 주기 동안 각 화소에 걸쳐 통합된 광에 관한 정보를 칩의 외부 주변장치에 전달하는 로우 및 컬럼 회로(110 & 120).
- 아날로그 회로(130, 140, 150, 160, 230). 컬럼 회로로부터의 화소 전기 신호는 아날로그-대-디지털 변환기(160)에 공급되고, 이 변환기에서 이는 각 화소에서의 광 레벨을 나타내는 디지털 수치로 변환된다. 화소 어레이 및 ADC는 바이어스 및 기준 레벨(130, 140 & 150)을 제공하는 아날로그 회로에 의해 지원된다.
- 디지털 회로(170, 180, 190, 200). 이미지 개선 회로(170)는 ADC로부터 출력된 데이터에 이미지 개선 기능을 제공하여 신호대 잡음비를 개선시킨다. 라인 버퍼(180)는 다수 라인의 화소값을 임시 저장함으로써 디지털 이미지 처리 및 IO 기능을 용이하게 한다. 190은 프레임 포맷 및/또는 시스템의 포괄적 동작을 규정하는 레지스터의 뱅크이다. 블록 200은 칩의 동작을 제어한다.
- IO 회로(210 & 220)는 병렬 입력/출력 및 직렬 입력/출력 양자 모두를 지원한다. 210은 화소 값의 모든 비트를 동시에 출력하는 병렬 IO 인터페이스이고, 220은 화소값의 매 비트가 순차적으로 출력되는 직렬 IO 인터페이스이다.
- 위상-고정 루프(230)는 전체 칩에 클록을 제공한다.
특정 예시적 실시예에서, 0.11 ㎛ CMOS 기술 노드가 사용될 때, 로우 축을 따른, 그리고, 컬럼 축을 따른 화소의 주기적 반복 거리는 700 nm, 900 nm, 1.1 ㎛, 1.2 ㎛, 1.4 ㎛, 1.55 ㎛, 1.75 ㎛, 2.2 ㎛ 또는 그 이상일 수 있다. 이들 화소 크기 중 최소치, 특히, 700 nm, 900 nm, 1.1 ㎛, 1.2 ㎛ 및 1.4 ㎛의 구현은 인접 화소의 쌍들 또는 더 큰 그룹 사이에서의 트렌지스터의 공유를 필요로 할 수 있다.
매우 작은 화소는 부분적으로 구현될 수 있으며, 그 이유는 상호연결부 층 위에 존재하는 광학적 감지 층에 의해, 다른 수직 레벨에서 개별적으로 광학적 감지 기능이 달성됨으로써, 각 화소와 연계된 실리콘 회로 영역 모두가 판독 전자장치를 위해 사용될 수 있기 때문이다.
감광성 재료의 특정 영역을 판독하는 판독 회로 및 광학적 감지 층이 집적 회로 내에서 별개의 평면 상에 존재하기 때문에, (1) 화소 판독 회로 및 (2) (1)에 의해 판독되는 광학적 감지 영역의 (위에서 본) 형상은 일반적으로 서로 다를 수 있다. 예로서, 화소에 대응하는 광학적 감지 영역은 정사각형으로 형성하는 것이 바람직하지만, 대응 판독 회로는 직사각형으로 구성되는 것이 가장 효율적일 수 있다.
아래에 있는 판독 회로에 비아를 통해 연결된 상단 광학적 감지 층에 기반한 이미징 어레이에서, 일부 실시예에서 이들이 투명할 수는 있지만, 다양한 금속 층, 비아 및 상호접속 유전체는 실질적으로 또는 심지어 부분적으로도 광학적으로 투명할 필요는 없다. 이는 실질적으로 투명한 광학 경로가 상호접속 스택을 가로질러 존재하여야만 하는 전방측 조명식 CMOS 이미지 센서와는 대조적이다. 종래의 CMOS 이미지 센서의 경우에, 이는 상호연결부의 경로설정시 추가적 제약을 제공한다. 이는 종종 트랜지스터 또는 트랜지스터들이 실제로 공유될 수 있는 범위를 감소시킨다. 예로서, 4:1 공유가 종종 사용되지만, 더 높은 공유 비율은 불가하다. 대조적으로, 상단 표면 광학적 감지 층과 함께 사용하도록 설계된 판독 회로는 8:1 및 16:1 공유를 사용할 수 있다.
일 실시예에서, 광학적 감지 층은 광학적 감지 층과 아래의 판독 회로 사이에 개입하는 금속 없이 아래의 판독 회로에 전기적으로 연결될 수 있다.
QD 장치의 실시예는 QD 층과 맞춤 설계된 또는 사전 제조된 전자 판독 집적 회로를 포함한다. QD 층은 이때, 맞춤 설계된 또는 사전 제조된 전자 판독 집적 회로 상에 직접적으로 형성된다. 일부 실시예에서, QD 층이 회로 위에 배설되는 모든 위치에서 지속적으로 회로의 형상부 중 적어도 일부와 중첩 및 접촉한다. 일부 실시예에서, QD 층이 회로의 3차원 형상부 위에 배설되는 경우, QD 층은 이들 형상부에 정합될 수 있다. 달리 말해서, QD 층과 하위 전자 판독 집적 회로 사이에 실질적 연속적 인터페이스가 존재한다. 회로 내의 하나 이상의 전극은 QD 층과 접촉하고 QD 층에 대한 정보, 예를 들어, QD 층 상의 방사선(1000)의 양에 관한 전자 신호를 판독 회로에 중계할 수 있다. QD 층은 판독 회로 같은 전체 하위 회로를 덮도록 연속적 방식으로 제공되거나 패턴화될 수 있다. QD 층이 연속적 방식으로 제공되는 경우, 충전 인자는 약 100%에 근접할 수 있고, 패터닝시, 충전 인자는 감소되지만 실리콘 광다이오드를 사용하는 일부 예시적 CMOS 센서에 대해 여전히 통상적으로 35%보다 매우 클 수 있다.
실시예에서, QD 광학 장치는 종래의 CMOS 장치를 제조하기 위해 일반적으로 사용되는 설비에서 사용할 수 있는 기술을 사용하여 쉽게 제조된다. 예로서, QD의 층은 예를 들어, 표준 CMOS 프로세스인 스핀 코팅을 사용하여 사전 제조된 전자 판독 회로 상에 용액 코팅될 수 있으며, 선택적으로, 장치 내에 사용하기 위한 최종 QD 층을 제공하도록 다른 CMOS 호환성 기술로 추가 처리될 수 있다. QD 층은 제조에 독특하거나 어려운 기술을 필요로 하지 않으며, 대신, 표준 CMOS 프로세스를 사용하여 이루어질 수 있기 때문에, QD 광학 장치는 현용의 CMOS 처리 단계에 비해 (재료 이외의) 자본 비용을 크게 증가시키지 않으면서, 대량으로 제조될 수 있다.
도 3c는 상단 표면 전극의 대체로 더 큰 어레이 내의 2개 로우 × 3개 컬럼 하위 영역을 보여준다. 전기 접촉부의 어레이는 감광성 재료의 상위 층에 대한 전기적 통신을 제공한다. 1401은 광학적 감지 층에 대한 하나의 공유 접촉부를 제공하기 위해 사용되는 전극의 공통 그리드를 나타낸다. 1402는 광학적 감지 층과의 전기 통신을 위한 다른 접촉부를 제공하는 화소 전극을 나타낸다. 실시예에서, -2V의 전압 바이어스가 공통 그리드(1401)에 인가되고, +2.5V의 전압이 각 통합 주기의 시작시 각 화소 전극(1402)에 인가될 수 있다.
실시예에서, 직접 비금속 접촉 영역(예를 들어, pn 접합부 접촉부)이 1402를 위해 금속 상호접속 화소 전극 대신 사용될 수 있다.
공통 접촉부(1401)가 주어진 시간에 어레이를 가로지른 단일 전기 전위에 있지만, 화소 전극(1402)은 어레이를 가로질러 시간 및 공간적으로 변할 수 있다. 예로서, 회로가 1402에서의 바이어스가 1402 내로 또는 외로 흐르는 전류에 관하여 변하도록 구성되는 경우, 이때, 서로 다른 전극(1402)은 통합 주기의 진행 전반에 걸쳐 서로 다른 바이어스로 존재할 수 있다. 영역 1403은 측방향 평면 내에서 1401과 1402 사이에 배치되는 비접촉 영역을 나타낸다. 1403은 1401과 1402 사이에서 흐르는 암 전류(dark current)를 최소화하기 위해 일반적으로 절연 재료이다. 1401 및 1402는 일반적으로 서로 다른 재료로 구성될 수 있다. 각각은 예로서, 목록 TiN, TiN/Al/TiN, Cu, TaN, Ni 및 Pt로부터 선택될 수 있으며, 상기 목록에서, 하나 또는 양자 모두의 접촉부 상에서 Pt, 알카네티올(alkanethiol), Pd, Ru, Au, ITO 또는 다른 전도성 또는 부분 전도성 재료로부터 선택된 추가 층 또는 층들의 세트가 중첩되어 존재할 수 있다.
예시적 실시예에서, 화소 전극(1402)은 금속 상호접속 화소 전극 대신, p-형 또는 n-형 실리콘을 포함하는 실리콘 같은 반도체로 구성될 수 있다.
여기에 설명된 실시예는 조합될 수 있다. 예시적 실시예는 금속 대신 실리콘 같은 반도체로 구성된 화소 전극을 채용하는 화소 회로를 포함한다. 실시예에서, (전방 측부 또는 후방 측부 중 어느 하나에서) 금속 화소 전극 대신 필름과 다이오드 사이의 직접 연결부가 형성될 수 있다. 본 명세서에 설명된 다른 특징은 이 접근법 또는 체계와 조합하여 사용될 수 있다.
상술한 구조를 사용하는 예시적 실시예에서, 상호연결부(1452)는 반도체 기판 상의 정전용량성 불순물 영역 또는 다른 전하 저장부와 전기적으로 소통하는 전극을 형성할 수 있다.
실시예에서, 전하 저장부는 피닝된 다이오드일 수 있다. 실시예에서, 전하 저장부는 피닝된 다이오드와 광학적 감지 층 사이에 개입 금속이 존재하지 않는, 감광성 재료와 통신하는 피닝된 다이오드일 수 있다.
일부 실시예에서, 전압은 전하 저장부에 인가되고, 통합 기간에 걸쳐 광학적 감지 필름을 가로지른 전류 유동에 기인하여 방전된다. 통합 기간의 종점에서, 잔여 전압이 샘플링되어 통합 주기 동안 광학적 감지 층에 의해 흡수된 광의 강도에 대응하는 신호를 생성한다. 다른 실시예에서, 화소 영역은 통합 기간에 걸쳐 전하 저장부에 전압이 축적되도록 바이어스될 수 있다. 통합 기간의 종점에서, 전압이 샘플링되어 통합 주기 동안 광학적 감지 층에 의해 흡수된 광의 강도에 대응하는 신호를 생성할 수 있다. 일부 예시적 실시예에서, 광학적 감지 층을 가로지른 바이어스는 전하 저장부에서의 전압의 축적 또는 방전에 기인하여 통합 기간에 걸쳐 변할 수 있다. 이는 순차적으로 감광성 재료를 가로지른 전류 유동의 속도 역시 통합 기간에 걸쳐 변하게 할 수 있다. 추가적으로, 감광성 재료는 광전도 이득을 갖는 나노결정 재료일 수 있으며, 전류 유동 속도는 광학적 감지 층에 의해 흡수된 광의 강도와 비선형 관계를 가질 수 있다. 결과적으로, 일부 실시예에서, 화소 영역으로부터의 신호를 통합 기간에 걸쳐 화소 영역에 의해 흡수된 광의 강도와 선형적 관계를 갖는 디지털 화소 데이터로 변환하기 위한 회로가 사용될 수 있다. 감광성 재료의 비선형 특성은 높은 동적 범위를 제공하기 위해 사용될 수 있고, 디지털 화소 데이터를 제공하기 위해 신호가 판독된 이후 신호를 선형화하기 위한 회로가 사용될 수 있다. 화소 영역으로부터의 신호의 판독을 위한 각 화소 회로는 이하에 추가로 설명된다.
도 3a는 폐쇄된 간단한 패턴[1430(예를 들어, 개념적 예시) 및 1432(예를 들어, 광 검출기 구조체를 생성하기 위해 사용되는 비아)]을 나타낸다. 폐쇄된 간단한 예시(1430-1432)에서, 양으로 바이어스된 전기적 상호연결부(1452)가 접지된 포위 정사각형 전기적 상호연결부(1450)의 중심 영역에 제공된다. 정사각형 전기적 상호연결부(1450)는 접지될 수 있거나, 화소 영역의 감광성 재료를 가로질러 바이어스를 제공하도록 다른 기준 전위로 존재할 수 있다. 예로서, 상호연결부(1452)는 양 전압으로 바이어스되고, 상호연결부는 음 전압으로 바이어스되어 전극 사이의 화소 영역에서 나노결정 재료를 가로질러 원하는 전압 강하를 제공할 수 있다. 이런 구성에서, 층이 응답하는 방사선(1000)이 정사각형 영역 내에 떨어질 때, 전하가 발생되고, 전하는 중심의 양으로 바이어스된 전기적 상호연결부(1452)에 견인되고 그를 향해 이동한다. 이들 폐쇄된 간단한 패턴이 층의 영역 위에서 복제되는 경우, 각 폐쇄된 간단한 패턴은 내부 정사각형 영역 상에 떨어지는 입사 방사선(1000)과 연계된 전하를 그들이 포획하게 되는 화소의 일부 또는 전체를 형성한다. 예시적 실시예에서, 전기적 상호연결부(1450)는 화소 영역의 어레이를 위한 공통 전극을 형성하는 그리드의 일부일 수 있다. 상호연결부(1450)의 각 측부는 인접한 화소 영역과 공유되어 인접 화소 둘레의 전기적 상호연결부의 일부를 형성할 수 있다. 이러한 실시예에서, 이 전극 상의 전압은 모든 화소 영역(또는 인접한 화소 영역의 세트)에 대하여 동일할 수 있지만, 상호연결부(1452) 상의 전압은 화소 영역 내의 감광성 재료에 의해 흡수된 광 강도에 기초하여 통합 기간에 걸쳐 변하고, 각 화소 영역을 위한 화소 신호를 생성하도록 판독될 수 있다. 예시적 실시예에서, 상호연결부(1450)는 각 화소 영역을 위한 전기적 상호연결부(1452) 둘레의 경계를 형성할 수 있다. 공통 전극은 상호연결부(1452)와 동일한 층 상에 형성될 수 있으며, 상호연결부(1450) 둘레에 측방향으로 위치될 수 있다. 일부 실시예에서, 그리드는 화소 영역의 감광성 재료의 층 위 또는 아래에 형성될 수 있지만, 전극 상의 바이어스는 여전히 인접한 화소 영역과의 교차를 감소시키도록 화소 영역 둘레에 경계조건을 제공할 수 있다.
실시예에서, 상기 감광성 재료는 상기 감광성 재료와 상기 화소 전극, 전하 저장부 또는 피닝된 다이오드 사이에 개입 금속이 존재하지 않는 상태로 화소 전극, 전하 저장부 또는 피닝된 다이오드와 직접적으로 전기적으로 통신할 수 있다.
도 3b는 전기적 상호연결부의 개방된 간단한 패턴을 예시한다. 개방된 간단한 패턴은 일반적으로 폐쇄된 패턴을 형성하지 않는다. 개방된 간단한 패턴은 양으로 바이어스된 전기적 상호연결부(1452)와 접지(1450) 사이의 영역에서 입사 방사선(1000)의 결과로서 생성되는 전하를 가두지 않지만, 두 개의 전기적 상호연결부 사이의 영역 내에서 형성된 전하는 양으로 바이어스된 전기적 상호연결부(1452)로 견인 및 이동된다. 분리된 개방된 간단한 구조체를 포함하는 어레이는 입사 방사선(1000)의 위치, 그리고, 이에 따른, 대응 화소 할당을 식별하기 위해 사용될 수 있는 전하 격리 시스템을 제공할 수 있다. 상술한 바와 같이, 전기적 상호연결부(1450)는 접지되거나 소정의 다른 기준 전위에 있을 수 있다. 일부 실시예에서, 전기적 상호연결부(1450)는 다른 화소의 대응 전극과 (예로서, 상호연결부의 하위 층을 통해) 전기적으로 연결될 수 있으며, 그래서, 전압이 화소 어레이를 가로질러 인가될 수 있다. 다른 실시예에서, 상호연결부(1450)는 로우 또는 컬럼을 가로질러 공통 전극을 형성하도록 다수의 화소 영역을 가로질러 선형적으로 연장할 수 있다.
화소 영역으로부터 신호를 판독하기 위해 사용될 수 있는 화소 회로를 이제 설명한다. 상술한 바와 같이, 실시예에서, 도 1의 QDPC(100) 내의 화소 구조체(1500)는 화소 레이아웃(1600)을 가질 수 있으며, 여기서, 화소 레이아웃(1600)은 수직형, 평면형, 대각선형 등 같은 복수의 레이아웃 구성을 가질 수 있다. 화소 구조체(1500)는 또한 내장 화소 회로(1700)를 가질 수 있다. 또한, 화소 구조체는 화소 회로(1700)와 광 검출기 구조체(1400) 사이의 전기적 상호연결부(1404)와 연계될 수도 있다.
실시예에서, 도 1의 QDPC(100) 내의 양자 도트 화소(1800)는 개별 양자 도트 화소(1800), 양자 도트 화소(1800)의 그룹, 화소의 어레이 내의 모든 양자 도트 화소(1800) 등에 특정하거나 매설될 수 있는 화소 회로(1700)를 가질 수 있다. 양자 도트 화소(1800)의 어레이 내의 서로 다른 양자 도트 화소(1800)는 서로 다른 화소 회로(1700)를 가지거나, 전혀 어떠한 개별적 화소 회로(1700)도 갖지 않을 수 있다. 실시예에서, 화소 회로(1700)는 바이어싱, 전압 바이어싱, 전류 바이어싱, 전하 전달, 증폭기, 리셋, 샘플 및 보유, 어드레스 로직, 디코더 로직, 메모리, TRAM 셀, 플래시 메모리 셀, 이득, 아날로그 합산, 아날로그-대-디지털 변환, 저항 브리지 등을 위한 것 같은 복수의 회로를 제공할 수 있다. 실시예에서, 화소 회로(1700)는 판독, 샘플링, 상관 이중 샘플링, 서브프레임 샘플링, 타이밍, 통합, 합산, 이득 제어, 자동 이득 제어, 오프-세트 조절, 캘리브레이션, 오프셋 조절, 메모리 저장, 프레임 버퍼링, 암 전류 차감, 비닝(binning) 등 같은 복수의 기능을 가질 수 있다. 실시예에서, 화소 회로(1700)는, 제2 양자 도트 화소(1800), 컬럼 회로, 로우 회로, QDPC(100)의 기능 구성요소(2004) 내의 회로 또는 QDPC(100)의 통합 시스템(2200) 내의 다른 특징부(2204) 등 중 적어도 하나 내에 위치된 다른 회로 같은 QDPC(100) 내의 다른 회로에 대한 전기적 연결부를 가질 수 있다. 화소 회로(1700)와 연계된 디자인 유연성은 광범위한 제품 개선 및 기술적 혁신을 제공할 수 있다.
양자 도트 회로(1800) 내의 화소 회로(1700)는 어떠한 회로도 전혀 없고 단지 상호접속 전극인 것으로부터 바이어싱, 리셋팅, 버퍼링, 샘플링, 변환, 어드레싱, 메모리 등 같은 기능을 제공하는 회로까지의 범위에서 복수의 형태를 취할 수 있다. 실시예에서, 전기 신호를 상태조정 또는 처리하기 위한 전자장치는 복수의 방식으로 배치 및 구성될 수 있다. 예로서, 신호의 증폭은 각 화소에서, 화소의 그룹에서, 각 컬럼 또는 로우의 단부에서, 신호가 어레이로부터 전달된 이후, 신호가 칩(2000)으로부터 전달되기 직전 등에 수행될 수 있다. 다른 예에서, 각 컬럼 또는 로우의 단부에서, 칩(2000)의 기능적 구성요소(2004) 내에서, 신호가 칩(2000)으로부터 전달된 이후 등에 아날로그-대-디지털 변환이 제공될 수 있다. 추가적으로, 임의의 레벨에서의 처리는 단계적으로 수행될 수 있으며, 이 경우, 처리의 일부가 일 위치에서 수행되고, 처리의 제2 부분은 다른 위치에서 수행된다. 일 예는 말하자면 칩(2000)의 기능적 구성요소(2004)의 일부로서의 고속 아날로그-대-디지털 변환과, 화소(1800)에서의 아날로그 조합에 의해 두 개의 단계로 아날로그-대-디지털그 변환을 수행할 수 있다.
실시예에서, 다양한 전자 구성은 모든 화소가 각 화소의 판독 회로와 연계된 그 소유의 캘리브레이션 레벨을 갖는다는 사실을 보상하기 위한 것 같이 다양한 레벨의 후처리를 필요로 할 수 있다. QDPC(100)는 각 화소의 판독 회로에 캘리브레이션, 이득 제어, 메모리 기능 등을 제공할 수 있다. QDPC(100)의 고도로 집적된 구조에 기인하여, 양자 도트 화소(1800) 및 칩(2000) 레벨에서 회로가 가용할 수 있으며, 이는 QDPC(100)가 칩 상에 전체 이미지 센서 시스템이 존재하게 될 수 있게 한다. 일부 실시예에서, QDPC(100)는 또한 CCD 및 CMOS 같은 종래의 반도체 기술과 조합하여 양자 도트 재료(200)로 구성될 수도 있다.
화소 회로는 양자 도트 재료(200)와 접촉하는 전극에서 시작하고 신호 또는 정보가 화소로부터 하위 칩(200)의 기능적 구성요소(2004)나 다른 양자 도트 화소(1800) 같은 다른 처리 설비로 전달될 때 종결되는 구성요소를 포함하도록 형성될 수 있다. 양자 도트 재료(200) 상의 전극에서 시작하여, 신호는 해석 또는 판독된다. 실시예에서, 양자 도트 재료(200)는 방사선(1000)에 응답하여 전류 유동의 변화를 제공한다. 양자 도트 화소(1800)는 판독가능한 신호를 제공하기 위해 바이어스 회로(1700)를 필요로 할 수 있다. 이 신호는 순차적으로 그후 증폭되고 판독을 위해 선택된다.
실시예에서, 광 검출기의 바이어싱은 시간적으로 불변하거나 시간적으로 변할 수 있다. 변하는 공간 및 시간은 크로스토크를 감소시킬 수 있으며, 더 작은 치수로 양자 도트 화소(1800)를 수축시킬 수 있게 하고, 양자 도트 화소(1800) 사이의 연결을 필요로 한다. 바이어싱은 중간의 도트 및 화소(1800)의 코너에서의 접지에 의해 구현될 수 있다. 바이어싱은 판독이 수행될 때에만 이루어짐으로써 인접한 화소(1800) 상에 어떠한 필드도 없거나, 인접한 화소(1800) 상에 동일한 바이어스를 강요하거나, 홀수 컬럼을 먼저 판독하고 짝수 컬럼을 나중에 판독하는 등 중 어느 하나를 가능하게 한다. 전극 및/또는 바이어싱은 또한 화소(1800) 사이에서 공유될 수도 있다. 바이어싱은 전압 소스로서 또는 전류 소스로서 구현될 수 있다. 전압은 다수의 화소를 가로질러 인가되지만, 그후, 개별적으로 감지되거나 대각선 상의 화소(1800)의 스트링을 가로질러 단일의 큰 바이어스로서 인가될 수 있다. 전류 소스는 로우 하방으로 전류를 구동하고 그후, 이를 컬럼을 가로질러 판독할 수 있다. 이는 수반된 전류 레벨을 증가시킴으로써 판독 노이즈 레벨을 감소시킬 수 있게 한다.
실시예에서, 바이어싱 체계 또는 전압 바이어스의 구성을 사용함으로써, 필드의 구성은 화소 사이의 격리를 생성할 수 있게 한다. 전류는 단지 화소의 그 체적 내에서 생성된 전자-정공 쌍만이 그 화소 내에서 유동하도록 각 화소 내에서 흐를 수 있다. 이는 물리적 분리 없이 정전 구현식 화소간 격리 및 크로스토크 감소를 가능하게 한다. 이는 물리적 격리와 크로스토크 감소 사이의 연계를 단절할 수 있게 한다.
실시예에서, 화소 회로(1700)는 화소 판독을 위한 회로를 포함할 수 있다. 화소 판독은 양자 도트 재료(200)로부터 신호를 판독하고, 이 신호를 다른 구성요소(1900), 칩 기능 구성요소(2004), 통합 시스템(2200)의 다른 특징부(2204) 또는 다른 칩 외부(off-chip) 구성요소에 전달하는 회로를 포함할 수 있다. 화소 판독 회로는 예로서, T3 및 T4 회로 같은 양자 도트 재료(200) 인터페이스 회로를 포함할 수 있다. 화소 판독은 화소 신호를 판독하기 위한 방식, 화소 신호, 인가된 전압 등를 변형하기 위한 방식이 다양할 수 있다. 화소 판독은 2, 3, 4, 20 등 같은 양자 도트 재료(200)와의 다수의 금속 접촉부를 필요로 할 수 있다. 실시예에서, 화소 판독은 상기 감광성 재료와 상기 화소 전극, 전하 저장부 또는 피닝된 다이오드 사이에 개입 금속 없이 감광성 재료와 화소 전극, 전하 저장부 또는 피닝된 다이오드 사이에 직접적 전기적 통신을 포함할 수 있다.
이들 전기적 접촉부는 크기, 배리어 정도, 커패시턴스 등이 맞춤 구성될 수 있으며, 쇼트키(schottky) 접촉부 같은 다른 전기적 구성요소를 포함할 수 있다. 화소 판독 시간은 밀리초 또는 마이크로초 같이 방사선(1000)-유도 전자-정공 쌍이 얼마나 길게 지속되는지에 관련할 수 있다. 실시예에서, 이 시간은 잔존시간, 이득, 동적 범위, 노이즈 효율 등의 변경 같은 양자 도트 재료(200) 처리 단계와 연계될 수 있다.
본 명세서에 설명된 양자 도트 화소(1800)는 매우 다양한 화소 레이아웃(1600)으로 배열될 수 있다. 도 4a 내지 도 4p를 참조하면, 예로서, 바이에르 필터 레이아웃(1602) 같은 종래의 화소 레이아웃(1600)은 평면 내에 배치된 화소의 그룹화를 포함하며, 서로 다른 화소는 서로 다른 색상의 방사선(1000)을 감지한다. 대부분의 가전 디지털 카메라에 사용되는 것들 같은 종래의 이미지 센서에서, 화소는 광 검출기가 특정 범위의 주파수 또는 색상의 방사선(1000)에 응답하여 신호를 생성하도록 하위 광 검출기의 상단에 배치된 컬러 필터를 사용함으로써 서로 다른 색상의 방사선(1000)을 감지하게 된다. 이 구성에서, 서로 다른 컬러 화소의 모자이크는 컬러 필터 어레이 또는 컬러 필터 모자이크라 종종 지칭된다. 비록, 다양한 패턴이 사용될 수 있지만, 가장 통상적 패턴은 도 4a에 도시된 바이에르 필터 패턴(1602)이고, 여기서는 두 개의 녹색 화소, 하나의 적색 화소 및 하나의 청색 화소가 사용되고, 녹색 화소(종종 휘도-감지 요소라 지칭됨)는 정사각형의 하나의 대각선 상에 위치되고, 적색 및 청색 화소[종종, 크로미넌스(chrominance) 감지 요소라 지칭됨]는 다른 대각선 상에 위치된다. 제2 녹색 화소의 사용은 녹색 광에 대한 육안의 감지도를 모방하기 위해 사용된다. 바이에르 패턴의 센서 어레이의 원 출력은 단 하나의 색상의 광에 각각 대응하는 신호의 패턴으로 구성되기 때문에, 각 지점의 적색, 녹색 및 청색 값을 보간하기 위해 모자이크제거 알고리즘이 사용된다. 다양한 알고리즘이 최종 이미지의 다양한 품질을 초래한다. 알고리즘은 카메라 외측에 위치된 별개의 이미지 처리 시스템에 의해 또는 카메라 상의 연산 요소에 의해 적용될 수 있다. 양자 도트 화소는 바이에르 RGB 패턴 같은 전형적 컬러 필터 시스템 패턴으로 배설될 수 있지만, 시안, 마젠타, 황색(CMY) 같은 더 큰 광량을 전송하기에 더 적합한 다른 패턴도 사용될 수 있다. 적색, 녹색, 청색(RGB) 컬러 필터 시스템은 일반적으로 CMY 시스템보다 더 많은 광을 흡수하는 것으로 알려져 있다. RGB 시안 또는 RGB 투명 같은 더욱 진보된 시스템도 양자 도트 화소와 연계하여 사용될 수 있다.
일 실시예에서, 본 명세서에 설명된 양자 도트 화소(1800)는 바이에르 패턴(1602)을 모방하는 모자이크로 구성되지만, 컬러 필터를 사용하는 대신, 컬러 필터를 사용하지 않고 양자 도트 화소(1800)가 선택된 컬러 또는 컬러의 그룹의 방사선(1000)에 응답하도록 구성될 수 있다. 따라서, 일 실시예의 바이에르 패턴(1602)은 녹색 감지, 적색 감지 및 청색 감지 양자 도트 화소(1800)의 세트를 포함한다. 실시예에서, 방사선(1000)의 다양한 색상을 필터링하기 위한 어떠한 필터도 사용되지 않기 때문에, 각 화소에 의해 관찰되는 방사선(1000)의 양이 매우 더 높다.
이미지 센서는 감광성 재료 상에 입사되는 광의 강도에 기초하여 변하는 화소 영역 각각의 감광성 재료로부터의 신호를 검출할 수 있다. 일 예시적 실시예에서, 감광성 재료는 상호접속된 나노입자의 연속적 필름이다. 전극은 각 화소 영역을 가로질러 바이어스를 인가하기 위해 사용된다. 화소 회로는 각 화소 영역을 위한 기간에 걸쳐 전하 저장부 내의 신호를 통합하기 위해 사용된다. 회로는 통합 주기 동안 광학적 감지 층 상에 입사된 광의 강도에 비례하는 전기 신호를 저장한다. 전기 신호는 그후 화소 회로로부터 판독되고, 화소 요소의 어레이 상에 입사된 광에 대응하는 디지털 이미지를 구성하도록 처리된다. 예시적 실시예에서, 화소 회로는 감광성 재료 아래의 통합 회로 장치 상에 형성될 수 있다. 예로서, 나노결정 감광성 재료가 이미지 센서를 형성하도록 CMOS 통합 회로 장치 위에 적층될 수 있다. CMOS 통합 회로로부터의 금속 접촉 층은 화소 영역을 가로지른 바이어스를 제공하는 전극에 전기적으로 연결될 수 있다. 2008년 4월 18일자로 출원된 발명의 명칭이 "광전 장치를 위한 재료, 시스템 및 방법"인 미국 특허 출원 제12/106,256호(미국 특허 출원 공보 제2009/0152664호)는 예시적 실시예와 연계하여 사용될 수 있는 광전 장치, 시스템 및 재료에 대한 추가적 설명을 포함하며, 그 전문이 본 명세서에 참조로 통합되어 있다. 이는 단지 예시적 실시예이며, 다른 실시예는 다른 광 검출기 및 감광 재료를 사용할 수 있다. 예로서, 실시예는 실리콘 또는 갈륨 비화물(GaAs) 광 검출기를 사용할 수 있다.
예시적 실시예에서, 이미지 센서는 높은 해상도를 제공하도록 많은 수의 화소 요소를 구비할 수 있다. 예로서, 4, 6, 8, 12, 24 메가화소 또는 그 이상의 어레이가 제공될 수 있다.
1/3 inch 또는 1/4 inch 정도의 대각선 치수 같은 작은 면적을 갖는 이미지 센서 집적 회로를 생성하는 소망과 조합하여, 이런 많은 수의 화소 요소를 사용하는 것은 작은 개별 화소의 사용을 수반한다. 바람직한 화소 형상은 예로서, 1.75㎛ 선형 측부 치수, 1.4㎛ 선형 측부 치수, 1.1㎛ 선형 측부 치수, 0.9㎛ 선형 측부 치수, 0.8㎛ 선형 측부 치수 및 0.7㎛ 선형 측부 치수를 포함한다.
실시예는 각 화소의 영역의 100% 또는 거의 100%가 이미징시 관련 입사 광이 실질적으로 그 위에서 흡수되는 감광성 재료를 포함하는 것을 보증함으로써 큰 충전 인자를 가능하게 하는 시스템을 포함한다. 실시예는 큰 치프 레이(chief ray) 수용각을 제공하는 이미징 시스템을 포함한다. 실시예는 마이크로렌즈를 필요로 하지 않는 이미징 시스템을 포함한다. 실시예는 그 증가된 충전 인자의 견지에서 특정 마이크로렌즈 배치(마이크로렌즈 이동)에 덜 민감한 이미징 시스템을 포함한다. 실시예는 고감도 이미지 센서를 포함한다. 실시예는 광학적 입사 측부에 인접한 제1 층이 실질적으로 입사광을 흡수하고, 트랜지스터를 포함할 수 있는 반도체 회로가 전자 판독 기능을 수행하는 이미징 시스템을 포함한다.
실시예는 흡수가 강한, 즉, 1㎛ 미만의 흡수 길이(1/α) 같이, 흡수 길이가 짧은 감광성 재료를 포함한다. 실시예는 적색 외측으로부터 630 nm까지를 포함하는 가시 파장 스펙트럼에 걸친 실질적 모든 광이 약 1㎛ 미만의 감광성 재료의 두께에서 흡수되는 감광성 재료를 포함하는 이미지 센서를 포함한다.
실시예는 화소의 측방향 공간적 치수가 약 2.2㎛, 1.75㎛, 1.55㎛, 1.4㎛, 1.1㎛, 900nm, 700nm, 500nm이고, 광학적 감지 층이 1㎛ 미만이며, 관련 스펙트럼 범위(예시적 실시예에서 가시적 스펙트럼 범위)에 걸친 광을 실질적으로 흡수하고, 인접 화소와의 사이의 크로스토크(광학적 및 전기적 조합)가 30% 미만, 20% 미만, 15% 미만, 10% 미만 또는 5% 미만인 이미지 센서를 포함한다.
실시예는 암 전류, 노이즈, 광응답 비균일성 및 암 전류 비균일성 중 적어도 하나가 화소 회로와 감광성 재료를 통합하는 수단에 의해 최소화되는, 감광성 재료와 조합하여 기능하는 화소 회로를 포함한다.
실시예는 낮은 추가적 비용으로 제조가 달성되고 CMOS 실리콘 제조 주조소 내에서 얻어질 수 있는(또는, 실질적으로 또는 부분적으로 달성될 수 있는) 통합 및 처리 접근법을 포함한다.
도 6a는 실리콘 다이오드와 친밀하게 접촉하는 상태로 감광성 재료가 통합되어 있는 전방측 조명식 CMOS 이미지 센서 화소를 도시한다. 601은 이미지 센서가 그 위에 제조되는 실리콘 기판을 도시한다. 603은 실리콘 내에 형성된 다이오드를 도시한다. 605는 금속 상호연결부이고, 607은 집적 회로를 가로지른, 그리고, 집적 회로 내에서의 전기 신호의 통신을 제공하도록 기능하는 층간 유전체 스택이다. 609는 이미징 대상 광의 흡수를 위한 주 위치인 감광성 재료이다. 611은 감광성 재료로부터의 광캐리어 수집을 가능하게 하기 위해 감광성 재료의 전기적 바이어싱을 제공하도록 사용되는 투명 전극이다. 613은 유기물 또는 폴리머 캡슐제(파릴렌 같은) 또는 Si3N4 같은 무기체 또는 그 조합을 포함하는 스택 중 적어도 하나로 구성될 수 있는 패시베이션 층이다. 613은 물 또는 산소의 영향 같은 환경적 영향으로부터 하위 재료 및 회로를 보호하도록 기능한다. 615는 컬러 이미징을 달성하는 것을 돕는 데 사용되는 스펙트럼 선택적 광 전송기인 컬러 필터 어레이 층이다. 617은 감광성 재료(609) 상으로의 광의 집속을 돕는 마이크로렌즈이다.
도 6a를 참조하면, 실시예에서, 조명에 기인하여 감광성 재료(609)에서 생성된 광전류는 감지성 재료(609)로부터 다이오드 '2'로 높은 효율로 전달될 수 있다. 대부분의 입사 광자가 감지 재료 '5'에 의해 흡수되기 때문에, 다이오드(603)는 더 이상 우수한 광검출 역할을 수행할 필요가 없다. 대신, 그 원론적 기능은 최대 전하 전달 및 최소 암 전류를 가능하게 하는 다이오드로서 기능하는 것이다.
도 6a를 참조하면, 다이오드(603)는 그 표면에서 감지 재료(609)를 사용하여 피닝될 수 있다. 감지 재료(609)의 두께는 대략 500nm이고, 100nm 내지 5㎛의 범위일 수 있다. 실시예에서, p-형 감지 재료(609)가 광 변환 동작을 위해, 그리고, n-형 실리콘 다이오드(603)를 공핍화(depleting)하기 위해 사용될 수 있다. 감지 재료(609)와 실리콘 다이오드(603) 사이의 접합부는 본 예에서, p-n 이질접합부라 명명될 수 있다.
도 6a를 참조하면, 전기적 바이어스의 부재시, n-형 실리콘(603) 및 p-형 감지 재료(609)는 평형에 도달하며, 즉, 그 페르미 준위가 정렬 상태가 된다. 일 예시적 실시예에서, 결과적 대역 굴곡은 공핍 영역이 내부에 형성되도록 p-형 감지 재료(609) 내에 내장 전위(built-in potential)를 생성한다. 실리콘 회로 내에 적절한 바이어스를 인가하면(이 전위차는 예로서 도 6a의 611과 603 사이의 편차를 통해 인가됨), 이 전위의 크기는 인가된 전위에 의해 증대됨으로써 p-형 감지 재료(609) 내로 도달하는 공핍 영역의 심화를 초래한다. 결과적 전기장은 감지 재료(609)로부터 n+ 실리콘 층(603) 내로의 광전자의 추출을 초래한다. 실리콘(603)을 바이어싱 및 도핑하는 것은 감지 층(609)으로부터 광전자의 수집을 달성하며, (1V 내지 5V의 정상 범위를 갖는, 3V 같은) 정상 바이어스 하에서 n-형 실리콘(603)의 완전 공핍화를 달성할 수 있다. 정공은 제2 접촉부(도 6a의 611 같은)를 통해 감지 층(609)으로 추출된다.
도 6a를 참조하면, 수직형 장치의 경우에, 접촉부(611)는 감지 재료(609)의 상단에 형성된다.
도 6b는 감광성 재료가 실리콘 다이오드와 친밀한 접촉 상태로 통합되어 있는 전방측 조명식 CMOS 이미지 센서 화소를 도시한다. 631은 이미지 센서가 그 위에 제조되는 실리콘 기판을 도시한다. 633은 실리콘 내에 형성된 다이오드를 도시한다. 639는 금속 상호연결부이고, 637은 집적 회로 내부의, 그리고, 그를 가로지른 전기 신호의 통신을 제공하도록 기능하는 층간 유전체 스택이다. 641은 이미징 대상 광의 흡수를 위한 주 위치인 감광성 재료이다. 643은 감광성 재료로부터의 광캐리어의 수집을 위해 감광성 재료의 전기적 바이어싱을 제공하기 위해 사용되는 투명 전극이다. 645는 유기물 또는 폴리머 캡슐제(파릴렌 같은) 또는 Si3N4 같은 무기체 또는 그 조합을 포함하는 스택 중 적어도 하나로 구성될 수 있는 패시베이션 층이다. 645는 물 또는 산소의 영향 같은 환경적 영향으로부터 하위 재료 및 회로를 보호하도록 기능한다. 647은 컬러 이미징의 달성을 돕는데 사용되는 광의 스펙트럼 선택적 전송기인 컬러 필터 어레이 층이다. 649는 감광성 재료(641) 상에 광을 집속시키는 것을 돕는 마이크로렌즈이다. 635는 감광성 재료(641)와 다이오드(633) 사이에 존재하는 재료이다. 635는 추가 피닝 층이라 지칭될 수 있다. 예시적 실시예는 p-형 실리콘 층을 포함한다. 예시적 실시예는 반도체 같은 비금속 재료를 포함하고 및/또는 이는 폴리머 및/또는 유기 재료를 포함할 수 있다. 실시예에서, 재료(635)는 전하가 감광성 재료로부터 다이오드로 유동하기에 충분한 전도성을 갖는 경로를 제공하지만, 금속성 상호연결부는 아니다. 실시예에서, 635는 다이오드의 표면을 패시베이션하도록 기능하며, 본 예시적 실시예에서, (이 추가 층의 상단에 있는 감광성 재료 대신) 피닝된 다이오드를 생성한다.
도 6c를 참조하면, 실질적 측방향 장치가 형성될 수 있으며, 여기서, 감지 재료(659) 아래에 존재하는 실리콘 상단의 전극(661)이 사용될 수 있다. 실시예에서, 전극(661)은 금속이나 TiN, TiOxNy, Al, Cu, Ni, Mo, Pt, PtSi 또는 ITO 같은 다른 전도체를 사용하여 형성될 수 있다.
도 6c를 참조하면, 실질적 측방향 장치가 형성될 수 있으며, 여기서, 감지 재료(659) 아래에 존재하는 p-도핑된 실리콘(661)이 바이어싱을 위해 사용될 수 있다.
예시적 실시예는 이미지를 검출하기 위해 화소 요소의 어레이를 사용하는 이미지 센서를 제공한다. 화소 요소는 본 명세서에서 감지 재료라고도 지칭되는 감광성 재료를 포함하며, 이는 도 6a의 609, 도 6b의 641, 도 6c의 659, 도 7a의 709, 광(801)이 그 위에 입사되는 도 8의 충전된 타원, 도 9의 903, 도 10의 1003, 도 11a 내지 도 11f의 1103에 대응한다.
도 6c는 감광성 재료가 실리콘 다이오드와 친밀하게 접촉하는 상태로 통합되어 있는 전방측 조명식 CMOS 이미지 센서 화소를 도시한다. 이 실시예에서, 감광성 재료는 직접적으로 실리콘 기판에 의해 바이어스되고, 결과적으로, 이 실시예에서, 상단에 어떠한 투명 전극도 필요하지 않다. 651은 그 위에 이미지 센서가 제조되는 실리콘 기판을 도시한다. 653은 실리콘으로 형성된 다이오드를 도시한다. 655는 금속 상호연결부이고, 657은 집적 회로 내부, 그리고, 그를 가로질러 전기 신호의 통신을 제공하도록 기능하는 층간 유전체 스택이다. 659는 이미징 대상 광의 흡수를 위한 주 위치인 감광성 재료이다. 661은 감광성 재료로부터의 광캐리어의 수집을 가능하게 하도록 감광성 재료의 전기적 바이어싱을 제공하기 위해 사용되는 실리콘 기판(651)의 예시적 영역을 지시한다. 663은 유기물 또는 폴리머 캡슐제(파릴렌 같은) 또는 Si3N4 같은 무기체 또는 그 조합을 포함하는 스택 중 적어도 하나로 구성될 수 있는 패시베이션 층이다. 663은 물 또는 산소의 영향 같은 환경적 영향으로부터 회로 및 하위 재료를 보호하도록 기능한다. 665는 컬러 이미징의 달성을 돕는 데 사용되는 광의 스펙트럼 선택적 전송기인 컬러 필터 어레이 층이다. 667은 감광성 재료(659) 상에 광을 집속시키는 것을 돕는 마이크로렌즈이다.
도 7a는 감광성 재료가 실리콘 광다이오드와 친밀하게 접촉하는 상태로 통합되어 있는 후방 측부 조명식 CMOS 이미지 센서 화소의 단면을 도시한다. 705는 그 위에 이미지 센서가 제조되는 실리콘 기판을 도시한다. 707은 실리콘으로 형성된 다이오드를 도시한다. 703은 금속 상호연결부이고, 701은 집적 회로 내부에서 그리고, 그를 가로질러 전기 신호의 통신을 제공하도록 기능하는 층간 유전체 스택이다. 709는 이미징 대상 광의 흡수를 위한 주 위치인 감광성 재료이다. 711은 감광성 재료로부터의 광캐리어의 수집을 가능하게 하도록 감광성 재료의 전기적 바이어싱을 제공하기 위해 사용되는 투명 전극이다. 713은 유기물 또는 폴리머 캡슐제(파릴렌 같은) 또는 Si3N4 같은 무기체 또는 그 조합을 포함하는 스택 중 적어도 하나로 구성될 수 있는 패시베이션 층이다. 713은 물 또는 산소의 영향 같은 환경적 영향으로부터 회로 및 하위 재료를 보호하도록 기능한다. 715는 컬러 이미징을 달성하는 것을 돕는 데 사용되는 광의 스펙트럼 선택적 전송기인 컬러 필터 어레이 층이다. 717은 감광성 재료(709) 상에 광을 집속시키는 것을 돕는 마이크로렌즈이다.
도 7b는 감광성 재료가 실리콘 광다이오드와 친밀하게 접촉하는 상태로 통합되어 있는 후방 측부 조명식 CMOS 이미지 센서 화소의 단면을 도시한다. 735는 그 위에 이미지 센서가 제조되는 실리콘 기판을 도시한다. 737은 실리콘 내에 형성된 다이오드를 도시한다. 733은 금속 상호연결부이고, 731은 집적 회로 내부에서, 그리고, 그를 가로질러 전기 신호의 통신을 제공하도록 기능하는 층간 유전체 스택이다. 741은 이미징 대상 광의 흡수를 위한 주 위치인 감광성 재료이다. 743은 감광성 재료로부터 광캐리어 수집을 가능하게 하기 위해 광학적 감지 층의 전기적 바이어싱을 제공하도록 사용되는 투명 전극이다. 745는 유기물 또는 폴리머 캡슐제(파릴렌 같은) 또는 Si3N4 같은 무기체 또는 그 조합을 포함하는 스택 중 적어도 하나로 구성될 수 있는 패시베이션 층이다. 745는 물 또는 산소의 영향 같은 환경적 영향으로부터 회로 및 하위 재료를 보호하도록 기능한다. 747은 컬러 이미징을 달성하는 것을 돕는 데 사용되는 광의 스펙트럼 선택적 전송기인 컬러 필터 어레이 층이다. 749는 감광성 재료 '5' 상으로의 광의 집속을 돕는 마이크로렌즈이다. 739는 감광성 재료(741)와 다이오드(737) 사이에 존재하는 재료이다. 739는 추가 피닝 층이라 지칭될 수 있다. 예시적 실시예는 p-형 실리콘 층을 포함한다. 예시적 실시예는 반도체 같은 비금속 재료를 포함하고 및/또는 폴리머 및/또는 유기 재료를 포함할 수 있다. 실시예에서, 재료(739)는 전하가 감광성 재료로부터 다이오드로 유동하기에 충분한 전도성을 갖는 경로를 제공할 수 있지만, 금속 상호연결부는 아니다. 실시예에서, 739는 다이오드의 표면을 페이베이션하고 본 예시적 실시예에서는 (이 추가 층 상에 존재할 수 있는 감광성 재료 대신) 피닝된 다이오드를 생성하도록 기능한다.
도 8은 감광성 재료가 후방 측부로부터 실리콘 칩에 통합되는 후방 측부 조명식 이미지 센서를 위한 회로도이다. 801은 감광성 재료를 조명하는 광(하향 지향 화살표로 채워진 원)을 도시한다. 803은 감광성 재료를 가로질러 바이어스를 제공하는 전극이다. 이는 상단 투명 전극(도 7a의 711) 또는 전기적 바이어싱을 제공하기 위해 사용되는 실리콘 기판의 영역(도 7b의 743)에 대응한다. 805는 실리콘 다이오드이다(도 6a, 6b, 6c, 7a 및 7b 각각의 603, 633, 653, 707 및 737에 대응). 805는 전하 저장부라고도 지칭될 수 있다. 805는 피닝된 다이오드라 지칭될 수 있다. 807은 M1의 트렌지스터 게이트에 결속된 실리콘(금속)의 전방 측부 상의 전극이다. 809는 트랜지스터 M1이며, 이는 다이오드를 감지 노드 및 판독 회로의 잔여부로부터 분리한다. 이 트렌지스터의 게이트는 807이다. 다이오드와 감지 노드(811) 사이에서 전하를 전달하기 위해 이 게이트에 전달 신호가 인가된다. 811은 감지 노드이다. 이는 다이오드로부터 분리됨으로써, 판독 체계의 유연성을 가능하게 한다. 813은 M2의 트렌지스터 게이트에 결속된 실리콘(금속)의 전방 측부 상의 전극이다. 815는 M2의 트랜지스터 드레인에 결속된 실리콘(금속)의 전방 측부 상의 전극이다. 815는 기준 전위라 지칭될 수 있다. 815는 리셋을 위한 VDD를 제공할 수 있다. 817은 트랜지스터 M2이며, 이는 리셋 장치로서 작용한다. 이는 판독 이전에 감지 노드를 초기화하기 위해 사용된다. 또한, 이는 통합(M1과 M2가 양자 모두 온 상태가 될 때) 이전에 다이오드를 초기화하기 위해서도 사용된다. 이 트렌지스터의 게이트는 813이다. 감지 노드(811)를 리셋하기 위해 이 게이트에 리셋 신호가 인가된다. 819는 트랜지스터 M3이며, 이는 감지 노드 전압을 판독하기 위해 사용된다. 821은 판독 버스에 화소를 연결하기 위해 사용되는 트랜지스터 M4이다. 823은 M4의 게이트에 결속된 실리콘(금속)의 전방 측부 상의 전극이다. 하이(high) 상태일 때, 화소는 판독 버스 vcol을 구동한다. 825는 판독 버스 vcol이다. 801, 803 및 805는 실리콘의 후방 측부 내에 존재한다. 807 - 825는 실리콘의 전방 측부에 존재하며, 금속 스택과 트랜지스터를 포함한다.
도 8을 참조하면, 후방측 구현예를 설명하는 것을 돕기 위해 대각선이 포함되어 있다. 이 선의 우측의 트랜지스터는 전방 측부 상에 형성된다. 좌측의 다이오드 및 감광성 재료는 후방 측부 상에 있다. 다이오드는 후방 측부로부터 기판을 통해 전방 측부 부근으로 연장한다. 이는 전방 측부 상의 트랜지스터들 사이에 연결부가 형성되어 다이오드로부터 화소 회로의 감지 노드(811)로 전하를 전달할 수 있게 한다.
도 8을 참조하면, 화소 회로는 감광성 재료를 제외한 도면의 모든 회로 소자의 세트로서 규정될 수 있다. 화소 회로는 판독 회로를 포함하고, 이것은 소스 팔로워 트랜지스터(819), 로우(row) 선택 게이트(823)를 갖는 로우(row) 선택 트랜지스터(821) 및 칼럼(column) 판독(825)을 포함한다.
도 12를 참조하면, 실시예들에서, 화소 회로는 다음의 방식으로 작동할 수 있다.
집적 전의 다이오드(도 8의 805) 및 감지 노드(도 8의 811)를 리셋하기 위해 제1 리셋(도 12에서 "a")이 수행된다. 리셋 트랜지스터(도 8의 817) 및 전하 운반 트랜지스터(도 8의 809)가 제1 리셋 동안 개방된다. 이것은 감지 노드(도 8의 811)를 기준 전위(예를 들어 3볼트)로 리셋한다. 다이오드는 공핍화되었을 때 고정 전압으로 피닝된다. 다이오드가 피닝되는 상기 고정 전압은 다이오드의 공핍 전압으로 지칭된다. 리셋은 다이오드를 공핍화시키고, 다이오드는 그 전압을 (예를 들어 1볼트로) 리셋한다. 다이오드는 피닝되기 때문에, 감지 노드와 동일한 전압 레벨에 도달하지는 않을 것이다.
그 후 전하 운반 트랜지스터(도 8의 809)가 폐쇄되어(도 12에서 "b") 감지 노드를 다이오드로부터 격리시키는 집적 기간이 시작된다.
전하는 직접 기간 동안 감광성 재료부터 다이오드 내로 집적된다(도 12에서 "c"). 광학적 감지 막을 바이어스시키는 전극은 다이오드보다 낮은 전압에 있고(예를 들어 0볼트), 따라서 재료를 가로질러 전압 차이가 존재하고, 전하가 다이오드에 집적된다. 전하는 재료와 다이오드 사이의 비금속 접촉 영역을 통해 집적된다. 실시예들에서, 이것은 감광성 재료와 다이오드의 n-도핑 영역 사이의 결합부이다. 실시예들에서, 감광성 재료와 다이오드 사이에는 (p-형 실리콘과 같은) 기타 비금속층들이 존재할 수 있다. 감광성 재료와의 계면은 다이오드가 피닝되게 하고, 또한 정공(hole) 축적 층을 제공함으로써 n-도핑 영역의 표면을 패시베이션한다. 이것은 다이오드의 상부 표면 상에 형성된 산화규소에 의해 발생되는 노이즈와 암 전류를 감소시킨다.
집적 기간 후에, 감지 노드의 제2 리셋(도 12에서 "d")이 판독 직전에 발생한다(리셋 트랜지스터는 다이오드가 격리된 상태에 있는 동안 켜짐). 이것은 판독을 위한 공지된 시작 전압을 제공하고, 집적 기간 동안 감지 노드에 발생하는 노이즈/누설을 제거한다. 화소 판독을 위한 이중 리셋 공정은 "true correlated double sampling"으로 불린다.
그 후 리셋 트랜지스터가 폐쇠되고, 전하 운반 트랜지스터가 개방되어(도 12에서 "e") 전하를 다이오드로부터 감지 노드로 운반하며, 그 후 감지 노드는 소스 팔로워 및 컬럼 라인을 통해 판독된다.
도 6a를 참조하면, 감지 재료(609)의 사용은 관심 스펙트럼 범위를 가로지르는 실리콘보다 짧은 흡수 길이를 제공할 수 있다. 감지 재료는 1㎛ 이하의 흡수 길이를 제공할 수 있다.
도 6a를 참조하면, 다이오드(603)를 통해 감지 재료(609)로부터 판독 집적 회로 아래로의 광캐리어 운반의 높은 효율이 달성될 수 있다.
도 6a를 참조하면, 설명된 시스템은 다이오드(603)를 통해 감광성 재료(609)를 실리콘 판독 회로와 통합함으로써 최소의 암 전류 및/또는 노이즈 및/또는 광응답 비균일성 및/또는 암 전류 비균일성을 달성할 수 있다.
도 6a를 참조하면, 감광성 재료(609)의 예는 콜로이드 양자 도트로 만들어진 밀집된 박막을 포함한다. 구성 재료는 PbS, PbSe, PbTe; CdS, CdSe, CdTe; Bi2S3, In2S3, In2Se3; SnS, SnSe, SnTe; ZnS, ZnSe, ZnTe를 포함한다. 나노입자는 1 내지 10nm의 직경을 가질 수 있고, 실질적으로 단분산, 즉, 실질적으로 동일한 크기 및 형상을 가질 수 있다. 재료들은 표면 패시베이션을 돕기 위해 유기 리간드(ligand) 및/또는 크로스링커를 포함할 수 있고, 조합된 인터-양자-도트 전하 운반을 촉진하는 길이 및 전도성을 가질 수 있다.
도 6a를 참조하면, 감광성 재료(609)의 예는 관심 파장 영역 일부 또는 전부에서 빛을 강하게 흡수하는 유기 재료로 만들어진 박막을 포함한다. 구성 재료는 P3HT, PCBM, PPV, MEH-PPV 및 구리 프탈로시아닌 및 관련 금속 프탈로시아닌을 포함한다.
도 6a를 참조하면, 감광성 재료(609)의 예는 CdTe, 구리 인듐 갈륨 (디)셀레나이드(copper indium gallium (di)selenide, CIGS), Cu2ZnSnS4(CZTS) 또는 AlGaAs와 같은 III-V 타입 재료와 같은 무기 재료로 만들어진 박막을 포함한다.
도 6a를 참조하면, 감광성 재료(609)는 다른 어떤 장점보다 암 전류를 감소시킬 수 있는 방식으로 다이오드(603)와 직접 통합될 수 있다. 광학적 재료(609)와 실리콘 다이오드(603)의 직접 통합은 다이오드의 표면 상에 위치한 계면 트랩과 관련된 암 전류를 감소시킬 수 있다. 이러한 개념은 다이오드로부터 부유식 감지 노드로의 전하의 실질적으로 완전한 이동을 가능하게 하여, "true correlated double sampling" 작업을 가능하게 할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 각각의 감지 재료(609, 641 및 659)는 전방측 조사 이미지 센서와 통합될 수 있고, 이것의 감도를 증대시키는 역할을 할 수 있으며, 이것의 크로스토크를 감소시킬 수 있다. 감지 재료(609, 641, 659)와 각각의 다이오드(603, 633, 653) 사이에는 전기적 연결이 이루어진다.
도 7a 및 도 7b를 참조하면, 각각의 감지 재료(709, 741)는 후방측 조사 이미지 센서와 통합될 수 있고, 이것의 감도를 증대시키는 역할을 수 있으며, 이것의 크로스토크를 감소킬 수 있다. 제1 웨이퍼 위의 제2 웨이퍼의 적용 및 씨닝(thinning)에 더한 임의의 추가적인 임플란트 및 표면 처리에 이어, 실질적으로 편평한 실리콘 표면이 제공된다. 이로써 재료가 감지 재료(709, 741)에 통합될 수 있다.
감지 재료의 전기적 바이어싱은 실질적으로 측방향 또는 수직 방향에서 달성될 수 있다.
실질적으로 수직 바이어싱 케이스라고 부를 수 있는 도 6a를 참조하면, 감지 재료(609)를 가로지르는 바이어스가 다이오드(603)와 상부 전극(611) 사이에 제공된다. 이 경우에, 상부 전극(611)은 감지될 광의 파장에 대해 실질적으로 투명할 것이 요구된다. 상부 전극(611)을 형성하는데 사용될 수 있는 재료의 예는 MoO3, ITO, AZO, BPhen과 같은 유기 재료 및 알루미늄, 은, 구리, 니켈 등과 같은 금속의 매우 얇은 층을 포함한다.
실질적으로 측방향 또는 동일 평면 바이어스 케이스라고 부를 수 있는 도 6b를 참조하면, 감지 재료(641)를 가로지르는 바이어스가 다이오드(633)와 실리콘 기판 전극(639) 사이에 제공된다.
부분적으로 측방향, 부분적으로 수직방향 바이어싱 케이스로 부를 수 있는 도 6c를 참조하면, 감지 재료(659)를 가로지르는 바이어스가 다이오드(653)와 전극(661) 사이에 제공된다.
도 9는 이미지 센서 장치의 단면을 도시한다. 901은 기판이며, 회로 및 금속 및 인터레이어 유전체 및 상부 금속을 또한 포함할 수 있다. 903은 901에서, 가능하게는 905에서 금속을 사용하여 접촉되는 연속 감광성 재료이다. 905는 903의 상부의 투명하거나, 부분적으로 투명하거나, 파장 선택적으로 투명한 재료이다. 907은 장치의 상부로부터 입사하고 영역(905)에 비법선 입사 각도로 도달하는 광이 909와 같은 인접 화소들에 전달되는 광크로스토크로 알려진 프로세스가 일어나지 않는 것을 보장하는 불투명 재료이다.
도 10은 이미지 센서 장치의 단면을 도시한다. 1001은 기판이며, 회로 및 금속 및 인터레이어 유전체 및 상부 재료를 또한 포함할 수 있다. 1003은 1001에서, 가능하게는 1005에서 금속을 사용하여 접촉되는 감광성 재료이다. 1005는 1003의 상부의 투명하거나, 부분적으로 투명하거나, 파장 선택적으로 투명한 재료이다. 1007은 장치의 상부로부터 입사하고 영역(1005)에 그리고 그에 따라 1003에 비법선 입사 각도로 도달하는 광이 1009 또는 1011과 같은 인접 화소들에 전달되는 광학적 또는 전기적 또는 광학적 및 전기적 크로스토크로 알려진 프로세스가 일어나지 않는 것을 보장하는 불투명 재료이다.
도 11a 내지 도 11f는 도 9에 도시된 것과 같은 광학적-크로스토크-감소 구조체를 제조하기 위한 수단의 단면을 도시한다. 도 11a는 감광성 재료(1103) 및 예를 들어 캡슐제, 패시베이션 재료, 유전체, 컬러 필터 어레이, 마이크로렌즈 재료를 포함하는 결과적인 층 또는 층들(1105)이 적층되는 기판(1101)을 도시한다. 도 11b에서, 레이어(1105)는 픽셀화된 영역을 규정하기 위해 패터닝되고 에칭되었다. 도 11c에서, 재료(1107)의 블랭킷이 도 11b에 도시된 구조체 위에 적층되엇다. 도 11d에서, 도 11c의 구조체가 수평 표면 상의 1107로부터 금속 영역을 제거하고 수직 표면 상의 것은 남겨두도록 방향성 에칭되었다. 결과적인 수직 금속 층들은 최종 구조체 내에서 인접 화소들 사이의 광은폐를 제공할 것이다. 도 11e에서, 추가의 패시베이션/캡슐화/컬러/마이크로렌즈 층 또는 층들이 적층되었다(1109). 도 11f에서, 구조체는 평탄화되었다.
도 9를 참조하면, 감광성 층(903)과 컬러 필터 어레이(905의 상부) 사이의 패시베이션 층의 리세스의 측벽 상에 반사성 재료로 된 얇은 층(907)(예를 들어, 재료에 따라 10 내지 20nm)을 적층함으로써 화소들 사이의 광학적 크로스토크가 감소될 수 있다. 층(905)은 측벽에 적층되기 때문에, 그 최소 두께는 사용되는 리소그래피 프로세스의 최소 임계 치수에 의해서가 아니라 재료의 광학적 특성에 의해서만 규정된다.
실시예들에서, 얇은(예를 들어, 5 내지 10nm) 유전체 투명 에칭 저지 층이 감광성 재료 위에 블랭킷막으로서 적층된다. 더 두껍고(예를 들어, 50 내지 200nm) 또한 투명한 유전체 패시베이션 층(SiO2)이 에칭 저지 층 위에 적층된다. 유닛당 화소의 체커보드 패턴 크기가 에칭되고, 10nm 알루미늄 금속 층이 등각 프로세스(예를 들어, CVD, PECVD, ALD)을 사용하여 토포그래피 위에 적층되고, 방향성(이방성) 반응 이온 플라즈마 에칭 프로세스를 사용하여 패턴의 오목한 부분의 바닥으로부터 금속이 제거된다. 오목한 영역은 동일한 투명 패시베이션 유전체(SiO2)로 충전되고, 예를 들어 화학 기계적 연마 또는 배면 에칭(Chemical Mechanical Polishing or Back Etch)을 사용하여 평탄화 프로세스를 허용하도록 충분히 두꺼운 막을 제공하기 위해 과충전된다. 상기 프로세스는 과잉 SiO2를 제거하고 또한 수평 표면 위의 잔류 금속막을 제거한다. 유사한 프로세스가 CFA 또는 마이크로렌즈 층들의 격리에 적용될 수 있다.
도 9를 참조하면, 수직 금속 층(907)이 실질적인 광응답 손실 없이 작은 화소들 사이의 개선된 광학적 격리를 제공할 수 있다.
도 10을 참조하면, 감광성 재료(1003)를 통한 화소들의 광학적 격리를 위해, 다음의 구조체 및 프로세스가 채용될 수 있다. 하드 마스크 보호 패턴이 이중 노광 또는 각인 기술과 같은 고해상 리소그래피 기술을 사용하여 감광성 재료의 표면에 형성된다. 마스크는 최소 치수를 갖는 그리드를 형성한다(예를 들어, 22nm 또는 16nm 폭). 노광된 감광성 재료는 이방성 반응 이온 플라즈마 에칭 프로세스를 사용하여 감광성 층 전체 또는 대부분을 통해 에칭된다. 형성된 리세스는 예를 들어 a) 광자의 완전한 내부 반사를 화소로 되돌려주는데 필요한 굴절률을 갖는 하나 이상의 유전체 재료로 충전되거나, 또는 b) 노광된 감광성 재료가 산화되어 리세스의 측벽 상에 약 1 내지 5nm 두께의 절연층을 형성하고, 예를 들어 통상적인 진공 금속화 프로세스를 사용하여 알루미늄과 같은 반사 금속 재료로 나머지 자유 공간이 충전된다. 감광성 재료의 표면 상의 잔류 금속은 습식 또는 건식 에칭에 의해 또는 기계적 연마에 의해 제거된다.

Claims (82)

  1. 이미지 센서이며,
    반도체 기판과,
    복수의 화소 영역과,
    화소 영역 각각에 대한 화소 회로와,
    비금속(non-metallic) 접촉 영역을 포함하며,
    각각의 화소 영역은 감광성 재료를 기판상에 포함하고, 감광성 재료는 광을 수용하도록 위치되며,
    각각의 화소 회로는 반도체 기판상에 형성된 전하 저장부와 판독 회로를 포함하고, 전하 저장부는 피닝된 다이오드를 포함하고, 피닝된 다이오드는 반도체 기판의 n-형 영역 상에 감광성 재료의 p-형 층을 갖고, 감광성 재료는 전하 저장부 상에 패시베이션 층을 형성하고,
    비금속 접촉 영역은 각각의 화소 영역의 감광성 재료와 전하 저장부 사이에 위치되며, 전하 저장부는 비금속 접촉 영역을 통해 각각의 화소 영역의 감광성 재료와 전기적으로 연통하는, 이미지 센서.
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  8. 제1항에 있어서, 비금속 접촉 영역은 헤테로 접합을 포함하는, 이미지 센서.
  9. 제1항에 있어서, 감광성 재료는 전하 저장부와 직접 전기적으로 연통하는, 이미지 센서.
  10. 제1항에 있어서, 감광성 재료는 전하 저장부와 직접 접촉하는, 이미지 센서.
  11. 삭제
  12. 제1항에 있어서, 감광성 재료는 전하 저장부 상에 정공 축적 층을 형성하는, 이미지 센서.
  13. 제1항에 있어서, 감광성 재료는 이미지화되는 파장에서 광을 흡수하도록 구성되는, 이미지 센서.
  14. 제1항에 있어서, 감광성 재료는 감광성 층에 입사되는 광으로부터 전하 저장부를 실질적으로 차단하는, 이미지 센서.
  15. 제1항에 있어서, 비금속 접촉 영역은 감광성 재료와 전하 저장부 사이에 적어도 하나의 재료 층을 포함하는, 이미지 센서.
  16. 제15항에 있어서, 재료 층은 p-형 반도체 재료를 포함하는, 이미지 센서.
  17. 제15항에 있어서, 재료 층은 p-형 실리콘층을 포함하는, 이미지 센서.
  18. 제15항에 있어서, 재료 층은 반도체 재료, 폴리머 재료 및 유기 재료로 이루어진 그룹으로부터 선택되는 재료를 포함하는, 이미지 센서.
  19. 제15항에 있어서, 재료 층은 감광성 재료와 전하 저장부 사이에서의 전하 유동을 위한 비금속 도전성 경로를 제공하는, 이미지 센서.
  20. 제1항에 있어서, 전하 저장부 위에 있는 적어도 하나의 재료 층은 감광성 층에 입사되는 광으로부터 전하 저장부를 실질적으로 차단하는, 이미지 센서.
  21. 제1항에 있어서, 화소 회로는 반도체 기판의 제1 측면에 형성된 적어도 하나의 트랜지스터를 포함하는, 이미지 센서.
  22. 제1항에 있어서, 반도체 기판은 반도체 기판의 제1 측면에 적어도 하나의 금속 상호연결부를 포함하는, 이미지 센서.
  23. 제1항에 있어서, 전하 저장부는 반도체 기판의 제1 측면에 형성되는, 이미지 센서.
  24. 제1항에 있어서, 감광성 재료는 반도체 기판의 제1 측면 상에 위치되는, 이미지 센서.
  25. 제1항에 있어서, 전하 저장부가 노출되도록 반도체 기판의 금속 상호연결부 층에 개구가 형성되고, 상기 개구를 통해 감광성 재료가 전하 저장부와 접합되는, 이미지 센서.
  26. 제25항에 있어서, 감광성 재료의 적어도 일부는 개구에 위치되는, 이미지 센서.
  27. 제25항에 있어서, 비금속 재료의 적어도 하나의 추가 층이, 개구에 포함되고, 감광성 재료와 피닝된 다이오드 사이에 존재하는, 이미지 센서.
  28. 제1항에 있어서, 전하 저장부는 반도체 기판의 제2 측면에 형성되는, 이미지 센서.
  29. 제28항에 있어서, 감광성 재료는 반도체 기판의 제2 측면 상에 위치되는, 이미지 센서.
  30. 제1항에 있어서, 각각의 화소 영역의 감광성 재료에 인접한 적어도 하나의 전극을 더 포함하는, 이미지 센서.
  31. 제30항에 있어서, 전극은 각각의 화소 영역의 감광성 재료상에 위치되는 투명 전극을 포함하는, 이미지 센서.
  32. 제30항에 있어서, 전극은 각각의 화소 영역의 감광성 재료에 인접한 측면 전극인, 이미지 센서.
  33. 제30항에 있어서, 전극은 각각의 화소 영역의 감광성 재료 주위에 위치하는 그리드 전극인, 이미지 센서.
  34. 제30항에 있어서, 전극은 반도체 기판의 금속 상호연결부 층과 전기적으로 연통하는, 이미지 센서.
  35. 제30항에 있어서, 전극은 복수개의 화소 영역을 위한 공통 전극인, 이미지 센서.
  36. 제30항에 있어서, 전극은 감광성 재료에 바이어스를 제공하도록 구성되는, 이미지 센서.
  37. 제30항에 있어서, 전극은 접지되는, 이미지 센서.
  38. 제30항에 있어서, 전극은 전하 저장부를 형성하는 피닝된 다이오드의 공핍 전압보다 낮은 전압을 제공하도록 구성되는, 이미지 센서.
  39. 제1항에 있어서, 화소 회로는 감지 노드를 더 포함하는, 이미지 센서.
  40. 제39항에 있어서, 감지 노드는 반도체 기판의 도핑 영역을 포함하는, 이미지 센서.
  41. 제39항에 있어서, 전하 전달 트랜지스터를 더 포함하며, 상기 전하 전달 트랜지스터는 전달 신호가 전하 전달 트랜지스터의 게이트에 인가될 때 감지 노드와 전하 저장부 사이에서 전하를 선택적으로 전달하는, 이미지 센서.
  42. 제1항에 있어서, 판독 회로는 소스 팔로워 트랜지스터와, 상기 소스 팔로워 트랜지스터를 칼럼 판독 라인에 선택적으로 커플링하기 위한 로우(row) 선택 트랜지스터를 포함하는, 이미지 센서.
  43. 제39항에 있어서, 화소 회로는 감지 노드와 기준 전위 사이에 리셋 트랜지스터를 더 포함하며, 리셋 트랜지스터는 리셋 신호가 리셋 트랜지스터의 게이트에 인가될 때 감지 노드의 전압을 선택적으로 리셋하는, 이미지 센서.
  44. 제1항에 있어서, 화소 회로에 4개의 트랜지스터가 포함되는, 이미지 센서.
  45. 제1항에 있어서, 화소 회로는 집적 기간 동안 감광성 재료로부터 전하를 전하 저장부로 집적하도록 구성되고, 전하는 감광성 재료로부터 비금속 접촉 영역을 통해 전하 저장부로 전달되는, 이미지 센서.
  46. 제45항에 있어서, 전하 저장부로 전달되는 전하는 집적 기간에 걸쳐 각각의 화소 영역의 감광성 재료에 의해 흡수된 광의 강도에 기초하는, 이미지 센서.
  47. 제1항에 있어서, 화소 회로는 상관된 이중 샘플링을 이용하여 판독 신호를 제공하도록 구성되는, 이미지 센서.
  48. 제39항에 있어서, 화소 회로는 제1 리셋을 수행하도록 구성되고, 감지 노드는 기준 전위로 리셋하고 전하 저장부는 전하 저장부를 형성하는 피닝된 다이오드의 공핍 전압으로 리셋하는, 이미지 센서.
  49. 제48항에 있어서, 리셋 트랜지스터 및 전하 전달 트랜지스터는 제1 리셋 동안 개방되는, 이미지 센서.
  50. 제49항에 있어서, 전하 전달 트랜지스터는 집적 기간 동안 폐쇄되는, 이미지 센서.
  51. 제50항에 있어서, 전극은 집적 기간 동안 감광성 재료에 걸쳐 전압 차를 인가하는, 이미지 센서.
  52. 제48항에 있어서, 화소 회로는 판독 전에 감지 노드의 제2 리셋을 수행하도록 구성되고, 제2 리셋 동안 전하 전달 트랜지스터는 폐쇄되고 리셋 트랜지스터는 개방되는, 이미지 센서.
  53. 제52항에 있어서, 화소 회로는 제2 리셋 후에 판독을 위해 전하 저장부로부터 감지 노드로 전하를 전달하도록 구성되고, 판독을 위해 전하 저장부로부터 전하를 전달하는 동안 전하 전달 트랜지스터는 개방되고 리셋 트랜지스터는 폐쇄되는, 이미지 센서.
  54. 제1항에 있어서, 감광성 재료는 단분산 나노결정을 포함하는, 이미지 센서.
  55. 제30항에 있어서, 감광성 재료는 각각의 화소 영역에 대한 전하 저장부 및 전극과 접촉하는 상호 연결 나노결정 입자의 연속 필름을 포함하는, 이미지 센서.
  56. 제55항에 있어서, 나노결정 입자는 복수개의 나노결정 코어와, 복수개의 나노결정 코어 상의 쉘을 포함하는, 이미지 센서.
  57. 제56항에 있어서, 복수개의 나노결정 코어는 융합되는, 이미지 센서.
  58. 제56항에 있어서, 복수개의 나노결정 코어는 링커 분자와 전기적으로 상호 연결되는, 이미지 센서.
  59. 제1항에 있어서, 복수의 화소 영역 각각 사이의 경계부에서 대체로 수평면에 배치된 광 차단 층을 이용하여 복수의 화소 영역 중 광학적 격리가 달성되는, 이미지 센서.
  60. 제59항에 있어서, 광 차단 층은 Al, TiN, Cu, Ni, Mo, TiOxNy, 및 W으로 이루어진 그룹으로부터 선택되는 재료로 구성되는, 이미지 센서.
  61. 제59항에 있어서, 광 차단 층은 5 ㎚ 내지 100 ㎚ 범위의 폭을 갖는 재료로 구성되는, 이미지 센서.
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