JP2013527597A - 感光性半導体ダイオードを採用した画像センサ - Google Patents

Abstract

本発明は画像センサおよび画像センサの形成方法である。一実施形態において、画像センサは半導体基板と複数の画素領域とを備えている。各画素領域は半導体基板上の感光材料を含み、感光材料は光を受光するように位置している。画像センサには、各画素領域における画素回路も含まれる。各画素回路は、半導体基板上に形成された電荷蓄積部と読み出し回路とを備えている。各画素領域の電荷蓄積部と感光材料との間に非金属接触領域が設けられており、電荷蓄積部は、非金属接触領域を介して各画素領域の感光材料と電気的に導通されている。

Description

本発明は概して、ナノ結晶等の感光材料を含む光学的および電子的な装置、システム、方法、さらに、これらの装置とシステムを製造および使用する方法に関する。

本発明は概して、ナノ結晶等の感光材料を含む光学的および電子的な装置、システム、方法、さらに、これらの装置とシステムを製造および使用する方法に関する。

実施形態は、画像センサを含む。画像センサは、半導体基板、複数の画素領域、半導体基板上に形成された電荷蓄積部と読み出し回路とを備える各画素領域に１つの画素回路、及び各画素領域における電荷蓄積部と感光材料との間の非金属接触領域とを備えている。電荷蓄積部は各画素領域の感光材料と非金属接触領域を介して電気的に導通されている。

実施形態は、電荷蓄積部が半導体基板のドープ領域からなる画像センサを含む。
実施形態は、電荷蓄積部が半導体基板のｎ型領域からなる画像センサを含む。
実施形態は、電荷蓄積部がダイオードからなる画像センサを含む。

実施形態は、電荷蓄積部がｎ型シリコンダイオードからなる画像センサを含む。
実施形態は、電荷蓄積部が埋め込みダイオードからなる画像センサを含む。
実施形態は、埋め込みダイオードが半導体基板のｎ型領域上にｐ型の感光材料層を備えた画像センサを含む。

実施形態は、感光材料がｐ型半導体材料からなる画像センサを含む。
実施形態は、非金属接触領域がｐｎ接合からなる画像センサを含む。
実施形態は、非金属接触領域がヘテロ接合からなる画像センサを含む。

実施形態は、感光材料が電荷蓄積部と電気的に直接導通されている画像センサを含む。
実施形態は、感光材料が電荷蓄積部と直接接触している画像センサを含む。
実施形態は、感光材料が電荷蓄積部上にパッシベーション層を形成している画像センサを含む。

実施形態は、感光材料が電荷蓄積部上にホール蓄積層を形成している画像センサを含む。
実施形態は、電荷蓄積部が埋め込みダイオードからなり、埋め込みダイオードが半導体基板のｎ型領域上にｐ型の感光材料層を備えている画像センサを含む。

実施形態は、感光材料が画像化される波長光を吸収する画像センサを含む。
実施形態は、感光材料はこの感光材料に入射する光から電荷蓄積部を実質的に遮蔽する画像センサを含む。

実施形態は、非金属接触領域が感光材料と電荷蓄積部との間に少なくとも１つの材料層を備えた画像センサを含む。
実施形態は、材料層がｐ型半導体材料からなる画像センサを含む。

実施形態は、材料層がｐ型シリコン層からなる画像センサを含む。
実施形態は、材料層が、半導体材料、重合体材料、及び有機材料の群から選択した材料を備えている画像センサを含む。

実施形態は、材料層が、電荷を流すための非金属性導電路を感光材料と電荷蓄積部との間に提供する画像センサを含む。
実施形態は、電荷蓄積部上に位置する少なくとも１つの材料層が、感光層に入射する光から電荷蓄積部を遮蔽する画像センサを含む。

実施形態は、画素回路が半導体基板の第１側部上に形成された少なくとも１つのトランジスタを備えている画像センサを含む。
実施形態は、半導体基板が該半導体基板の第１側部上に金属相互接続部を備えている画像センサを含む。

実施形態は、電荷蓄積部が半導体基板の第１側部上に形成された画像センサを含む。
実施形態は、感光材料が半導体基板の第１側部上に位置する画像センサを含む。
実施形態は、電荷蓄積部を露出させるべく半導体基板の金属相互接続層に開口部が形成された画像センサを含み、該開口部を介して感光材料が電荷蓄積部と結合されている。

実施形態は、感光材料の少なくとも一部が開口部内に位置している画像センサを含む。
実施形態は、開口部に少なくとも１つの追加の非金属材料層が含まれている画像センサを含む。

実施形態は、電荷蓄積部が半導体基板の第２側部上に形成されている画像センサを含む。
実施形態は、感光材料が半導体基板の第２側部上に位置している画像センサを含む。

実施形態は、少なくとも１つの電極が各画素領域の感光材料に近接している画像センサを含む。
実施形態は、電極が各画素領域の感光材料上に位置する透明電極からなる画像センサを含む。

実施形態は、電極が各画素領域の感光材料に近接して位置する側方電極である画像センサを含む。
実施形態は、電極が各画素領域の感光材料の周囲に設けられたグリッド電極である画像センサを含む。

実施形態は、電極が半導体基板の金属相互接続層と電気的に導通されている画像センサを含む。
実施形態は、電極が複数の画素領域に共通の電極である画像センサを含む。

実施形態は、電極が感光材料をバイアスするように構成されている画像センサを含む。
実施形態は、電極が接地されている画像センサを含む。
実施形態は、電極が、電荷蓄積部を形成している埋め込みダイオードの空乏電圧よりも低い電圧を印加するように構成されている画像センサを含む。

実施形態は、画素回路がさらにセンスノードを備える画像センサを含む。
実施形態は、センスノードが半導体基板のドープ領域からなる画像センサを含む。
実施形態は、センスノードと電荷蓄積部の間に電荷転送トランジスタが設けられ、電荷転送トランジスタは、そのゲートに転送信号が供給されると、センスノードと電荷蓄積部との間で電荷を選択的に転送する画像センサを含む。

実施形態は、読み出し回路が、ソース・フォロワ・トランジスタと、該ソース・フォロワ・トランジスタを列読み出しラインに選択的に結合させる行選択トランジスタとを備えている画像センサを含む。

実施形態は、画素回路が、センスノードと基準電位部との間にリセットトランジスタをさらに備え、リセットトランジスタは、そのゲートにリセット信号が供給されると、センスノードの電圧を選択的にリセットする画像センサを含む。

実施形態は、画素回路内に４つのトランジスタが設けられている画像センサを含む。
実施形態は、結合期間中に感光材料からの電荷を電荷蓄積部に結合するように画素回路が構成されており、電荷が感光材料から非金属接触領域を介して電荷蓄積部へ転送される画像センサを含む。

実施形態は、結合期間の間に各画素領域の感光材料によって吸収された光の強度に基づく電荷が電荷蓄積部へ転送される画像センサを含む。
実施形態は、画素回路が相関二重サンプリングを用いて読み出し信号を供給するように構成されている画像センサを含む。

実施形態は、画素回路が第１リセットを実行するように構成されており、第１リセットにおいて、センスノードが基準電位にリセットされるとともに、電荷蓄積部が電荷蓄積部を形成している埋め込みダイオードの空乏電圧にリセットされる、画像センサを含む。

実施形態は、第１リセット中にリセットトランジスタと電荷転送トランジスタとが開放される画像センサを含む。
実施形態は、結合期間中に電荷転送トランジスタが閉じる画像センサを含む。

実施形態は、結合期間中に電極から感光材料に電圧差が与えられる画像センサを含む。
実施形態は、画素回路が、読み出しの前にセンスノードの第２リセットを実行するように構成されており、第２リセットの間、電荷転送トランジスタが閉じられるとともにリセットトランジスタが開かれる画像センサを含む。

実施形態は、画素回路が、第２リセット後に電荷蓄積部からの電荷を読み出しのためにセンスノードへ転送するように構成されており、読み出しのために電荷蓄積部からの電荷が転送されている間、電荷転送トランジスタが開かれるとともにリセットトランジスタが閉じられる画像センサを含む。

実施形態は、感光材料が単分散ナノ結晶を備えた画像センサを含む。
実施形態は、感光材料が、各画素領域の電極および電荷蓄積部と接触した、相互接続されたナノ結晶粒子の連続膜を備えている、画像センサを含む。

実施形態は、ナノ結晶粒子が、複数のナノ結晶コアと、複数のナノ結晶コア上のシェルとを備えた画像センサを含む。
実施形態は、複数のナノ結晶コア同士が融合されている画像センサを含む。

実施形態は、複数のナノ結晶コアがリンカー分子と電気的に相互接続された画像センサを含む。
実施形態は、画素領域間の略境界における水平面に配置された遮光層を用いて画素領域間の光アイソレーションが達成される画像センサを含む。

実施形態は、遮光層が、Ａｌ、ＴｉＮ、Ｃｕ、Ｎｉ、Ｍｏ、ＴｉＯｘＮｙ、Ｗからなる群から選択された材料によって構成された画像センサを含む。
実施形態は、遮光層が５ｎｍ〜１００ｎｍの範囲の幅を持った材料から成る画像センサを含む。

実施形態は、遮光層が５ｎｍ〜１００ｎｍの範囲の幅を持った材料から成る画像センサを含む。
実施形態は画像センサを含み、画像センサは、半導体基板と、光を受光するように位置付けられる感光材料を半導体基板上にそれぞれ備える複数の画素領域と、埋め込みダイオードとを備える。埋め込みダイオードは、半導体基板のドープ領域と、ドープ領域上にわたる感光材料の一部分とを備えている。

実施形態は、感光材料とドープ領域との間の界面がｐｎ接合を形成している画像センサを含む。
実施形態は、感光材料とドープ領域との間の界面がヘテロ接合を形成している画像センサを含む。

実施形態は画像センサを含む。画像センサは、半導体基板と、光を受光するように位置付けられる感光材料を半導体基板上にそれぞれ備える複数の画素領域と、半導体基板上に形成されたダイオードとを備える。感光材料とダイオードとの間に電気的導通を提供するべく感光材料はダイオードと直接接触している。

実施形態は、感光材料とドープ領域との間の界面がｐｎ接合を形成している画像センサを含む。
実施形態は、感光材料とドープ領域との間の界面がヘテロ接合を形成している画像センサを含む。

実施形態は、画像センサを読み出す方法を含む。この方法は、半導体基板上に感光材料を提供すること、感光材料を光に曝すこと、半導体基板上に形成された電荷蓄積部に感光材料と電荷蓄積部との間の非金属接触領域を介して感光材料からの電荷を結合させることを備える。

実施形態は、電荷蓄積部が埋め込みダイオードであることを含む。
実施形態は、埋め込みダイオードが、感光材料に入射する光から実質的に遮蔽されていることを含む。

実施形態は、感光材料が、画像化される光が最初に吸収される位置であることを含む。
実施形態は、画像センサを読み出す方法を含む。この方法は、半導体基板上に感光材料を提供すること、感光材料を光に曝すこと、第１リセットを実行して、センスノードを基準電位にリセットするとともに、埋め込みダイオードを空乏電圧レベルにリセットすること、結合期間中にセンスノードから埋め込みダイオードをアイソレートすること、結合期間中に感光材料からの電荷を埋め込みダイオードに結合することであって、結合期間中に結合される電荷の量は、感光材料に入射する光の強度に依存する当該結合すること、センスノードが埋め込みダイオードからアイソレートされている間、読み出しに先立ってセンスノードをリセットするための第２リセットを実行すること、第２リセット後に、埋め込みダイオードからの電荷をセンスノードへ転送すること、センスノードから信号を読み出すことを備える。

実施形態は、感光材料と埋め込みダイオードとの間で金属相互接続部が存在していない直接界面を介して感光材料から埋め込みダイオードへ電荷が結合されることを含む。
実施形態は、感光材料がダイオードと界面を接してｐｎ接合を形成しており、その界面を介して感光材料からダイオードに電荷が結合されることを含む。

画像センサには光検出器のアレイが組み入れられている。これらの光検出器は光を感知し、これを光信号から電子信号へ変換する。
本明細書中で説明するシステムおよび方法は、図面を参照することで理解される。

一実施形態による全体構造および範囲を示す 量子ドット１２００の一例を示す。 画素の閉鎖した単純形状配列の一態様を示す。 画素の開放した単純形状配列の一態様を示す。 頂面電極の概してより大きな範囲の中の２行×３列のサブ領域を示す。 ベイヤー・フィルタ・パターンを示す。 いくつかの代替的な画素レイアウトの例を示す。 いくつかの代替的な画素レイアウトの例を示す。 いくつかの代替的な画素レイアウトの例を示す。 いくつかの代替的な画素レイアウトの例を示す。 いくつかの代替的な画素レイアウトの例を示す。 画素レイアウトに使用される、サイズ、レイアウト、種類の異なる画素を示す。 画素レイアウトに使用される、サイズ、レイアウト、種類の異なる画素を示す。 画素レイアウトに使用される、サイズ、レイアウト、種類の異なる画素を示す。 画素レイアウトに使用される、サイズ、レイアウト、種類の異なる画素を示す。 画素レイアウトに使用される、サイズ、レイアウト、種類の異なる画素を示す。 画素レイアウトに使用される、サイズ、レイアウト、種類の異なる画素を示す。 六角形等の異なる形状の画素レイアウトを示す。 三角形等の異なる形状の画素レイアウトを示す。 マルチスペクトル量子ドット画素またはその他の画素等の、光学素子に関連して提供される量子ドット画素を示す。 画素レイアウトの一例を示す。 本明細書中で述べる実施形態と組み合わせて使用できる例示的なシステム構成のブロック図である。 感光材料がシリコンダイオードと密接に接触した状態で結合されたＣＭＯＳ画像センサ画素の断面を示す。 感光材料がシリコンダイオードと密接に接触した状態で結合されたＣＭＯＳ画像センサ画素の断面を示す。 感光材料がシリコンダイオードと密接に接触した状態で結合されたＣＭＯＳ画像センサ画素の断面を示す。 感光材料がシリコンフォトダイオードと密接に接触した状態で結合されたＣＭＯＳ画像センサ画素の断面を示す。 感光材料がシリコンフォトダイオードと密接に接触した状態で結合されたＣＭＯＳ画像センサ画素の断面を示す。 感光材料と共に拡大された画素を示す回路図である。 カラー・フィルタ・アレイ内への遮光層の組み込み、パッシベーション、封止、またはこれらの組み合わせによって、画素間の光学的クロストークを低減する手段を示す断面図である。 カラー・フィルタ・アレイ内への遮光層の組み込み、パッシベーション、封止、またはこれらの組み合わせによって、画素間のクロストークを低減する手段を示す断面図である。 図９に示したもの等のクロストーク低減構造を製造する手段を示す断面図である。 図９に示したもの等のクロストーク低減構造を製造する手段を示す断面図である。 図９に示したもの等のクロストーク低減構造を製造する手段を示す断面図である。 図９に示したもの等のクロストーク低減構造を製造する手段を示す断面図である。 図９に示したもの等のクロストーク低減構造を製造する手段を示す断面図である。 図９に示したもの等のクロストーク低減構造を製造する手段を示す断面図である。 画素回路の動作を示すフローチャートである。

添付の図面を参照しながら例示の方法によって実施形態を説明する。図面は必ずしも一定に縮尺されていない。明瞭化および簡略化の目的で、実施形態の特定の特徴を誇張して示したり、概略して示している。

以下、各図を参照して、画像センサあるいは画像センサの各部分を説明する。これらは例示的な実施形態において次のうちの１つ以上の特徴を持つ。（１）膜と埋め込みダイオードとの間の直接界面／非金属接触領域、および／または（２）新規の画素回路、および／または（３）新規の画素アイソレーション技術、および／または（４）新規の背面照射構造。

図１は、いくつかの例示的実施形態による量子ドット画素チップ構造（ＱＤＰＣ）１００に関連した構造および範囲を示す。図１に示すように、ＱＤＰＣ１００は照射線１０００の受線機として適合させることができ、ここで、量子ドット構造１１００は光等の照射線１０００を受線するものとして図示されている。ＱＤＰＣ１００は量子ドット画素１８００とチップ２０００を含み、ここで、チップは量子ドット画素１８００から受信した電気信号を処理するよう適合されている。量子ドット画素１８００は、複数の構成部と副構成部とを含む量子ドット構造１１００を設け、これには例えば、量子ドット１２００、量子ドット材料２００、およびドット１２００と材料２００に関連した特定の構成または量子ドットレイアウト３００が含まれる。量子ドット構造１１００は、量子ドット構造を電気相互接続部１４０４と関連付ける光検出器構造１４００を作成するために使用できる。量子ドット構造からの電気信号を受信し、この電気信号を画素構造１５００に関連した画素回路１７００へ送信するべく電気接続部１４０４を設けている。量子ドット構造１１００を様々なパターンにて平面および垂直の両方に配置できるのと全く同様に、光検出器構造１４００は特定の光検出器幾何学的配置１４０２を持っていてもよい。光検出器構造１４００は画素構造１５００と関連していてもよく、ここで、光検出器の電気相互接続部１４０４は画素回路１７００と電気的に関連している。画素構造１５００は、垂直および平面レイアウト２０００を含む画素レイアウト１６００に配置することも可能で、画素回路１７００を、例えばメモリを含む他の構成部１９００と関連付けることができる。画素回路１７００は、信号を画素１８００レベルで処理するために受動要素と能動要素を設けていてもよい。画素１８００はチップ２０００と機械的および電気的に関連している。電気的な観点から、画素回路１７００は他の電子機器（例えばチッププロセッサ２００８）と通信することができる。その他の電子機器を、デジタル信号、アナログ信号、混合信号などを処理したり、画素回路１７００から受信した信号を処理および加工するように適合させることができる。別の実施形態では、チッププロセッサ２００８または他の電子機器をＱＤＰＣと同じ半導体基板上に設けたり、システム・オン・チップ・アーキテクチャを用いて構造することができる。チップ２０００はさらに物理的構造２００２とその他の機能構成部２００４を設けており、以降ではこれらについてもより詳細に説明している。

ＱＤＰＣ１００は電磁照射線１０００を検出する。実施形態では、これは電磁スペクトルからのあらゆる照射周波数であってもよい。電磁スペクトルは連続的であるが、電磁スペクトル全体の中の周波数範囲を帯域と称することが一般的であり、これには例えば、無線帯域、マイクロ波帯域、赤外線帯域、可視光線（ＶＩＳ）帯域、紫外線（ＵＶ）帯域、Ｘ線、ガンマ線などがある。ＱＤＰＣ１００は、電磁スペクトル全体内のあらゆる周波数を感知できるが、本明細書の実施形態では、電磁スペクトル内の特定の帯域または帯域の組み合わせを参照できる。これらの帯域を説明に用いることは、ＱＤＰＣ１００が感知できる周波数の範囲を限定することを意図するものではなく、単に例としての使用であることを理解しておかなければならない。加えて、いくつかの帯域は共通の使用副帯域（例えば近赤外線（ＮＩＲ）や遠赤外線（ＦＩＲ））を持っており、これよりも幅広い帯域期間（例えばＩＲ）を使用した場合でも、それはＱＤＰＣ１００の感度をいかなる帯域または副帯域に限定することも意図しない。これに加えて、以降の説明では、「電磁照射」、「照射」、「電磁スペクトル」、「スペクトル」、「照射スペクトル」等の等の用語をほとんど区別なく使用しており、また、色という用語を、照射１０００スペクトルのいずれの部分にあってもよい照射１０００の選択帯域を示すために使用しているが、これは照射１０００のいずれか特定の範囲（例えば可視「色」内）に限定することを意図していない。

図１の例示的実施形態では、上述のナノ結晶材料と光検出器構造を使用して、光センサアレイ、画像センサ、その他の光電子デバイスに量子ドット画素１８００を提供することができる。例示的な実施形態では、画素１８００は、照射線１０００を受線できる量子ドット構造１１００と、量子ドット構造１１００からエネルギーを受け取るように適合されている光検出器構造と、画素構造とを含む。ここで述べている量子ドット画素は、いくつかの実施形態において以下を提供するために使用できる：高いフィルファクタ、ビニングの可能性、積重の可能性、小画素サイズ化の可能性、より大型の画素サイズでの高性能化、カラー・フィルタ・アレイの簡素化、デモザイクの排除、自己利得設定／自動利得制御、高いダイナミックレンジ、グローバルシャッタ機能、自動露光、ローカルコントラスト、読み出し速度、画素レベルでの低ノイズ読み出し、より大きなプロセス幾何学（より低いコスト）の使用の可能性、汎用な製造工程の利用の可能性、アナログ回路の作成にデジタル製造工程を使用する可能性、画素の下にメモリ、アナログ／デジタル変換、真の相関二重サンプリング、ビニング等の等の他の機能を追加する可能性。例示的な実施形態は、これらの特徴のうちのいくつかまたはすべてを提供することができる。しかし、実施形態によってはこれらの特徴を使用しなくてもよい。

量子ドット１２００はナノ構造であってもよく、典型的には、伝導帯電子、価電子帯空孔、励起子（電動帯電子と価電子空孔の結束対）を蓄積する半導体ナノ構造であってもよい。量子ドットは、その吸収スペクトルにおいて、理想的なゼロ次元システムの量子化エネルギースペクトルを離散させる効果を示す。この離散エネルギースペクトルに対応する波動関数は、典型的には、量子ドット内にほぼ空間的に局所化しているが、材料の結晶格子の多くの期間に亘り延びている。

図２は、量子ドット１２００の一例を示す。一例では、ＱＤ１２００は半導体やＰｂＳ等の複合半導体材料のコア１２２０を設けている。リガンド１２２５は外面のいくらかまたは全体に付着しているか、あるいは、いくつかの実施形態では除去することができる。実施形態では、隣接したＱＤのコア１２２０同士を融合して、ナノスケール特徴を持ったナノ結晶材料の連続膜を形成することができる。別の実施形態では、コア同士をリンカー分子によって連結することができる。

ＱＤ光デバイスのいくつかの実施形態は、各々が照射線１０００に感応性を持つ（例えば光学活性の）ＱＤ層を含む複数の画素と、ＱＤ層との電気的導通状態にある少なくとも２つの電極とを備えた単一の画像センサチップである。電極間の電流および／または電圧は、ＱＤ層が受線した照射線１０００の量に関連する。詳細には、ＱＤ層によって吸収された光子が電子孔の対を生成することで、電気バイアスがかかると電流が流れるようにしている。各画素について電流および／または電圧を決定することで、チップ上に亘り画像を再構成することができる。画像センサチップは高感度で（低照射線の検出１０００用途において有利）、幅広いダイナミックレンジを持ち（優れた画像細部の再生が可能）、画素サイズが小さい。各種の光波長へのセンサチップの感度を、ＱＤ内の量子サイズ効果を利用してデバイス内のＱＤのサイズを変更することで調整できる。画素は、１平方ミクロン以下、例えば７００×７００ｎｍと小さくしたり、あるいは３０×３０ミクロン以上と大きくしたり、または本明細書で包含しているあらゆる範囲にすることができる。

光検出器構造１４００は、例示的な実施形態で照射線１０００の検出に使用できるように構成された装置である。検出器は、光検出器構造１４００に使用されている各種の量子ドット構造１１００によって、照射線１０００の所定の波長を検出するように「調整」することができる。光検出器構造は、量子ドット構造１１００の状態にアクセスする役割を持った何らかの入出力機能のための入出力部を備えた量子ドット構造１１１０として説明することができる。状態が読み出されると、この状態が画素回路１７００へ電気的１４０４に伝達され、ここで、画素回路は状態を読み出すための電子機器（例えば、静的および／または動的なもの）を設けていてもよい。一実施形態では、光検出器構造１４００は量子ドット構造１１００（例えば膜）と電気接触パッドの組み合わせであってもよいため、パッドを、対応する量子ドット構造の状態を読み出すように電子機器と関連させることができる。

実施形態では、処理は、量子ドット構造１１００の固有の性質または読み出し処理に関連したランダムノイズを低減するための画素のビニングを含んでいてもよい。ビニングには、例えば２×２、３×３、５×５等のスーパーピクセルの作成等の、画素１８００の組み合わせが関与できる。ランダムノイズは、面積が線形に増加するに従って平方根で増加し、これによりノイズ低減し、有効感度が増加するので、画素１８００の組み合わせ、またはビニングに関連してノイズが低減する可能性がある。ＱＤＰＣ１００が非常に小さい画素である可能性から、空間解像度を犠牲にすることなくビニングを利用できる。つまり、画素を最初から非常に小型にすることができるため、画素同士を組み合わせてもシステムの必要な空間解像度が減少することがない。ビニングはさらに検出器の運転速度の増加にも有効であるため、例えば集束や露光等のシステム機能が向上する。

実施形態では、チップは、高速読み出し機能を可能にする機能構成部を設けていてもよく、これによって例えば５Ｍ画素、６Ｍ画素、８Ｍ画素、１２Ｍ画素、２４Ｍ画素等の大型アレイの読み出しが促進される。高速読み出し機能には、画素１８００アレイの場合でより複雑で大型のトランジスタカウント回路と、より多くの層と、より多くの電気相互接続部と、より幅広い相互接続トレースとが必要になる。

実施形態では、チップ範囲と比例し得る総合的なチップコストを低減するために、画像センサのサイズを縮小することが望ましい場合がある。実施形態はマイクロレンズの使用を含む。実施形態はより小型のプロセス幾何学の使用を含む。

実施形態では、フィルファクタを減らすことなく、画素サイズ、さらにチップサイズを縮小できる。実施形態では、光検出器は頂面上の、相互接続部の頭上にあるため、トランジスタサイズ、そして相互接続部配線幅によって画素が不明瞭になることがないので、より大きなプロセスジオメトリの使用が可能である。実施形態では、９０ｎｍ、０．１３ｕｍ、０．１８ｕｍ等の形状寸法を、画素を不明瞭化させることなく採用できる。実施形態では、９０ｎｍ以下等の小型の形状寸法を採用でき、また、画像センサにあつらえた形状寸法ではなくこれらを標準とすることができ、これによってコストが抑えられる。実施形態では、小型形状寸法の採用は、同一チップ上での高速デジタル信号処理により高い適合性を有する。これによって、チップ上でのより高速、より安価、および／またはより高品質の画像センサ処理が可能になる。実施形態では、デジタル信号処理にさらに高度な形状寸法を用いることで、所与の程度の画像センサ処理機能性に伴う電力消費の低下に貢献できる。

次に、上述した光検出器、画素領域、画素回路と組み合わせて使用できる例示的な集積回路システムについて、図５に関連して説明する。図５は、画像センサ集積回路のブロック図である（イメージセンサチップとも称される）。チップは、以下を含む。

・画素アレイ（１００）。画素アレイに入射した光が電子信号に変換され、電子信号は電荷蓄積部に結合され、電荷蓄積部の内容および電圧レベルは、フレーム期間に入射する結合光に関連する。

・行回路および列回路（１１０、１２０）。これらの回路は、各画素をリセットするために使用されるとともに、フレーム期間に亘り各画素に入射した結合光に関する情報をチップの外周部へ伝達するべく、各電荷蓄積部の内容に関連した信号を読み出すために使用される。

・アナログ回路（１３０、１４０、１５０、１６０、２３０）。列回路からの画素電気信号がアナログ／デジタル変換器（ＡＤＣ）（１６０）に供給され、各画素における光レベルを表すデジタル数値に変換される。画素アレイとＡＤＣは、バイアスと基準レベル（１３０、１４０、１５０）を提供するアナログ回路によってサポートされる。

・デジタル回路（１７０、１８０、１９０、２００）。画像拡張回路（１７０）は、ＡＤＣからのデータ出力に画像拡張機能を提供して、信号雑音比を改善する。ラインバッファ（１８０）は、デジタル画像処理と入出力機能性を促進するために、数本の画素値のラインを一時的に記憶する。（１９０）は、システムおよび／またはフレーム形式のグローバルな動作を規定するレジスタバンクである。ブロック２００はチップの動作を制御する。

・入出力回路（２１０、２２０）。これらは並列入出力と直列入出力をサポートする。（２１０）は、画素値の各ビットを同時に出力する並列入出力インターフェースである。（２２０）は、画素値の各ビットが連続的に出力される直列入出力インターフェースである。

・位相ロックループ（ＰＬＬ）（２３０）。これはチップ全体にクロックを提供する。
特定の例示的実施形態では、０．１１ｕｍのＣＭＯＳ技術ノードを採用した場合、行軸および列軸に沿った画素の周期的な繰り返し距離は７００ｎｍ、９００ｎｍ、１．１ｕｍ、１．２ｕｍ、１．４ｕｍ、１．５５ｕｍ、１７５ｕｍ、２．２ｕｍ、またはこれ以上であってもよい。これらの画素サイズのうち最も小さいもの、特に７００ｎｍ、９００ｎｍ、１．１ｕｍ、１．２ｕｍ、１．４ｕｍの実装には、隣接する画素の対間またはより大きなグループ間で共有されるトランジスタが必要である。

光感知機能は、相互接続層の上にある感光層によって他の垂直レベルで個別に達成されるため、各画素に関連したすべてのシリコン回路範囲を読み出し電子機器に使用できるので、非常に小さい画素は部分的な実装が可能である。

感光層と、感光材料の特定の領域を読み出す読み出し回路は集積回路の別々の平面上にあるので、（１）画素読み出し回路と、（２）（１）によって読み出される感光領域との形状（上から見下ろした形状）は全体的に異なり得る。例えば、画素に関連した感光領域を四角形として画定することが望ましい一方で、読み出し回路に関連した感光領域は矩形として最も効果的に画定できる。

頂部の感光層がビアを介してその下の読み出し回路と接続している撮像アレイでは、金属、ビア、相互接続誘電体の様々な層を実質的に、または部分的にさえも光学的に透明にする必要はないが、しかし、実施形態によってはこれらの層は透明であってもよい。これは、相互接続スタックを横断して実質的に透明な光路を設ける必要がある前面照射されたＣＭＯＳ画像センサとは対照的である。従来のＣＭＯＳ画像センサのケースでは、これによって相互接続部の経路制御がさらに制約されてしまう。これにより、多くの場合、１つまたは複数のトランジスタを事実上共用できる範囲が減少してしまう。例えば、４：１での共用が採用されることが多いが、これより高い共用比率は採用されない。これに対し、頂面感光層と併用する設計の読み出し回路は、８：１および１６：１の共用を採用できる。

実施形態では、感光層とその下の読み出し回路との間に金属を介入させることなく、感光層をその下の読み出し回路と電気的に接続させることができる。
ＱＤ装置の実施形態は、ＱＤ層とカスタム設計または事前に組み立てられた電子読み出し集積回路とを備えている。次にＱＤ層は、カスタム設計の、または事前に組み立てられた電子読み出し集積回路上に直接形成される。いくつかの実施形態では、ＱＤ層は、回路上の何処にあるかにかかわらず、回路の少なくともいくらかの部分にわたって連続して重なり、これと接触している。いくつかの実施形態では、ＱＤ層が回路の３次元特徴の上にこれを覆って存在している場合、ＱＤ層はこれらの３次元特徴と合致する。言い換えれば、ＱＤ層とその下の電子読み出し集積回路との間には、実質的に接した界面が存在する。回路内の１つ以上の電極がＱＤ層と接触しており、ＱＤ層に関する情報、例えばＱＤ層上の照射線１０００の量に関する電子信号を、読み出し回路へ中継することができる。ＱＤ層は、その下の回路（例えば読み出し回路）の全体を被覆するように連続様式で提供するか、またはパターン処理することができる。ＱＤ層が連続様式で提供された場合、フィルファクタはパターン処理によって約１００％アプローチでき、また、減少するとはいえ、例えばシリコンフォトダイオードを使用したＣＭＯＳセンサの場合の典型的な３５％よりも遥かに多い。

実施形態では、ＱＤ光デバイスは、従来のＣＭＯＳデバイス製造に通常使用される設備で利用できる技術を用いて容易に製造される。例えば、１層のＱＤは、事前に組み立てた電子読み出し回路上に、標準的なＣＭＯＳ工程であるスピンコーティング法によって溶液をコーティングし、任意選択的に、デバイス内で使用するよう仕上がりのＱＤ層を提供するために、ＣＭＯＳと適合する他の技術によってさらなる処理を施すことができる。ＱＤ層の製造には珍しい技術や困難な技術が不要であり、代わりに標準的なＣＭＯＳ工程を用いることができるため、現存のＣＭＯＳ工程ステップに加えた資本コスト（材料費を除く）の大幅な増加を行うことなく、ＱＤ光デバイスを大量生産できる。

図３Ｃは、頂面電極の全体的により大型のアレイ内の２行×３列のサブ領域を示す。電気接触部のアレイは、その上にある感光材料の層の上層への電気的導通を提供する。１４０１は、感光層への１つの共用接触部を提供するべく使用される電極の共通グリッドを示す。１４０２は、感光層との電気的導通を行う別の接触部となる画素電極を示す。実施形態では、共通グリッド１４０１に−２Ｖの電圧バイアスを印加し、各々の結合期間の開始時に各画素電極１４０２に＋２．５Ｖの電圧を印加することができる。

実施形態では、１４０２に、金属相互接続画素電極ではなく、直接非金属接触領域（例えばｐｎ接合接触部）を使用できる。
共通接触部１４０１は所与の時間にアレイにわたって１つの電極電位にあるのに対し、画素電極１４０２はアレイにわたって時間的と空間的に変化し得る。例えば、１４０２におけるバイアスが１４０２に流入・流出する電流に関連して変化するように回路が構成されている場合には、各電極１４０２は、結合期間進行の全体を通じて各種の異なるバイアスを受けることができる。領域１４０３は、側方面内の１４０１と１４０２の間の非接触領域を示す。１４０３は概して、１４０１と１４０２の間に流れる暗電流を最小化するための絶縁材料である。１４０１と１４０２は概して異なる材料で構成されていてもよい。例えばこれらの各々は、例えばＴｉＮ、ＴｉＮ／Ａｌ／ＴｉＮ、Ｃｕ、ＴａＮ、Ｎｉ、Ｐｔのリストから選択でき、また、このリストの材料を用いた場合、一方または両方の接触部の上に、Ｐｔ、アルカンチオール、Ｐｄ、Ｒｕ、Ａｕ、ＩＴＯ、またはその他の導電材料あるいは部分的導電材料の中から選択したさらなる層あるいは１組の層を重ねることができる。

例示的な実施形態では、画素電極１４０２は、金属相互接続画素電極ではなく、例えばシリコン（ｐ型またはｎ型シリコンを含む）から成る半導体で構成されていてもよい。
ここで述べる実施形態はそれぞれ組み合わせることが可能である。例示的な実施形態は、金属ではなくシリコン等の半導体から成る画素電極を採用した画素回路を含む。実施形態では、金属製画素電極（前面または背面のいずれか）の間ではなく、膜とダイオードの間に直接接続を形成できる。このアプローチまたは構造に、本明細書中で述べているその他の特徴を組み合わせることが可能である。

上述の構造を使用した例示的な実施形態では、相互接続部１４５２は、キャパシタンス、半導体基板上の不純物領域、あるいはその他の電荷蓄積部と電気的導通している電極を形成することができる。

実施形態では、電荷蓄積部は埋め込みダイオードであってもよい。実施形態では、電荷蓄積部は、埋め込みダイオードと感光層の間に金属を介入させなくても感光材料と導通できる埋め込みダイオードであってもよい。

いくつかの実施形態では、電荷蓄積部に電圧が印加されると、結合期間にわたって感光膜に電流が流れることで放電が生じる。結合期間の最後には、残留電圧のサンプリングを行うことで、結合期間中に感光層が吸収した光の強度に対応した信号を生成する。別の実施形態では、画素領域をバイアスすることで、結合期間に亘り電荷蓄積部内に電圧を蓄積させることができる。結合期間の最後に電圧のサンプリングを行うことで、結合期間中に感光層が吸収した光の強度に対応した信号を生成する。いくつかの例示的な実施形態では、電荷蓄積部で放電または電圧蓄積が起こることで、感光層に亘るバイアスが結合期間にわたって変化し得る。これによって次に、感光材料に流れる電流の速度が結合期間にわたって変化する。さらに、感光材料は、光伝導利得を持ったナノ結晶材料であってもよく、また、電流の速度は、感光層が吸収した光の強度と非線形関係にあってもよい。この結果、いくつかの実施形態では、回路を使用することで、画素領域からの信号を、結合期間にわたって画素領域が吸収した光の強度と線形の関係を持つデジタル画素データに変換できるようになる。感光材料の非線形的性質を用いることで高いダイナミックレンジを提供でき、同時に、読み出した信号を、回路を用いて線形化することで、デジタル画素データを提供できる。以下では、画素領域から信号を読み出す例示的な画素回路についてさらに説明する。

図３Ａは、閉鎖型の単純なパターン１４３０（例えば概念図）、１４３２（例えば、光検出器構造の作成に使用するビア）を示す。閉鎖型の単純な図１４３０〜１４３２では、接地され包囲された四角形の電気相互接続部１４５０の中央範囲に、正バイアスされた電気相互接続部１４５２が設けられている。四角形の電気相互接続部１４５０は接地されるか、または、画素領域内の感光材料に亘ってバイアスするために別の基準電位にあってもよい。例えば、相互接続部１４５２を正電圧でバイアスし、相互接続部を負電圧でバイアスすることで、電極間における、画素領域内のナノ結晶材料に所望の電圧降下を提供することができる。この構成では、層が反応性を有する照射線１０００が四角形範囲内に入ると、電荷が発生し、これが誘引されて、中央の正バイアスされた電気相互接続部１４５２に向かって移動する。これらの閉鎖型の単純なパターンが層の一つの範囲に亘り複製されている場合には、それぞれの閉鎖型の単純なパターンが、内部四角形範囲上に入る入射照射線１０００に関連した電荷を捕獲する画素の一部または全体を形成する。例示的な実施形態では、電気相互接続部１４５０は、画素領域のアレイにとっての共通電極を形成しているグリッドの一部であってもよい。相互接続部１４５０の各側部は隣接する画素領域によって共有され、隣接する画素の周囲に電気相互接続部の一部を形成していてもよい。この実施形態では、この電極上の電圧がすべての画素領域について（または、隣接する画素領域の複数の組について）同一であってもよい一方で、相互接続部１４５２上の電圧は、結合期間にわたり、画素領域内の感光材料が吸収した光の強度に基づいて変化し、さらに、各画素領域に対して画素信号を生成するために読み出される。例示的な実施形態では、相互接続部１４５０は、各画素領域について電気相互接続部１４５２の周囲に境界を形成していてもよい。相互接続部１４５２と同じ層上に共通の電極を形成し、相互接続部１４５０の周囲に横方向に位置決めすることができる。いくつかの実施形態では、画素領域内の感光材料の頭上または下にグリッドを形成することができるが、しかし依然として、電極上のバイアスが画素領域周囲に境界条件を作り出し、隣接する画素領域との間のまたぎを減少させている。

実施形態では、上記の感光材料は、画素電極、電荷蓄積部、または埋め込みダイオードと、上記感光材料と上記電極、電荷蓄積部、または埋め込みダイオードとの間に金属を介入させずに、直接的な電気的導通状態にあってもよい。

図３Ｂは、電気相互接続部の開放型の単純なパターンを示す。この開放型の単純なパターンは、概して閉鎖型パターンを形成していない。開放型の単純なパターンは、正バイアスされた電気相互接続部１４５２と接地部１４５０の間の範囲に照射線１０００が入射した結果生じた電荷を包囲しないが、しかし、２つの電極相互接続部の間の範囲内で発生した電荷が誘引され、正バイアスされた電気相互接続部１４５２へ移動される。分離された開放型の単純な構造を含んだアレイは、入射した照射線１０００の位置と、これに対応する画素割り当てとを識別するために使用できる電荷アイソレーションシステムを提供する。上述と同様に、電気相互接続部１４５０は接地されていても、または他の何らかの基準電位にあってもよい。いくつかの実施形態では、電圧が画素アレイに印加されるように、電気相互接続部１４５０は（例えば、その下の相互接続の層を介して）他の画素の対応する電極と電気接続していてもよい。他の実施形態では、相互接続部１４５０は複数の画素領域に亘り直線状に延び、行または列にかかった共通の電極を形成している。

次に、画素領域から信号を読み出すために使用できる画素回路について説明する。上で説明したように、図１のＱＤＰＣ１００内の画素構造１５００は画素レイアウト１６００を設けていてもよく、ここで、画素レイアウト１６００は、垂直、平坦、対角等の複数のレイアウト構成を備えていてもよい。画素構造１５００は、嵌め込み式の画素回路１７００をさらに設けていてもよい。画素構造は、光検出器構造１４００と画素回路１７００の間の電気相互接続部１４０４に関連付けられていてもよい。

実施形態では、図１のＱＤＰＣ１００内の量子ドット画素１８００は、各量子ドット画素１８００、量子ドット画素１８００の群、画素アレイ内のすべての量子ドット画素１８００に嵌め込まれた、あるいはこれらに特化した画素回路１７００を設けることができる。様々な量子ドット画素１８００のアレイ内がそれぞれ異なる画素回路１７００を設けていても、あるいは個別の画素回路１７００を全く設けていなくてもよい。実施形態では、画素回路１７００は、次の機能または装置のための画素回路１７００を設けることができる。即ち、バイアス、電圧バイアス、電流バイアス、電荷転送、増幅器、リセット、サンプルおよび保持、アドレス論理、デコーダ論理、メモリ、ＴＲＡＭセル、フラッシュメモリセル、利得、アナログ加算、アナログ／デジタル変換、抵抗ブリッジなどである。実施形態では、画素回路１７００は、次の複数の機能を設けていてもよい。即ち、読み出し、サンプリング、相関二重サンプリング、サブフレームサンプリング、タイミング、結合、サミング、利得制御、自動利得制御、オフセット調整、較正、オフセット調整、メモリ記憶、フレームバッファリング、暗電流減算、ビニングなどである。実施形態では、画素回路１７００は、ＱＤＰＣ１００内の他の回路への電気接続部を設けていてもよく、他の回路には例えば、少なくとも１つの第２量子ドット画素１８００内に配置された他の回路、列回路、行回路、ＱＤＰＣ１００の機能構成部２００４内の回路、または、ＱＤＰＣ１００の集積システム２２００内の他の特徴２２０４などがある。画素回路１７００に関する設計柔軟性は、幅広い製品向上と技術革新を提供する。

量子ドット画素１８００内の画素回路１７００の形式は、回路を全く設けずに相互接続電極のみのものから、バイアス、リセット、バッファリング、サンプリング、変換、アドレス指定、メモリ等の機能を提供する回路まで複数あってもよい。実施形態では、電気信号を調整または処理する電子機器を複数の方法で配置および構成できる。例えば、信号の増幅を、各画素にて、画素群にて、各列または行の最後にて、信号がアレイから転送された後、信号がチップ２０００から転送される直前、などに実行することができる。別の場合では、アナログ／デジタル変換を、各画素にて、画素群にて、各列または行の最後にて、チップ２０００の機能構成部２００４内で、信号がチップ２０００から転送された後、などに実行することができる。さらに、任意レベルでの処理を、その一部分を或る場所で実行し、２つ目の部分を別の場所で実行するというように、数段階のステップにて実行することができる。この一例は、アナログ／デジタル変換を、例えば、アナログ結合を画素１８００で、より高速のアナログ／デジタル変換を機能構成部２００４のチップ２０００の一部として、２ステップで実行するというものであってもよい。

実施形態では、例えば、各画素はその読み出し回路に関連した較正レベルを持つという事実を補正するために、異なる電子機器構成には異なる後処理レベルが必要である。ＱＤＰＣ１００は、各画素にて、読み出し回路を較正、利得、メモリ機能などと共に提供することができる。ＱＤＰＣ１００の高度な集積構造のために、量子ドット画素１８００およびチップ２０００レベルにおいて回路の利用が可能になり、これにより、ＱＤＰＣ１００がチップ上全体における画素センサシステムと成り得る。いくつかの実施形態では、ＱＤＰＣ１００は、ＣＣＤやＣＭＯＳ等の従来の半導体技術と組み合わせた量子ドット材料２００をさらに備えていてもよい。

画素回路は、量子ドット材料２００と接触した電極から開始し、画素から他の処理設備（例えば、下にあるチップ２００または量子ドット画素１８００の機能構成部２００４）へ信号または情報が転送されると終了する構成部を含むように画定することができる。量子ドット材料２００上の電極から開始し、信号が解釈または読み出される。実施形態では、量子ドット材料２００は、照射線１０００に反応して電流を変化させることができる。量子ドット画素１８００は、読み出し可能な信号を生成するためにバイアス回路１７００を必要とする場合もある。次に、この信号が増幅され、読み出すべく選択される。

実施形態では、光検出器のバイアスは非時変または時変であってもよい。空間と時間を変化させることでクロストークが減少し、また、量子ドット画素１８００の寸法を縮小させることができるので、量子ドット画素１８００同士間の接続が必要になる。バイアスは、画素１８００の角とその間のドットにおいて接地することで実装できる。バイアスは読み出し実行時のみに行われるので、隣接する画素１８００上のいずれのフィールドも、隣接する画素１８００上で同一のバイアスを強制したり、最初に奇数列を読み出し次に偶数列を読み出したりすることがない。電極および／またはバイアスは、画素１８００間でも共用できる。バイアスは電圧源または電源として実装できる。電圧は多数の画素に亘り印加されるが個別に感知される、または、単一の大型のバイアスとして対角線上の一連の画素１８００に亘り印加される。電源は１つの行の最初から最後に向けて電流を駆動し、この電流を列に亘り読み出すことができる。これにより、関与する電流のレベルを上げ、読み出しノイズレベルを減少することができる。

実施形態では、バイアススキームまたは電圧バイアスの構成を用いることで、フィールドの構成によって画素間のアイソレーションを生じさせることが可能である。画素の容量内で生成された電子孔の対のみがその画素内に流れることができるよう、電流が各画素内を流れる。これにより、物理的な分離を行うことなく、静電的に実施される画素間アイソレーションとクロストーク低減が可能になる。これは、物理的アイソレーションとクロストーク低減の間の連係を壊す。

実施形態では、画素回路１７００は画素読み出しのための回路を含んでいてもよい。画素読み出しは、量子ドット材料２００から信号を読み出して、これを他の構成部１９００、チップ機能構成部２００４、結合システム２２００の他の特徴２２０４、またはこれ以外のチップ外構成部へ転送する回路を設けていてもよい。画素読み出し回路は、例えば３Ｔ回路や４Ｔ回路等の、量子ドット材料２００インターフェース回路を設けていてもよい。画素読み出しは、画素信号の各種読み出し方法、画素信号、印加電圧の各種変換方法を設けていてもよい。画素の読み出しには、量子ドット材料２００との多数の金属接触部（例えば２、３、４、２０個など）が必要である。実施形態では、画素の読み出しには、感光材料と画素電極、電荷蓄積部、または埋め込みダイオードとの間の直接的な電気的導通が関与し、この際、上記感光材料と上記画素電極、電荷蓄積部、埋め込みダイオードとの間に金属を介在させる必要はない。

これらの電気接触部はそのサイズ、バリアの程度、静電容量などがカスタム構成のものであってもよく、例えばショットキー接触部等のその他の電気構成部を設けていてもよい。画素読み出し時間は、照射線１０００によって誘発された電子孔の対の持続時間（例えば、数ミリ秒間または数マイクロ秒間）に関連していてもよい。実施形態では、この時間は量子ドット材料２００の工程ステップ、例えば持続性、利得、ダイナミックレンジ、ノイズ効率などに関連していてもよい。

本明細書で述べる量子ドット画素１８００は、幅広い画素レイアウト１６００にて配列できる。図４Ａ〜図４Ｐを参照すると、例えば、ベイヤー（Ｂａｙｅｒ）・フィルタ・レイアウト１６０２等の従来の画素レイアウト１６００は、平面に配列された画素の群分けを含み、ここで、各種画素は各色の照射線１０００に感度を有する。ほとんどの汎用デジタルカメラに使用されているような従来の画像センサでは、画素は照射線１０００の異なる色に感応するようになっており、これはカラーフィルタの使用によって為され、カラーフィルタはその下にある光検出器の上に、光検出器が特定の周波数範囲または色の照射線１０００に反応する信号を生成できるように配置されている。この構成では、各色画素のモザイクは、多くの場合、カラー・フィルタ・アレイまたはカラー・フィルタ・モザイクと称される。各種パターンの使用が可能であるが、最も典型的なパターンは図４Ａに示すベイヤー・フィルタ・パターン１６０２であり、ここでは２個の緑画素、１個の赤画素、１個の青画素を使用し、緑画素（多くの場合「輝度感応素子」と称される）は四角形の１対曲線上に位置決めされ、赤画素と青画素（多くの場合、色差感応素子と称される）はもう１本の対角線上に位置決めされている。２個目の緑画素の使用は、人間の眼の緑色の光に対する感度を模倣するために用いられている。ベイヤー・パターンでのセンサアレイの行出力は信号のパターンで構成されているので（各々の行出力は光の１色のみに対応する）、デモザイクアルゴリズムを使用して、各ポイントでの赤値、緑値、青値が補間される。各種アルゴリズムにより、仕上がり画像の品質が変化する。アルゴリズムは、カメラ上の計算要素によって、またはカメラ外部に配置された別個の画像処理システムによって付加することができる。量子ドット画素は、ベイヤーのＲＧＢパターン等の従来のカラー・フィルタ・システム・パターンに配列できるが、しかし、例えばシアン、マゼンタ、黄（ＣＭＹ）等のより多量の光を伝送するのにより適したその他のパターンを使用することも可能である。赤、緑、青（ＲＧＢ）カラー・フィルタ・システムは、一般に、ＣＭＹシステムよりも多くの光を吸収するものとして知られている。ＲＧＢシアンまたはＲＧＢクリア等のより進化したシステムを量子ドット画素と共に使用することも可能である。

一実施形態では、ここで説明している量子ドット画素１８００は、ベイヤー・パターン１６０２を模倣したモザイク形式で構成されているが、しかし、カラーフィルタを使用するよりも、量子ドット画素１８００を、カラーフィルタを使用せず、選択した色または色群の照射線１０００に反応するように構成することができる。そのため、一実施形態でのベイヤー・パターン１６０２は、１組の感緑性、感赤性、感青性の量子ドットピクセル１８００を含む。実施形態では、照射線１０００の各色をろ過するためにフィルタを使用していないため、各画素によって見られる照射線１０００の量は遥かに多い。

画像センサは、感光材料に入射する光の強度に応じて変化する、各画素領域内の感光材料からの信号を検出する。例示的な一実施形態では、感光材料は、相互接続したナノ結晶の連続した膜である。電極を用いて各画素範囲をバイアスする。画素回路を使用して、各画素領域に対して、或る時間にわたり電荷蓄積部内の信号を集積する。回路は、結合期間中に感光層に入射した光の強度に比例する電気信号を保存する。次に、画素回路から電気信号を読み出して、画素素子のアレイに入射した光に対応したデジタル画像を構成するように処理する。例示的な実施形態では、画素回路は、感光材料の下の、集積回路デバイス上に形成されている。例えば、ナノ結晶感光材料をＣＭＯＳ集積回路デバイス上に配置して、画像センサを形成することができる。ＣＭＯＳ集積回路からの金属接触層を、画素領域をバイアスする電極に接続できる。２００８年４月１８日に提出された「Ｍａｔｅｒｉａｌｓ， Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ」というタイトルの米国特許出願第１２／１０６、２５６号（米国公開特許出願２００９／０１５２６６４号）は、本発明の例示的な実施形態と共に使用できる光電子デバイス、システム、材料についてさらに説明しており、その全体は本明細書中に参照により援用される。これは、単に例示的な一実施形態でしかなく、これ以外の実施形態では別の光検出器および感光材料を使用できる。例えば、実施形態はシリコンまたはガリウムヒ素（ＧａＡｓ）光検出器を使用することができる。

例示的な実施形態では、高解像度を達成するために多数の画素素子を設けた画像センサを提供できる。例えば、４、６、８、１２、２４メガピクセルまたはこれ以上のメガピクセルのアレイを提供することが可能である。

このような多数の画素素子を、対角寸法約０．８４ｃｍ（１／３インチ）または０．６３ｃｍ（１／４インチ）という小範囲を持った画像センサ集積回路を製造する望ましさと共に用いるには、小型の個々の画素を使用することが必要となる。望ましい画素形状は、例えば１．７５ｕｍの直線側部寸法、１．４ｕｍの直線側部寸法、１．１ｕｍの直線側部寸法、０．９ｕｍの直線側部寸法、０．８ｕｍの直線側部寸法、０．７ｕｍの直線側部寸法を含む。

実施形態は、１００％またはほぼ１００％の各画素の領域が、画像中の入射光を実質的に吸収する感光材料を確実に含むことで、大型のフィルファクタを可能にするシステムを含む実施形態は、大きな主光線許容角を提供する画像化システムを含む。実施形態は、マイクロレンズが不要な画像化システムを含む。実施形態は、フィルファクタが増加したためにマイクロレンズの特定の配置（マイクロレンズシフト）に対しては低感度の画像化システムを含む。実施形態は、非常に高感度の画像センサを含む。実施形態は、光入射側に隣接する第１層が入射光を十分に吸収し、トランジスタを含み得る半導体回路が電子読み出し機能を実行する画像化システムを含む。

実施形態は、強力な吸収力を持った、つまり吸収長（１／ａｌｐｈａ）が例えば１ｕｍ未満と短い感光材料を含む。実施形態は感光材料を備えた画像センサを備えており、ここで、可視波長スペクトルにわたる、赤色６３０ｎｍまでを含む実質的にすべての光が、感光材料の約１マイクロメートル未満の厚み内に吸収される。

実施形態は画像センサを含み、この画像センサにおいて、画素の側方空間寸法は約２．２ｕｍ、１．７５ｕｍ、１．５５ｕｍ、１．４ｕｍ、１．１ｕｍ、９００ｎｍ、７００ｎｍ、５００ｎｍであり、感光層は１ｕｍ未満で、対象のスペクトル範囲（例えば、例示的な実施形態では可視スペクトル）に亘り実質的に光を吸収し、また、隣接した画素間のクロストーク（光と電気の組み合わせ）は３０％未満、２０％未満、１５％未満、１０％未満、または５％未満である。

実施形態は画素回路を含み、この画素回路は、感光材料と組み合わせて機能し、また、暗電流、雑音、感光性不均一性、暗電流不均一性のうちの少なくとも１つが、画素回路を設けた感光材料の手段によって最小化される。

実施形態は、少ない追加製造コストで達成でき、ＣＭＯＳシリコン製造ファウンドリにおいて達成できる（あるいは実質的または部分的に達成される）、集積および処理アプローチを含む。

図６Ａは、感光材料がシリコンダイオードと密接に接触して結合されている、前面照射されたＣＭＯＳ画像センサ画素を示す。６０１は、画像センサが上に製造されたシリコン基板を示す。６０３はシリコン内に形成されたダイオードを示す。６０５は金属相互接触部であり、６０７は、集積回路内およびこれに亘り電気信号を伝達するべく機能する中間層誘電体スタックである。６０９は、画像化される光の主要な吸収場所となる感光材料である。６１１は、感光材料から光キャリアを収集するべく、感光材料を電気バイアスするために使用される透明電極である。６１３は、有機物質またはポリマー封止材料（例えパリレン）、あるいはＳｉ３Ｎ４等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも１つから成っていてもよいパッシベーション層である。６１３は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。６１５は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラー・フィルタ・アレイ層である。６１７は、感光材料６０９上への光の集束を補助するマイクロレンズである。

図６Ａを参照すると、実施形態では、照射によって感光性付与材料６０９にて生成された光電流を、感光材料６０９からダイオード「２」へ高い効率で転送することができる。多くの入射光子が感光性付与材料「５」によって吸収されるので、ダイオード６０３が優れた光検出器としての機能を果たす必要がなくなる。その代わりに、最大限の電荷伝送と最小源の暗電流を可能にするダイオードとしての役割が主な機能となる。

図６Ａを参照すると、ダイオード６０３は表面に感光性付与材料６０９を使用し、埋め込むことができる。感光性付与材料６０９の厚みは約５００ｎｍであってもよく、また１００ｎｍ〜５ｕｍの範囲内であってもよい。実施形態では、光変換オペレーションとｎ型シリコンダイオード６０３の空乏化とを実行するために、ｐ型の感光性付与材料６０９を採用することができる。感光性付与材料６０９とシリコンダイオード６０３の間の接合を、この例ではｐｎヘテロ接合と称する。

図６Ａを参照すると、電気バイアスがない状態で、ｎ型シリコン６０３とｐ型感光性付与材料６０９が平衡に達する、つまりこれらのフェルミ準位が整合するようになる。例示的な実施形態では、その結果生じるバンド屈曲が、ｐ型感光性付与材料６０９内で内蔵電位を発生させ、そこに領域空乏化が形成されるようにする。シリコン回路内に適切なバイアスをかけると（この電位差は、例えば図６Ａの６１１、６０３間の差によって加えられる）、付加された電位によってこの電位の振幅が拡張し、その結果、空乏領域が深まりｐ型感光性付与材料６０９内に到達する。これによって生じた電場により、感光性付与材料６０９から光電子が抽出され、ｎ＋シリコン層６０３内に移される。シリコン６０３へのバイアスとドーピングにより、感光層６０９からの光電子の収集が達成され、さらに、通常バイアス下での（例えば、通常範囲１〜５Ｖで３Ｖ）ｎ型シリコン６０３の完全空乏化を達成できる。第２接触部（例えば図６Ａの６１１）から感光層６０９に亘り材料を抜き取り、孔が形成されている。

図６Ａを参照すると、垂直デバイスのケースでは、接触部６１１を感光性付与材料６０９の頂上に形成することができる。
図６Ｂは、感光材料がシリコンダイオードと密接に接触して結合されている、前面照射されたＣＭＯＳ画像センサ画素を示す。６３１は、画像センサが上に製造されたシリコン基板である。６３３は、シリコン内に形成されたダイオードを示す。６３９は金属層相互接続部であり、６３７は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。６４１は、画像化される光の主要な吸収場所となる感光材料である。６４３は、感光材料から光キャリアを収集するべく、感光材料を電気バイアスするために使用される透明電極である。６４５は、有機物質またはポリマー封止材料（例えパリレン）、あるいはＳｉ３Ｎ４等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも１つから成っていてもよいパッシベーション層である。６４５は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。６４７は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラー・フィルタ・アレイ層である。６４９は、感光材料６４１上への光の集束を補助するマイクロレンズである。６３５は、感光材料６４１とダイオード６３３の間に設けられた材料である。６３５は追加の埋め込み層と称することができる。例示的な実施形態はｐ型シリコン層を含む。例示的な実施形態は、半導体等の非金属材料を含み、および／または、ポリマー材料および／または有機材料を含むこともできる。実施形態では、材料６３５は、電荷が感光材料からダイオードへと流れることができる十分な伝導性を持った経路を設けることができるが、しかし、これは金属相互接続部ではない。実施形態において、６３５は、この例示的実施形態ではダイオード表面を不動態化し、埋め込みダイオードを作成する（この追加層の頂上にある感光材料の代わりとなる）べく機能する。

図６Ｃを参照すると、実質的に横方向の装置が形成され、ここで、感光性付与材料６５９の下にあるシリコン６６１の頂上に設けられた電極を採用することができる。実施形態では、電極６６１は、例えばＴｉＮ、ＴｉＯｘＮｙ、Ａｌ、Ｃｕ、Ｎｉ、Ｍｏ、Ｐｔ、ＰｔＳｉ、またはＩＴＯ等の、金属または他の導体を用いて形成できる。

図６Ｃを参照すると、実質的に横方向の装置が形成され、ここで、感光性付与材料６５９の下に位置するｐドープシリコン６６１をバイアスのために採用できる。
例示的な実施形態は、画素素子のアレイを使用して画像の検出を行う画像センサを提供する。画素素子は感光材料を含んでいてもよく、この感光材料をここでは感光性付与材料とも称しており、これは図６Ａの６０９、図６Ｂの６４１、図６Ｃの６５９、図７Ａの７０９、図８中の光８０１が入射する充填楕円形、図９の９０３、図１０の１００３、図１１Ａ〜図１１Ｆの１１０３に相当する。

図６Ｃは、感光材料がシリコンダイオードと密接に接触して結合されている、前面照射されたＣＭＯＳ画像センサ画素を示す。この実施形態では、感光材料がシリコン基板によって直接バイアスされる。そのためこの実施形態では感光材料の頂部に透明電極を設ける必要がない。６５１は、上に画像センサが作成されたシリコン基板を示す。６５３はシリコン内に形成されたダイオードを示す。６５５は金属相互接続部であり、６５７は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。６５９は、画像化される光の主要な吸収場所である感光材料である。６６１はシリコン基板６５１の１つの例示的な領域でありであり、感光材料から光キャリアを収集できるようにするべく感光材料を電気バイアスするために使用される。６６３は、有機物質またはポリマー封止材料（例えパリレン）、あるいはＳｉ３Ｎ４等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも１つから成っていてもよいパッシベーション層である。６６３は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。６５５は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラー・フィルタ・アレイ層である。６６７は、感光材料６５９上への光の集束を補助するマイクロレンズである。

図７Ａは、感光材料がシリコンダイオードと密接に接触して結合されている、背面照射されたＣＭＯＳ画像センサ画素の断面を示す。７０５は、上に画像センサが形成されたシリコン基板を示す。７０７はシリコン内に形成されたダイオードを示す。７０３は金属相互接続部であり、７０１は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。７０９は、画像化される光の主要な吸収場所である感光材料である。７１１は、感光材料から光キャリアを収集できるようにするべく、感光材料を電気バイアスするために使用される透明電極である。７１３は、有機物質またはポリマー封止材料（例えパリレン）、あるいはＳｉ３Ｎ４等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも１つから成っていてもよいパッシベーション層である。７１３は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。７１５は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラー・フィルタ・アレイ層である。７１７は、感光材料７０９上への光の集束を補助するマイクロレンズである。

図７Ｂは、感光材料がシリコンダイオードと密接に接触して結合された、背面照射されたＣＭＯＳ画像センサ画素の断面図を示す。７３５は、画像センサが上に製造されたシリコン基板である。７３７は、シリコン内に形成されたダイオードを示す。７３３は金属層相互接続部であり、７３１は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。７４１は、画像化される光の主要な吸収場所である感光材料である。７４３は、感光材料から光キャリアを収集するべく、感光材料を電気バイアスするために使用される透明電極である。７４５は、有機物質またはポリマー封止材料（例えパリレン）、あるいはＳｉ３Ｎ４等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも１つから成っていてもよいパッシベーション層である。７４５は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。７４７は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラー・フィルタ・アレイ層である。７４９は、感光材料「５」上への光の集束を補助するマイクロレンズである。７３９は感光材料７４１とダイオード７３７の間にある材料である。７３９は追加の埋め込み層とも称される。例示的な実施形態はｐ型シリコン層を含む。例示的な実施形態は、半導体等の非金属材料を含み、および／または、ポリマー材料および／または有機材料を含むこともできる。実施形態では、材料７３９は、電荷が感光材料からダイオードへと流れることができる十分な伝導性を持った経路を設けることができるが、しかし、これは金属相互接続部ではない。実施形態において、７３９は、この例示的実施形態ではダイオード表面を不動態化し、埋め込みダイオードを作成する（この追加層の頂上にある感光材料の代わりとなる）べく機能する。

図８は、感光材料がシリコンチップに背面から結合されている、背面照射された画像センサの回路図である。８０１は、感光材料（下向き矢印が入った円で示す）を照射している光を示す。８０３は、感光材料をバイアスする電極である。これは、透明電極（図７Ａの７１１）、または電気バイアスを提供するために使用されるシリコン基板（図７Ｂの７４３）の領域に相当する。８０５はシリコンダイオードである（図６Ａ、図６Ｂ、図６Ｃ、図７Ａ、図７Ｂ中の、それぞれ６０３、６３３、６５３、７０７、７３７に相当する）。８０５は電荷蓄積部とも称される。８０５は埋め込みダイオードとも称される。８０７はシリコン（金属）の前面にある電極であり、Ｍ１のトランジスタゲートにつながれている。８０９はトランジスタＭ１であり、ダイオードを、センスノードと読み出し回路のその他の部分とから分離させている。このトランジスタのゲートが８０７である。電荷をダイオードとセンスノード８１１の間で転送するために、このゲートに転送信号が供給される。８１１はセンスノードである。センスノードはダイオードから分離されており、これが読み出しスキームに柔軟性を与える。８１３はシリコン（金属）の前面にある電極であり、Ｍ２のトランジスタゲートにつながれている。８１５はシリコン（金属）の前面にある電極であり、Ｍ２のトランジスタドレインにつながれている。８１５は基準電位部と称される。８１５はリセットのためのＶＤＤを提供できる。８１７はトランジスタＭ２であり、リセット装置として機能する。これは、読み出し実行前にセンスノードを初期化するために使用される。さらに、集積前に（Ｍ１とＭ２の両方が電源オン状態である時）ダイオードを初期化するためにも使用される。このトランジスタのゲートは８１３である。センスノード８１１をリセットするために、このゲートにリセット信号が供給される。８１９はトランジスタＭ３であり、センスノード電圧の読み出しに使用される。８２１はトランジスタＭ４であり、画素を読み出しバスと接続するために使用される。８２３はシリコン（金属）の前面に設けられた電極であり、Ｍ４のゲートにつながれている。電極数値が高い場合は、画素が読み出しバスｖｃｏｌを駆動している。８２５は読み出しバスｖｃｏｌである。８０１、８０３、８０５はシリコンの背面に設けられている。８０７〜８２５はシリコンの前面に設けられ、金属スタックとトランジスタを含む。

図８を参照すると、背面の設備の説明を補うために対角線が含まれている。この線の右側にあるトランジスタは、前面側に形成されている。対角線左側のダイオードと感光材料は背面側にある。ダイオードは背面側から基板を通り、前面側付近にまで延びている。これにより、電荷を画素回路のダイオードからセンスノード８１１へ転送するために、前面側のトランジスタ間に接続が形成される。

図８を参照すると、画素回路は、感光材料を除き、すべての回路素子のセットとして定義できる。画素回路は読み出し回路を含み、読み出し回路はソース・フォロワ・トランジスタ８１９と、行選択ゲート８２３を設けた行選択トランジスタ８２１と、列読み出し部８２５とを設けている。

図１２を参照すると、実施形態において画素回路は次の方法で動作する。
第１リセット（図１２の「ａ」）を実行して、センスノード（図８の８１１）とダイオード（図８の８０５）を結合前にリセットする。トランジスタ（図８の８１７）をリセットし、第１リセット中に電荷転送トランジスタ（図８の８０９）を開く。これにより、センスノード（図８の８１１）が基準電位（例えば３ボルト）にリセットされる。ダイオードは、空乏化されると、固定電圧に据え置かれる。ダイオードが据え置かれるこの固定電圧は、「ダイオードの空乏電圧」と称される。リセットによってダイオードが空乏化し、これによりダイオードの電圧がリセットされる（例えば１ボルト）。電圧は据え置かれているので、センスノードと同じ電圧レベルには達しない。

次に、電荷転送トランジスタ（図８の８０９）が閉じ（図１２の「ｂ」）、センスノードをダイオードからアイソレートする結合期間が開始する。
結合期間中に、電荷が感光材料からダイオード内に結合される（図１２の「ｃ」）。感光性膜をバイアスする電極の電圧はダイオードよりも低いので（例えば０ボルト）、材料全体に電圧差が生じ、電荷がダイオードに結合される。電荷は、材料とダイオードの間の非金属接触領域を介して結合される。実施形態では、これは感光材料とダイオードのｎドープ領域との間の接合部である。実施形態では、感光材料とダイオードの間に他の非金属層（例えばｐ型シリコン）が存在する。感光材料との界面によってダイオードが埋め込まれ、さらに、ホール蓄積層を提供することで、ｎドープ領域の表面が不動態化される。これにより、ダイオードの頂面に形成された酸化シリコンによって発生するノイズと暗電流が低減する。

結合期間の後、読み出しの直前にセンスノードの第２リセット（図１２の「ｄ」）が起こる（ダイオードがアイソレートされたまま、リセットトランジスタがオンになる）。これにより、読み出しのための周知の開始電圧が提供され、結合期間中にセンスノードに導入されたノイズ／漏電が除去される。画素読み出しのためのこの二重リセット工程は「真の相関二重サンプリング」と称される。

次に、リセットトランジスタが閉じ、電荷転送トランジスタが開き（図１２の「ｅ」）、電荷がダイオードからセンスノードへ転送され、この電荷がソース・フォロワおよび列ラインを介して読み出される。

図６Ａを参照すると、感光性付与材料６０９を使用することで、対象のスペクトル範囲に亘りシリコンよりも短い吸収長が得られる。感光性付与材料は、１ｕｍ以下の吸収長を提供する。

図６Ａを参照すると、感光性付与材料６０９から、ダイオード６０３を介してその下の読み出し結合された回路への高効率の光キャリア転送が達成される。
図６Ａを参照すると、既述のシステムは、ダイオード６０３を介して感光材料６０９とシリコン読み出し回路を結合することでで、暗電流および／またはノイズ、および／または光反応の感光性不均一性、および／または暗電流不均一性の最小化を達成できる。

図６Ａを参照すると、感光材料６０９の例は、コロイド状量子ドットから成る緻密な薄膜を含む。この薄膜の構成材料には、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｂｉ２Ｓ３、Ｉｎ２Ｓ３、Ｉｎ２Ｓｅ３、ＳｎＳ、ＳｎＳｅ、ＳｎＴｅ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅが含まれる。ナノ粒子は直径１〜１０ｎｍであってもよく、実質的に単分散されていてもよい、つまり寸法と形状が実質的に同一であってもよい。これらの材料は、有機リガンドおよび／または架橋剤を含んでいてもよく、これらは、表面不動態化を補助し、組み合わせることで量子ドット間の電荷転送を促進する長さと伝導性を備えている。

図６Ａを参照すると、感光材料６０９の例は、対象の波長範囲のいくつかまたはすべてに含まれる光を強力に吸収する有機材料で構成された薄膜を含む。構成材料には、Ｐ３ＨＴ、ＰＣＢＭ、ＰＰＶ、ＭＥＨ−ＰＰＶ、さらに、銅フタロシアニンおよび関連する金属フタロシアニンが含まれる。

図６Ａを参照すると、感光材料６０９の例は、ＣｄＴｅ、「銅とインジウム、ガリウム、セレン化合物（ジセレニド）」（ＣＩＧＳ）、Ｃｕ２ＺｎＳｎＳ４（ＣＺＴＳ）、またはＡｌＧａＡｓ等のＩＩＩ−Ｖ族材料を含む、無機材料から成る薄膜を備えている。

図６Ａを参照すると、利点の中でもとりわけ暗電流を低減する方法で、感光材料６０９をダイオード６０３と直接結合できる。感光材料６０９とシリコンダイオード６０３の直接結合により、ダイオード表面上の界面トラップに伴う暗電流が低減する。この概念は、電荷をダイオードから浮遊センスノード内にほぼ完全に転送可能とすることで、真の相関二重サンプリングオペレーションを可能にする。

図６Ａ、図６Ｂ、図６Ｃを参照すると、各々の感光性付与材料６０９、６４１、６５９は前面照射された画像センサと結合することが可能で、これによりこの画像センサの感度を増大し、クロストークを低減するべく機能することができる。感光性付与材料６０９、６４１、６５９と、これに対応する各ダイオード６０３、６３３、６５３との間に電気接続が形成される。

図７Ａ、図７Ｂを参照すると、それぞれの感光性付与材料７０９、７４１を背面照射された画像センサと結合することが可能で、これによりこの画像センサの感度を増大し、クロストークを低減させるように機能することができる。第１ウェーハの頂部に第２ウェーハを付加し、シンニング（薄膜化）を施し、さらなる任意の注入および表面処理を行うと、実質的に平坦なシリコン表面となる。この材料に感光性付与材料７０９、７４１を結合することができる。

感光性付与材料の電気バイアスは、実質的に側方または垂直方向において達成できる。
図６Ａを参照すると、これは実質的に垂直バイアスのケースと称することができ、ダイオード６０３と頂部電極６１１の間の感光性付与材料６０９に亘りバイアスが提供される。このケースでは、頂部電極６１１は、感知する光の波長を透過させることが望ましい。頂部電極６１１の形成に使用できる材料の例には、Ｍｏ０３、ＩＴＯ、ＡＺＯや、ＢＰｈｅｎ等の有機材料や、アルミニウム、銀、銅、ニッケル等の金属の極薄膜が含まれる。

図６Ｂを参照すると、これは実質的に側方または共面バイアスのケースと称することができ、ダイオード６３３とシリコン基板電極６３９の間の感光性付与材料６４１に亘りバイアスが提供される。

図６Ｃを参照すると、これは一部側方、一部垂直バイアスのケースと称することができ、ダイオード６５３と電極６６１の間の感光性付与材料６５９に亘りバイアスが提供される。

図９は、画像センサデバイスの断面を示す。９０１は基板であり、さらに回路、金属、層間誘電体、頂部金属を含むことができる。９０３は、９０１内、そして恐らく９０５内の金属を用いてこれらに接触している連続的な感光材料である。９０５は透明または部分的に透明であるか、波長選択的に透明な材料であり、９０３の頂部に設けられている。９０７は、デバイス頂部からの入射し、領域９０５上に非直角的に到達する光が、隣接する画素（例えば９０９）に伝達されないようにする半透明材料であり、この隣接する画素への光の伝達が生じた場合、これは光学的クロストークと称される。

図１０は画像センサデバイスの断面を示す。１００１は基板であり、さらに回路、金属、層間誘電体、頂部金属を含むことができる。１００３は、１００１内、そして恐らく１００５内の金属を用いてこれらに接触している感光材料である。１００５は透明または部分的に透明であるか、波長選択的に透明な材料であり、１００３の頂部に配置されている。１００７は、デバイス頂部からの入射し、領域１００５上に、そしてそこから１００３上に非直角的に到達する光が、隣接する画素（例えば１００９または１０１１）に伝達されないようにする半透明材料であり、この隣接する画素への光の伝達が生じた場合、これは光学的または電気的な、あるいは光学的および電気的なクロストークと称される。

図１１Ａ〜図１１Ｆは、図９に示したもの等の光学的クロストーク低減構造の製造手段を断面図で示す。図１１Ａは、感光材料１１０３とこれに続く１または複数の層１１０５とが上に付着した基板１１０１を示し、層１１０５には封止材、パッシベーション材料、誘電体、カラー・フィルタ・アレイ、マイクロレンズ材料がその例として含まれる。図１１Ｂでは、画素化された領域を画定するために、層１１０５がパターン処理、エッチング処理されている。図１１Ｃでは、図１１Ｂに示した構造上を一面の金属１１０７が付着して覆っている。図１１Ｄでは、図１１Ｃの構造を、方向性を持ってエッチングし、１１０７から水平面上の領域を除去し、垂直面上の領域は残している。これにより得られた垂直な金属層が、仕上がり構造で隣接する画素同士の間において光を弱める。図１１Ｅでは、さらなるパッシベーション／封止／カラー／マイクロレンズの１または複数の層を１１０９として付着させている。図１１Ｆでは、構造は平坦化されている。

図９を参照すると、感光層９０３とカラー・フィルタ・アレイ（９０５の頂部）の間のパッシベーション層にできた凹部の側壁に、反射性材料の薄膜９０７（例えば、材料により１０〜２０ｎｍ）を付着させることで、画素間の光学的クロストークを低減することができる。層９０５は側壁に付着されているため、その最小厚みはリソグラフィ工程の最小限界寸法によってではなく、材料の光学特性によってのみ画定される。

実施形態では、薄い、（例えば５〜１０ｎｍ）誘電体透明エッチング停止層をブランケット膜として感光材料上に付着させた。このエッチング停止層の上に、より薄い（例えば５０〜２００ｎｍ）同様の透明誘電体パッシベーション層（Ｓｉ０２）を付着させた。単位当たりの画素のサイズのチェッカーボードパターンをエッチングし、トポロジー上に１０ｎｍのアルミニウム金属層を、コンフォーマル法（例えば、化学蒸着法（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積法（ＡＬＤ））によって付着させ、次に、方向性（異方性）反応性イオンプラズマエッチング工程によって、パターンの凹型部分の底部から金属を除去した。凹型範囲を同じ透明なパッシベーション誘電体（ＳｉＯ２）でいっぱに充填して、例えば化学機械研磨か背面エッチングのいずれかによって平坦化処理を施せる程十分に厚い膜を提供した。上記処理は、余剰のＳｉＯ２と、さらに水平面上の残留金属膜とを除去する。これと類似の処理を、ＣＦＡ層またはマイクロレンズ層のアイソレーションにも適用できる。

図９を参照すると、垂直金属層９０７は、光反応を大幅に損失することなく、小型画素間の光アイソレーションを向上させることができる。
図１０を参照すると、感光材料１００３を介した画素の光アイソレーションについて、次の構造および処理を採用することができる。二重露光技術やインプリント技術等の高解像度リソグラフィ技術を用いて、感光材料の表面上にハードマスク保護パターンを形成する。マスクが最小寸法のグリッドを形成する（例えば、幅２２ｎｍまたは１６ｎｍ）。露出された感光材料を、異方性反応性イオンプラズマエッチング工程を用いて、感光層の全体または主要部分に亘りエッチングする。形成された凹部を例えば、（ａ）光子を完全な内部反射によって画素内部に戻すために必要な屈折率を備えた１つ以上の誘電材料で充填する、または、（ｂ）露出させた感光材料を酸化させて、凹部の側壁に厚さ約１〜５ｎｍの電気アイソレーション層を形成し、その他の自由空間を、例えば従来の真空メタライゼーション工程を用いて、アルミニウム等の反射性金属材料で充填する。感光材料の表面上に残留した金属を、湿式または乾式エッチング、あるいは機械研磨によって除去する。

Claims (78)

1. 画像センサであって、
   半導体基板と、
   光を受光するように位置付けられる感光材料を前記半導体基板上にそれぞれ備える複数の画素領域と、
   前記半導体基板上に形成された電荷蓄積部と読み出し回路とを備える各画素領域の画素回路と、
   前記各画素領域の前記電荷蓄積部と前記感光材料との間の非金属接触領域と、を備え、
   前記電荷蓄積部は前記非金属接触領域を介して前記各画素領域の前記感光材料と電気的に導通されている、画像センサ。
2. 前記電荷蓄積部は前記半導体基板のドープ領域からなる、請求項１に記載の画像センサ。
3. 前記電荷蓄積部は前記半導体基板のｎ型領域からなる、請求項１に記載の画像センサ。
4. 前記電荷蓄積部はダイオードからなる、請求項１〜３のいずれか一項に記載の画像センサ。
5. 前記電荷蓄積部はｎ型シリコンダイオードからなる、請求項１〜４のいずれか一項に記載の画像センサ。
6. 前記電荷蓄積部は埋め込みダイオードからなる、請求項１〜５のいずれか一項に記載の画像センサ。
7. 前記埋め込みダイオードは、前記半導体基板のｎ型領域上にｐ型の感光材料層を備えている、請求項６に記載の画像センサ。
8. 前記感光材料はｐ型半導体材料からなる、請求項１〜７のいずれか一項に記載の画像センサ。
9. 前記非金属接触領域はｐｎ接合からなる、請求項１〜８のいずれか一項に記載の画像センサ。
10. 前記非金属接触領域はヘテロ接合からなる、請求項１〜９のいずれか一項に記載の画像センサ。
11. 前記感光材料は前記電荷蓄積部と直接的に電気的に導通されている、請求項１〜１０のいずれか一項に記載の画像センサ。
12. 前記感光材料は前記電荷蓄積部と直接接触（または直接結合）している、請求項１〜１１のいずれか一項に記載の画像センサ。
13. 前記感光材料は前記電荷蓄積部上にパッシベーション層を形成している、請求項１〜１２のいずれか一項に記載の画像センサ。
14. 前記感光材料は前記電荷蓄積部上にホール蓄積層を形成している、請求項１〜１３のいずれか一項に記載の画像センサ。
15. 前記電荷蓄積部は埋め込みダイオードからなり、前記埋め込みダイオードは前記半導体基板のｎ型領域上にｐ型の感光材料層を備えている、請求項１〜１４のいずれか一項に記載の画像センサ。
16. 前記感光材料は画像化される波長光を吸収する、請求項１〜１５のいずれか一項に記載の画像センサ。
17. 前記感光材料は該感光材料の層に入射する光から前記電荷蓄積部を実質的に遮蔽する、請求項１〜１６のいずれか一項に記載の画像センサ。
18. 前記非金属接触領域は前記感光材料と前記電荷蓄積部との間に少なくとも１層の材料層を備えている、請求項１〜１０のいずれか一項に記載の画像センサ。
19. 前記材料層はｐ型半導体材料からなる、請求項１８に記載の画像センサ。
20. 前記材料層はｐ型シリコン層からなる、請求項１８に記載の画像センサ。
21. 前記材料層は、半導体材料、ポリマー材料、及び有機材料からなる群より選択された材料からなる、請求項１８に記載の画像センサ。
22. 前記材料層は、電荷を流すための非金属導電路を前記感光材料と前記電荷蓄積部との間に提供する、請求項１８に記載の画像センサ。
23. 前記電荷蓄積部上の少なくとも１層の材料層により、前記感光材料の層に入射する光から前記電荷蓄積部を実質的に遮蔽する、請求項１〜２２のいずれか一項に記載の画像センサ。
24. 前記画素回路は前記半導体基板の第１側部上に形成された少なくとも１つのトランジスタを備えている、請求項１〜２３のいずれか一項に記載の画像センサ。
25. 前記半導体基板は前記半導体基板の第１側部上に金属相互接続部を備えている、請求項１〜２４のいずれか一項に記載の画像センサ。
26. 前記電荷蓄積部は前記半導体基板の前記第１側部上に形成されている、請求項２４または２５に記載の画像センサ。
27. 前記感光材料は前記半導体基板の前記第１側部上に位置している、請求項２４〜２６のいずれか一項に記載の画像センサ。
28. 前記半導体基板の金属相互接続層に開口部が形成されて前記電荷蓄積部が露出されており、前記感光材料は前記開口部を介して前記電荷蓄積部と結合されている、請求項１〜２７のいずれか一項に記載の画像センサ。
29. 前記感光材料の少なくとも一部は前記開口部内に位置している、請求項２８に記載の画像センサ。
30. 前記少なくとも１つの追加の非金属材料層が前記開口部内に含まれている、請求項２８に記載の画像センサ。
31. 前記電荷蓄積部は前記半導体基板の第２側部上に形成されている、請求項２４または２５に記載の画像センサ。
32. 前記感光材料は前記半導体基板の第２側部上に位置している、請求項２４、２５、または２８に記載の画像センサ。
33. 前記各画素領域の前記感光材料に近接した少なくとも１つの電極をさらに備える請求項１〜３２のいずれか一項に記載の画像センサ。
34. 前記電極が前記各画素領域の前記感光材料上に位置する透明電極からなる、請求項３３に記載の画像センサ。
35. 前記電極が前記各画素領域の前記感光材料に近接した側方電極である、請求項３３に記載の画像センサ。
36. 前記電極が前記各画素領域の前記感光材料の周囲のグリッド電極である、請求項３３に記載の画像センサ。
37. 前記電極が前記半導体基板の金属相互接続層と電気的に導通されている、請求項３３または３４に記載の画像センサ。
38. 前記電極が前記複数の画素領域に共通の電極である、請求項３３〜３７のいずれか一項に記載の画像センサ。
39. 前記電極が前記感光材料をバイアスするように構成されている、請求項３３〜３８のいずれか一項に記載の画像センサ。
40. 前記電極が接地されている、請求項３３〜３９のいずれか一項に記載の画像センサ。
41. 前記電極が、前記電荷蓄積部を形成している埋め込みダイオードの空乏電圧よりも低い電圧を印加するように構成されている、請求項３３〜４０のいずれか一項に記載の画像センサ。
42. 前記画素回路はさらにセンスノードを備えている、請求項１〜４１のいずれか一項に記載の画像センサ。
43. 前記センスノードは前記半導体基板のドープ領域からなる、請求項４２に記載の画像センサ。
44. 前記センスノードと前記電荷蓄積部との間に電荷転送トランジスタをさらに備え、前記電荷転送トランジスタは、そのゲートに転送信号が供給されると、前記センスノードと前記電荷蓄積部との間で電荷を選択的に転送する、請求項４２または４３に記載の画像センサ。
45. 前記読み出し回路は、ソース・フォロワ・トランジスタと、該ソース・フォロワ・トランジスタを列読み出しラインに選択的に結合するための行選択トランジスタとを備えている、請求項１〜４４のいずれか一項に記載の画像センサ。
46. 前記画素回路は、前記センスノードと基準電位部との間にリセットトランジスタをさらに備え、前記リセットトランジスタは、そのゲートにリセット信号が供給されると、前記センスノードの電圧を選択的にリセットする、請求項４２〜４４のいずれか一項に記載の画像センサ。
47. 前記画素回路内には４個のトランジスタが含まれている、請求項１〜４６のいずれか一項に記載の画像センサ。
48. 前記画素回路が、結合期間中に前記感光材料からの電荷を前記電荷蓄積部に結合するように構成されており、前記電荷は前記非金属接触領域を介して前記感光材料から前記電荷蓄積部へ転送される、請求項１〜４７のいずれか一項に記載の画像センサ。
49. 結合期間中に前記各画素領域の前記感光材料によって吸収された光の強度に基づく電荷が前記電荷蓄積部へ転送される、請求項１〜４８のいずれか一項に記載の画像センサ。
50. 前記画素回路が相関二重サンプリングを用いて読み出し信号を提供するように構成されている、請求項１〜４９のいずれか一項に記載の画像センサ。
51. 前記画素回路が、第１リセットを実行するように構成されており、前記第１リセットにおいて、センスノードが基準電位にリセットされ、前記電荷蓄積部は該電荷蓄積部を形成している埋め込みダイオードの空乏電圧にリセットされる、請求項１〜５０のいずれか一項に記載の画像センサ。
52. 前記第１リセットの間においてリセットトランジスタと前記電荷転送トランジスタとが開放される、請求項５１に記載の画像センサ。
53. 電荷転送トランジスタは結合期間の間において閉じられる、請求項１〜５２のいずれか一項に記載の画像センサ。
54. 結合期間中に電極から前記感光材料に電圧差が与えられる、請求項１〜５３のいずれか一項に記載の画像センサ。
55. 前記画素回路は、読み出しの前にセンスノードの第２リセットを実行するように構成されており、前記第２リセットの間、電荷転送トランジスタが閉じられるとともにリセットトランジスタが開かれる、請求項１〜５４のいずれか一項に記載の画像センサ。
56. 前記画素回路は、前記第２リセット後に前記電荷蓄積部からの電荷を読み出しのために前記センスノードへ転送するように構成されており、読み出しのために前記電荷蓄積部からの前記電荷が転送されている間、前記電荷転送トランジスタが開かれるとともに前記リセットトランジスタが閉じられる、請求項５５に記載の画像センサ。
57. 前記感光材料は単分散ナノ結晶を備えている、請求項１〜５６のいずれか一項に記載の画像センサ。
58. 前記感光材料は、前記各画素領域の電極と前記電荷蓄積部とに接触した、相互接続されるナノ結晶粒子の連続膜を備えている、請求項１〜５７のいずれか一項に記載の画像センサ。
59. 前記ナノ結晶粒子は、複数のナノ結晶コアと、前記複数のナノ結晶コア上のシェルとを備えている、請求項５８に記載の画像センサ。
60. 前記複数のナノ結晶コア同士は融合されている、請求項５９に記載の画像センサ。
61. 前記複数のナノ結晶コアはリンカー分子と電気的に相互接続している、請求項５９または６０に記載の画像センサ。
62. 前記画素領域間の略境界における水平面に配置された遮光層を用いて、前記画素領域間の光アイソレーションが達成される、請求項１〜６１のいずれか一項に記載の画像センサ。
63. 前記遮光層が、Ａｌ、ＴｉＮ、Ｃｕ、Ｎｉ、Ｍｏ、ＴｉＯｘＮｙ、Ｗの群から選択された材料から成る、請求項６２に記載の画像センサ。
64. 前記遮光層は、５ｎｍ〜１００ｎｍの範囲の幅を持つ材料から成る、請求項６２に記載の画像センサ。
65. 前記遮光層は、５ｎｍ〜１００ｎｍの範囲の幅を持つ材料から成る、請求項６２に記載の画像センサ。
66. 画像センサであって、
    半導体基板と、
    光を受光するように位置付けられる感光材料を前記半導体基板上にそれぞれ備える複数の画素領域と、
    前記半導体基板のドープ領域と該ドープ領域上における前記感光材料の一部とを備える埋め込みダイオードと、
    を備える画像センサ。
67. 前記感光材料と前記ドープ領域との間の界面はｐｎ接合を形成している、請求項６６に記載の画像センサ。
68. 前記感光材料と前記ドープ領域との間の界面はヘテロ接合を形成している、請求項６６に記載の画像センサ。
69. 画像センサであって、
    半導体基板と、
    光を受光するように位置付けられる感光材料を前記半導体基板上にそれぞれ備える複数の画素領域と、
    前記半導体基板上に形成されたダイオードと、を備え、
    前記感光材料が前記ダイオードに直接接触して前記感光材料と前記ダイオードとの間が電気的に導通されている、画像センサ。
70. 前記感光材料とドープ領域との間の界面はｐｎ接合を形成している、請求項６９に記載の画像センサ。
71. 前記感光材料とドープ領域との間の界面はヘテロ接合を形成している、請求項６９に記載の画像センサ。
72. 画像センサから読み出しを行う方法であって、
    半導体基板上に感光材料を提供すること、
    前記感光材料を光に曝すこと、
    前記半導体基板上に形成された電荷蓄積部に、前記感光材料と前記電荷蓄積部との間の非金属接触領域を介して前記感光材料からの電荷を結合すること、を備える方法。
73. 前記電荷蓄積部は埋め込みダイオードである、請求項７２に記載の方法。
74. 前記埋め込みダイオードは前記感光材料に入射する光から実質的に遮蔽される、請求項７３に記載の方法。
75. 前記感光材料は、画像化される光が吸収される最初の場所である、請求項７２に記載の方法。
76. 画像センサから読み出しを行う方法であって、
    半導体基板上に感光材料を提供すること、
    前記感光材料を光に曝すこと、
    センスノードを基準電位にリセットするとともに埋め込みダイオードを空乏電圧レベルにリセットするための第１リセットを実行すること、
    結合期間中に前記埋め込みダイオードを前記センスノードからアイソレートすること、
    前記結合期間中に前記感光材料からの電荷を前記埋め込みダイオードに結合することであって、前記結合期間中に結合される電荷の量は、前記感光材料に入射する光の強度に依存する、前記結合すること、
    前記埋め込みダイオードを前記センスノードからアイソレートしている間、読み出しに先立って前記センスノードをリセットするための第２リセットを実行すること、
    前記第２リセット後に、前記埋め込みダイオードからの電荷を前記センスノードへ転送すること、
    前記センスノードから信号を読み出すこと、
    を備える方法。
77. 前記感光材料と前記埋め込みダイオードとの間で金属相互接続部が存在していない直接界面を介して前記感光材料から前記埋め込みダイオードに電荷が結合される、請求項７６に記載の方法。
78. 前記感光材料は前記ダイオードと界面を接してｐｎ接合を形成しており、その界面を介して前記感光材料から前記ダイオードに電荷が結合される、請求項７６に記載の方法。