KR20160140562A - 핀 전계 효과 트랜지스터(FinFET) 디바이스 및 이의 형성 방법 - Google Patents

핀 전계 효과 트랜지스터(FinFET) 디바이스 및 이의 형성 방법 Download PDF

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Abstract

핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물 및 FinFET 디바이스 구조물을 형성하는 방법이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 상에 형성된 분리 구조물을 포함한다. FinFET 디바이스 구조물은 기판 위로 연장되는 핀 구조물을 또한 포함하고, 핀 구조물은 분리 구조물에 내장된다. FinFET 디바이스 구조물은 핀 구조물 상에 형성된 에피택셜 구조물을 더 포함하고, 에피택셜 구조물은 오각형 유사 형상을 갖고, 에피텍셜 구조물과 핀 구조물 사이의 계면은 분리 구조물의 상부 표면보다 낮다.

Description

핀 전계 효과 트랜지스터(FinFET) 디바이스 및 이의 형성 방법{FIN FIELD EFFECT TRANSISTOR (FINFET) DEVICE AND METHOD FOR FORMING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 다음의 동시 계류 중인 공통으로 양도된 특허 출원에 관한 것으로, 발명의 명칭이 "Fin field effect transistor (FinFET) device and method for forming the same"(출원인 관리 번호 제TSMC 2014-0686호)이며 미국 특허 일련 번호 제14/517,209호에 관한 것이다.
반도체 디바이스는 퍼스널 컴퓨터, 셀룰러 폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 이용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체층, 전도성층, 및 반도체 물질층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소들을 형성하기 위해 리소그래피를 이용하여 다양한 물질층들을 패턴화함으로써 제조된다. 많은 집적 회로들은 통상적으로 단일 반도체 웨이퍼 상에 제조되고, 웨이퍼 상의 개별 다이들은 스크라이브 라인을 따라 집적 회로 사이를 절단함으로써 개별화된다. 개별 다이들은 통상적으로, 예를 들어, 멀티 칩 모듈에, 또는 다른 유형의 패키지에 별도로 패키징된다.
반도체 산업이 더욱 높은 디바이스 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두로부터의 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 입체적인 설계의 개발을 야기하였다. FinFET는 기판으로부터 연장된 얇은 수직 "핀" (또는 핀 구조물)으로 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 게이트가 핀 위에 제공된다. FinFET의 장점은 쇼트 채널 효과 및 높은 전류 흐름을 줄이는 것을 포함할 수 있다.
기존의 FinFET 디바이스 및 FinFET 디바이스를 제조하는 방법은 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다.
본 발명의 목적은 핀 전계 효과 트랜지스터(FinFET) 디바이스 및 이의 형성 방법을 제공하는 것이다.
일부 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 상에 형성된 분리 구조물을 포함한다. FinFET 디바이스 구조물은 기판 위로 연장되는 핀 구조물을 또한 포함하고, 핀 구조물은 분리 구조물에 내장된다. FinFET 디바이스 구조물은 핀 구조물 상에 형성된 에피택셜 구조물을 더 포함하고, 에피택셜 구조물은 오각형 유사 형상(pentagon-like shape)을 갖고, 에피텍셜 구조물과 핀 구조물 사이의 계면은 분리 구조물의 상부 표면보다 낮다.
일부 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 상에 형성된 분리 구조물을 포함한다. FinFET 디바이스 구조물은 기판 위로 연장되는 핀 구조물을 또한 포함하고, 핀 구조물은 분리 구조물로부터 돌출된다. FinFET 디바이스 구조물은 핀 구조물 상에 형성된 에피택셜 구조물을 더 포함하고, 에피택셜 구조물은 하부 표면 및 하부 표면에 인접한 제 1 표면을 포함하고, 하부 표면과 제 1 표면 사이의 각은 대략 90 도 내지 대략 175 도의 범위에 있다.
일부 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 방법이 제공된다. 방법은 기판을 제공하는 단계, 및 기판 상에 분리 구조물을 형성하는 단계를 포함한다. 방법은 또한 기판 위에 핀 구조물을 형성하는 단계를 포함하고, 핀 구조물은 분리 구조물에 내장된다. 방법은 핀 구조물의 상부 표면 및 측벽들 상에 핀 측벽 스페이서들을 형성하는 단계, 및 핀 구조물을 노출시키기 위해 핀 측벽 스페이서들을 제거하는 단계를 더 포함한다. 방법은 분리 구조물에 트렌치를 형성하기 위해 핀 구조물의 일부분 및 분리 구조물의 일부분을 리세스하는 단계를 포함한다. 방법은 트렌치로부터 에피택셜 구조물을 에피택셜 성장시키는 단계를 더 포함하고, 에피택셜 구조물은 핀 구조물 위에 형성되며, 에피텍셜 구조물과 핀 구조물 사이의 계면은 분리 구조물의 상부 표면보다 낮다.
본 발명에 따르면, 핀 전계 효과 트랜지스터(FinFET) 디바이스 및 이의 형성 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 배경도를 도시한다.
도 2a 내지 도 2f는 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다.
도 3은 본 발명개시의 일부 실시예들에 따라, 도 2f의 영역 A의 확대도를 도시한다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
실시예들의 일부 변형이 기술된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐서, 같은 참조 번호는 같은 요소를 나타내는데 이용된다. 추가적인 동작들이 상기 방법 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 동작들의 일부는 상기 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 실시예들이 제공된다. 도 1은 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(10)의 배경도를 도시한다. FinFET 디바이스 구조물(10)은 N형 FinFET 디바이스 구조물(NMOS)(15) 및 P형 FinFET 디바이스 구조물(PMOS)(25)을 포함한다.
FinFET 디바이스 구조물(10)은 기판(102)를 포함한다. 기판(102)은 실리콘 또는 다른 반도체 물질들로 구성될 수 있다. 대안적으로 또는 부가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 인듐 비화물(InAs), 또는 인듐 인화물(InP)과 같은 화합물 반도체로 구성된다. 일부 실시예들에서, 기판(102)은 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물(SiGeC), 갈륨 비소 인화물(GaAsP), 또는 갈륨 인듐 인화물(GaInP)과 같은 혼정 반도체로 구성된다. 일부 실시예들에서, 기판(102)은 에피택셜층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓인 에피택셜 층을 갖는다.
FinFET 디바이스 구조물(10)은 또한 기판(102)으로부터 연장되는 하나 이상의 핀 구조물(104)(예컨대, Si 핀)을 포함한다. 핀 구조물(104)은 선택적으로 게르마늄(Ge)을 포함할 수 있다. 핀 구조물(104)은 포토리소그래피 공정 및 에칭 공정과 같은 적합한 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 핀 구조물(104)은 건식 에칭 또는 플라즈마 공정을 이용하여 기판(102)으로부터 에칭된다.
일부 다른 실시예들에서, 핀 구조물(104)은 더블 패턴화 리소그래피(double-patterning lithography; DPL) 공정으로 형성될 수 있다. DPL 공정은 패턴을 두 개의 인터리브 패턴들로 분할함으로써 기판 상에 패턴을 구성하는 방법이다. DPL 공정은 향상된 피처 (예컨대, 핀) 밀도를 허용한다.
쉘로우 트렌치 분리(shallow trench isolation; STI) 구조물와 같은 분리 구조물(108)이 핀 구조물(104)을 둘러싸도록 형성된다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 핀 구조물(104)의 하위 부분은 분리 구조물(108)에 의해 둘러싸이고, 핀 구조물(104)의 상위 부분은 분리 구조물(108)로부터 돌출된다. 다시 말해서, 핀 구조물(104)의 일부분이 분리 구조물(108)에 내장된다. 분리 구조물(108)은 전기 방해 또는 크로스토크를 방지한다.
FinFET 디바이스 구조물(10)은 게이트 전극(110) 및 게이트 유전체층(도시되지 않음)을 포함하는 게이트 스택 구조물을 더 포함한다. 게이트 스택 구조물은 핀 구조물(104)의 중앙 부분 위에 형성된다. 일부 다른 실시예들에서, 다수의 게이트 스택 구조물들이 핀 구조물(104) 위에 형성된다.
일부 다른 실시예들에서, 게이트 스택 구조물은 더미 게이트 스택이고, 높은 열 예산 공정이 수행된 이후에 금속 게이트(metal gate; MG)로 나중에 교체된다.
게이트 유전체층(도시되지 않음)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 고유전율(하이-k)(high-k)를 갖는 유전체 물질(들), 또는 이들의 조합과 같은 유전체 물질들을 포함할 수 있다. 하이-k 유전체 물질의 예에는, 하프늄 산화물, 지르코늄 산화물, 알류미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 이산화물, 하프늄 탄탈룸 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 또는 이들의 조합 등을 포함한다.
게이트 전극(110)은 폴리실리콘 또는 금속을 포함할 수 있다. 금속은 탄탈룸 질화물(TaN), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 지르코늄(Zr), 백금(Pt), 또는 다른 적용 가능한 물질들을 포함한다. 게이트 전극(110)은 게이트 라스트 공정(또는 게이트 교체 공정)으로 형성될 수 있다. 일부 실시예들에서, 게이트 스택 구조물은 계면층, 캡핑층, 확산/장벽층, 또는 다른 적용 가능한 층들과 같은 추가적인 층들을 포함한다.
게이트 스택 구조물은 퇴적 공정, 포토리소그래피 공정 및 에칭 공정으로 형성된다. 퇴적 공정은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 유기 금속 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합을 포함한다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹)를 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함한다. 대안적으로, 포토리소그래피 공정은 마스크 없는 포토리소그래피, 전자 빔 기록, 및 이온 빔 기록과 같은 다른 적절한 방법에 의해 구현되거나 교체된다.
도 2a 내지 도 2f는 본 발명개시의 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다. 도 2a 내지 도 2f는 도 1의 화살표(1)를 따라 취해진 단면도를 도시하고, 화살표(1)는 x축에 평행하다.
도 2a를 참조하면, 제 1 하드 마스크층(112)이 게이트 전극(110) 상에 형성되고, 제 2 하드 마스크층(114)이 제 1 하드 마스크층(112) 상에 형성된다. 일부 실시예들에서, 제 1 하드 마스크층(112)은 실리콘 질화물, 실리콘 이산화물, 실리콘 산화물, 또는 다른 적용 가능한 물질들로 구성된다. 일부 실시예들에서, 제 2 하드 마스크층(114)은 실리콘 질화물, 실리콘 이산화물, 실리콘 산화물, 또는 다른 적용 가능한 물질들로 구성된다.
게이트 측벽 스페이서들(115)이 게이트 전극(110)의 대향 측벽들 상에 형성되고, 핀 측벽 스페이서들(105)이 핀 구조물(104)의 대향 측벽들 상에 형성된다. 게이트 측벽 스페이서들(115) 및 핀 측벽 스페이서들(105)은 독립적으로 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물(SiC), 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체 물질들을 포함한다.
그 뒤에, 하부 반사 방지 코팅(bottom anti-reflective coating; BARC) 층(202)이 게이트 측벽 스페이서들(115) 상에 형성된다. BARC 층(202)은 패턴화 공정 동안에 하드 마스크층들(112, 114)로의 패턴 전달을 향상시키기 위해 포토레지스트층 아래서 이용된다. 일부 실시예들에서, 주입 공정이 N형 FinFET 디바이스 구조물(NMOS)(15) 상에 수행되는 경우, BARC(202) 및 BARC(202) 상에 형성되는 포토레지스트(도시되지 않음)가 P형 FinFET 디바이스 구조물(PMOS)(25)의 게이트 전극(110)을 커버하기 위해 게이트 전극(110) 상에 형성된다.
그 뒤에, 본 발명개시의 일부 실시예들에 따라, 도 2b에 도시된 바와 같이, 포토레지스트(도시되지 않음) 및 BARC(202)는 에칭 공정에 의해 제거된다. 에칭 공정은 습식 에칭 공정 또는 건식 에칭 공정일 수 있다. 일부 실시예들에서, 제 1 건식 에칭 공정이 대략 3 mtorr 내지 대략 50 mtorr의 범위의 압력에서 동작된다. 일부 실시예들에서, 제 1 건식 에칭 공정에 이용되는 가스는 메탄(CH4), 질소(N2), 헬륨(He), 산소(O2) 또는 이들의 조합을 포함한다. 일부 실시예들에서, 제 1 건식 에칭 공정은 대략 50 W 내지 대략 1000 W의 범위의 전력으로 동작된다. 일부 실시예들에서, 제 1 건식 에칭 공정은 대략 20 ℃ 내지 대략 80 ℃의 범위의 온도에서 동작된다.
BARC(202)가 제거된 이후에, 본 발명개시의 일부 실시예들에 따라, 도 2c에 도시된 바와 같이, 게이트 측벽 스페이서들(115)의 일부분 및 핀 측벽 스페이서들(105)의 일부분이 제거된다. 보다 구체적으로, 게이트 측벽 스페이서들(115)의 상부 부분이 제거되어 제 2 하드 마스크층(114)을 노출시킨다. 핀 측벽 스페이서들(105)의 상부 부분이 제거되어 핀 구조물(104)을 노출시킨다.
*일부 실시예들에서, 게이트 측벽 스페이서들(115) 및 핀 측벽 스페이서들(105)이 실리콘 질화물로 구성되는 경우, 제 2 에칭 공정이 수행되어 실리콘 질화물을 제거한다. 일부 실시예들에서, 제 2 에칭 공정은 제 2 건식 에칭 공정이고, 대략 3 mtorr 내지 대략 50 mtorr의 범위의 압력에서 동작된다. 일부 실시예들에서, 제 2 건식 에칭 공정에 이용되는 가스는 플루오로메테인(CH3F), 디플루오메테인(CH2F2), 메탄(CH4), 아르곤(Ar), 브롬화 수소(HBr), 질소(N2), 헬륨(He), 산소(O2) 또는 이들의 조합을 포함한다. 일부 실시예들에서, 제 2 건식 에칭 공정은 대략 50 W 내지 대략 1000 W의 범위의 전력으로 동작된다. 일부 실시예들에서, 제 2 건식 에칭 공정은 대략 20 ℃ 내지 대략 70 ℃의 범위의 온도에서 동작된다.
제 2 건식 에칭 공정 이후에, 핀 측벽 스페이서들(105) 각각은 제 1 높이(H1)를 갖는다. 일부 실시예들에서, 제 1 높이(H1)는 대략 0.1 nm 내지 대략 50 nm의 범위에 있다.
게이트 측벽 스페이서들(115)의 일부분 및 핀 측벽 스페이서들(105)의 일부분이 제거된 이후에, 본 발명개시의 일부 실시예들에 따라, 도 2d에 도시된 바와 같이, 잔여 핀 측벽 스페이서들(105)이 제거된다. 핀 측벽 스페이서들(105)은 제 3 에칭 공정에 의해 제거된다. 제 3 에칭 공정은 습식 에칭 공정 또는 건식 에칭 공정일 수 있다.
일부 실시예들에서, 제 3 에칭 공정은 제 3 건식 에칭 공정이고, 대략 3 mtorr 내지 대략 50 mtorr의 범위의 압력에서 동작된다. 일부 실시예들에서, 제 3 건식 에칭 공정에 이용되는 가스는 플루오로메테인(CH3F), 디플루오메테인(CH2F2), 메탄(CH4), 아르곤(Ar), 브롬화 수소(HBr), 질소(N2), 헬륨(He), 산소(O2) 또는 이들의 조합을 포함한다. 일부 실시예들에서, 제 3 건식 에칭 공정은 대략 50 W 내지 대략 1000 W의 범위의 전력으로 동작된다. 일부 실시예들에서, 제 3 건식 에칭 공정은 대략 20 ℃ 내지 대략 70 ℃의 범위의 온도에서 동작된다.
FinFET 디바이스 구조물의 성능은 에피택셜 구조물(도 2f에 도시된 210)의 볼륨에 상대적이다. 핀 측벽 스페이서들(105)이 분리 구조물 상에 남아 있으면, 에피택셜 구조물(도 2f에 도시된 210)의 볼륨은 핀 측벽 스페이서들(105)에 의해 제한될 것이다. 큰 볼륨의 에피택셜 구조물을 획득하기 위해서, 핀 측벽 스페이서들(105) 전체가 제거된다는 것을 유념해야 한다. 다시 말해서, 어떠한 핀 측벽 스페이서들도 핀 구조물(104)에 인접하게 형성되지 않는다.
제 3 건식 에칭 공정 이후에, 본 발명개시의 일부 실시예들에 따라, 도 2e에 도시된 바와 같이, 핀 구조물(104)의 일부분이 제거된다. 그 뒤에, 분리 구조물(108)의 일부분이 제거된다. 핀 구조물(104) 및 분리 구 조물(108)은 독립적으로 건식 에칭 공정 또는 습식 에칭 공정과 같은 에칭 공정에 의해 제거된다.
도 2e에 도시된 바와 같이, 잔여 핀 구조물(104)의 상부 표면이 분리 구조물(108)의 상부 표면보다 낮다. 트렌치(204)가 핀 구조물(104)의 일부분 및 분리 구조물(108)의 일부분을 리세스함으로써 형성된다. 리세스 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함한다. 습식 에칭 공정에 이용되는 습식 에칭 용액은 암모니아수(NH4OH), 수산화 칼륨(KOH), 불화수소산(HF), 테트라메틸아모늄 하이드록사이드(TMAH), 다른 적용 가능한 용액, 또는 이들의 조합을 포함한다. 건식 에칭 공정은 바이어스 플라즈마 에칭 공정을 포함한다. 일부 실시예들에서, 바이어스 플라즈마 에칭 공정에 이용되는 가스는 테트라플루오르메탄(CF4), 트리플루오르화 질소(NF3), 육불화황(SF6) 또는 헬륨(He)을 포함한다.
에피택셜 구조물(도 2f에 도시된 210)은 트렌치(204)에 형성될 것이므로, 트렌치(204)의 크기는 잘 제어되어야 한다는 것을 유념해야 한다. 트렌치(204)는 하부 표면 및 하부 표면에 인접한 경사진 측벽들을 갖는다. 트렌치(204)는 하부 표면과 측벽 사이의 각(θ1) 및 깊이(D1)를 갖는다. 일부 실시예들에서, 깊이(D1)는 대략 0.1 nm 내지 대략 50 nm의 범위에 있다. 일부 실시예들에서, 트렌치(204)의 하부 표면과 측벽 사이의 각(θ1)은 대략 90 도 내지 대략 175 도의 범위에 있다. 각(θ1)이 너무 크면, 에피택셜 구조물(도 2f에 도시된 210)은 간격이 너무 커서 성장할 수가 없다. 각(θ1)이 너무 작으면, 에피택셜 구조물(도 2f에 도시된 210)의 볼륨은 작은 공간으로 제한될 것이고, 에피택셜 구조물은 더욱 작아질 것이다. 에피택셜 구조물의 디바이스 이동성은 볼륨에 영향을 받을 것이다.
핀 구조물(104)의 일부분 및 분리 구조물(108)의 일부분이 제거된 이후에, 본 발명개시의 일부 실시예들에 따라, 도 2f에 도시된 바와 같이, 에피택셜 구조물(210)이 핀 구조물(104) 상에 형성된다.
에피택셜 구조물(210)은 소스/드레인 에피택셜 구조물을 포함한다. 일부 실시예들에서, N형 FET(NFET) 디바이스가 요구되는 경우, 소스/드레인 에피택셜 구조물은 에피택셜하게 성장하는 실리콘(epi Si)을 포함한다. 대안적으로, P형 FET(PFET) 디바이스가 요구되는 경우, 소스/드레인 에피택셜 구조물은 에피택셜하게 성장하는 실리콘 게르마늄(SiGe)을 포함한다. 에피택셜 구조물(210)은 단일 층 또는 다수의 층을 가질 수 있다.
에피택셜 구조물(210)과 핀 구조물(104) 간의 계면은 분리 구조물(108)의 상부 표면보다 낮다는 것을 유념해야 한다. 에피택셜 구조물(210)은 트렌치(204)에 형성되고, 계속해서 위쪽으로 연장되어 오각형 유사 형상을 형성한다.
도 3은 본 발명개시의 일부 실시예들에 따라, 도 2f의 영역 A의 확대도를 도시한다. 도 3에 도시된 바와 같이, 에피택셜 구조물(210)은 오각형 유사 형상을 갖는다. 에피택셜 구조물(210)은 제 1 표면(210A), 제 2 표면(210B), 제 3 표면(210C), 제 4 표면(210D) 및 제 5 표면(210E)을 갖는다. 제 1 표면(210A), 제 2 표면(210B), 제 3 표면(210C) 및 제 4 표면(210D) 각각은 (111) 결정 방위를 갖는다.
제 1 표면(210A)과 제 2 표면(210B) 사이의 제 1 교차점(P1)이 분리 구조물의 상부 표면보다 높다. 제 3 표면(210C)과 제 4 표면(210D) 사이의 제 2 교차점(P2)이 분리 구조물의 상부 표면보다 높다. 제 1 교차점(P1) 및 제 2 교차점(P2)은 실질적으로 같은 레벨에 있다. 제 1 교차점(P1)은 분리 구조물(108)의 상부 표면으로부터 높이(H2)로 연장된다. 일부 실시예들에서, 높이(H2)는 대략 0.1 nm 내지 대략 50 nm의 범위에 있다. 제 5 표면(210E)과 제 1 표면(210A) 사이의 각(θ1)은 대략 90 도 내지 대략 175 도의 범위에 있다. 제 1 표면(210A)과 제 2 표면(210B) 사이의 각(θ2)은 대략 10 도 내지 대략 175 도의 범위에 있다.
도 3에 도시된 바와 같이, 에피택셜 구조물(210)은 높이(H3) 및 폭(W1)을 갖는다. 일부 실시예들에서, 높이(H3)는 대략 1 nm 내지 대략 100 nm의 범위에 있다. 높이(H3)가 매우 크면, 전기 저항이 낮아지게 된다. 높이(H3)가 매우 작으면, 전기 저항이 커지게 되어 디바이스 속도에 영향을 미친다. 일부 실시예들에서, 폭(W1)은 대략 1 nm 내지 대략 100 nm의 범위에 있다. 폭(W1)이 매우 크면, 에피택셜 구조물(210)은 이웃하는 것과 병합될 수 있어 쇼트 채널 효과를 일으킬 수 있다. 폭(W1)이 매우 작으면, 에피택셜 구조물(210)과 접촉하기 위한 콘택 윈도우가 좁아지게 될 것이므로, 회로 효과가 중단될 수 있다. 핀 구조물(104)은 폭(W2)을 갖는다. 일부 실시예들에서, 핀 구조물(104)의 폭(W2)은 에피택셜 구조물(210)의 폭(W1)보다 작다.
게다가, 에피택셜 구조물(210)의 높이(H3) 대 에피택셜 구조물(210)의 폭(W1)의 비(H3/W1)는 대략 1 내지 대략 100의 범위에 있다. 이 비율이 매우 크면, EPI 높이는 짧아져 저항 값에 영향을 미칠 것이다. 이 비율이 매우 작으면, EPI 볼륨은 더욱 작아져 디바이스의 장력을 줄일 것이다. 이들 모두는 디바이스의 이동도에 영향을 미칠 것이다.
에피택셜 구조물(210)은 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 원소 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs)와 같은 화합물 반도체 물질; 또는 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP)과 같은 반도체 합금을 포함한다.
에피택셜 구조물(210)은 epi 공정으로 형성된다. epi 공정은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정, 화학적 기상 증착(CVD) 공정[예컨대, 기상 에피택시(vapor-phase epitaxy; VPE), 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)], 분자 빔 에피택시, 다른 적용 가능한 epi 공정, 또는 이들의 조합을 포함할 수 있다. 에피택셜 구조물(210)의 형성 공정은 기체 전구체 및/또는 액체 전구체를 이용할 수 있고, 그것 하에 핀 구조물(104)의 조성과 상호 작용할 수 있다.
에피택셜 구조물(210)은 epi 공정 동안에 인시츄(in-situ) 도핑되거나 도핑되지 않을 수 있다. 예를 들어, 에피택셜 성장된 SiGe 에피택셜 구조물은 붕소로 도핑될 수 있고; 에피택셜 성장된 Si 에피택셜 구조물은 Si:C 에피택셜 구조물을 형성하기 위해 탄소로 도핑되거나, Si:P 에피택셜 구조물을 형성하기 위해 인으로 도핑되거나, 또는 SiCP 에피택셜 구조물을 형성하기 위해 탄소 및 인 양자 모두로 도핑될 수 있다. 도핑은 이온 주입 공정, 플라즈마 잠입 이온 주입(plasma immersion ion implantation; PIII) 공정, 가스 및/또는 고체 소스 확산 공정, 다른 적합한 공정, 또는 이들의 조합에 의해 달성될 수 있다. 에피택셜 구조물(210)은 또한 급속 써멀 어닐링 공정과 같은 어닐링 공정에 노출될 수 있다. 어닐링 공정은 도펀트를 활성화시키는데 이용된다. 어닐링 공정은 급속 써멀 어닐링(rapid thermal anneal; RTA) 공정 및/또는 레이저 어닐링 공정을 포함할 수 있다.
에피택셜 구조물(210)이 인시츄 도핑되지 않으면, 제 2 주입 공정(즉, 접합 주입 공정)이 수행되어 에피택셜 구조물(210)을 도핑한다.
핀 구조물(104)은 게이트 전극(110)에 의해 둘러싸이거나 래핑된 채널 영역(도시되지 않음)을 포함한다. 채널 영역은 FinFET 디바이스 구조물의 캐리어 이동도를 인에이블하기 위해 변형되거나 응력이 가해지고, FinFET 디바이스 구조물 성능을 향상시킨다는 점에서, 에피택셜 구조물(210)의 격자 상수는 기판(102)과 상이하다.
그 뒤에, FinFET 디바이스 구조물은 다른 구조물 또는 디바이스를 형성하기 위해 다른 공정들을 계속해서 겪을 수 있다. 일부 실시예들에서, 금속화는 종래의 비아 또는 콘택과 같은 수직 상호 접속부 및 금속 라인과 같은 수평 상호 접속부를 포함한다. 다양한 상호 접속 피처들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도체 물질들을 구현할 수 있다.
FinFET 디바이스 구조물의 성능은 에피택셜 구조물(210)의 볼륨에 상대적이다. 에피택셜 구조물(210)의 볼륨이 매우 작으면, FinFET 디바이스 구조물의 동작 속도는 너무 작아서 요구 사항을 충족할 수 없다.
앞서 언급한 바와 같이, 핀 측벽 스페이서들(105)이 분리 구조물(108) 상에 남아 있으면, 에피택셜 구조물의 성장 볼륨은 핀 측벽 스페이서들(105)에 의해 제한된다. 큰 볼륨의 에피택셜 구조물을 획득하기 위해서, 핀 측벽 스페이서들(105)이 완전히 제거된다. 게다가, 분리 구조물(108)의 일부분이 제거되어 트렌치(204)의 폭을 확대한다. 트렌치(204)는 깊이(D1) 및 각(θ1)을 갖도록 설계되므로, 에피택셜 구조물(210)은 성장 또는 연장되기 위해 더욱 많은 공간을 갖는다는 것을 유념해야 한다.
에피택셜 구조물(210)의 높이(H1) 및 볼륨은 트렌치(204)의 깊이(D1) 및 각(θ1)을 조정함으로써 제어된다는 것을 유념해야 한다. 일단 에피택셜 구조물(210)의 높이(H1) 및 볼륨이 잘 제어되면, FinFET 디바이스 구조물의 성능이 더욱 개선된다. 보다 구체적으로, FinFET 디바이스 구조물의 동작 속도가 더욱 증가된다. 게다가, 게이트 전극(110)의 저항은 감소될 수 있다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 실시예들이 제공된다. FinFET 디바이스 구조물은 기판 상에 형성된 분리 구조물, 및 기판 위로 연장되는 핀 구조물을 포함한다. 트렌치가 핀 구조물의 일부분 및 분리 구조물의 일부분을 리세스함으로써 형성된다. 에피택셜 구조물이 핀 구조물 상에 그리고 트렌치에 형성된다. 에피택셜 구조물은 게이트 스택 구조물에 인접하다. 에피택셜 구조물의 볼륨 및 높이는 트렌치의 깊이 및 각을 조정함으로써 제어된다. 일단 에피택셜 구조물의 볼륨이 효과적으로 제어되면, FinFET 디바이스 구조물의 성능이 더욱 개선된다. 보다 구체적으로, FinFET 디바이스 구조물의 동작 속도가 더욱 증가된다.
일부 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 상에 형성된 분리 구조물을 포함한다. FinFET 디바이스 구조물은 기판 위로 연장되는 핀 구조물을 또한 포함하고, 핀 구조물은 분리 구조물에 내장된다. FinFET 디바이스 구조물은 핀 구조물 상에 형성된 에피택셜 구조물을 더 포함하고, 에피택셜 구조물은 오각형 유사 형상을 갖고, 에피텍셜 구조물과 핀 구조물 사이의 계면은 분리 구조물의 상부 표면보다 낮다.
일부 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 상에 형성된 분리 구조물을 포함한다. FinFET 디바이스 구조물은 기판 위로 연장되는 핀 구조물을 또한 포함하고, 핀 구조물은 분리 구조물로부터 돌출된다. FinFET 디바이스 구조물은 핀 구조물 상에 형성된 에피택셜 구조물을 더 포함하고, 에피택셜 구조물은 하부 표면 및 하부 표면에 인접한 제 1 표면을 포함하고, 하부 표면과 제 1 표면 사이의 각은 대략 90 도 내지 대략 175 도의 범위에 있다.
일부 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 방법이 제공된다. 방법은 기판을 제공하는 단계, 및 기판 상에 분리 구조물을 형성하는 단계를 포함한다. 방법은 또한 기판 위에 핀 구조물을 형성하는 단계를 포함하고, 핀 구조물은 분리 구조물에 내장된다. 방법은 핀 구조물의 상부 표면 및 측벽들 상에 핀 측벽 스페이서들을 형성하는 단계, 및 핀 구조물을 노출시키기 위해 핀 측벽 스페이서들을 제거하는 단계를 더 포함한다. 방법은 분리 구조물에 트렌치를 형성하기 위해 핀 구조물의 일부분 및 분리 구조물의 일부분을 리세스하는 단계를 포함한다. 방법은 트렌치로부터 에피택셜 구조물을 에피택셜 성장시키는 단계를 더 포함하고, 에피택셜 구조물은 핀 구조물 위에 형성되며, 에피텍셜 구조물과 핀 구조물 사이의 계면은 분리 구조물의 상부 표면보다 낮다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(Fin field effect transistor; FinFET) 디바이스 구조물에 있어서,
    기판;
    상기 기판 상에 형성된 분리 구조물;
    상기 기판 위로 연장되는 핀 구조물 - 상기 핀 구조물은 상기 분리 구조물에 내장됨 - ; 및
    상기 핀 구조물 상에 형성된 에피택셜 구조물 - 상기 에피택셜 구조물은 제1 형상을 갖고, 상기 에피택셜 구조물과 상기 핀 구조물 사이의 계면은 상기 분리 구조물의 상부 표면보다 낮고, 상기 제1 형상의 하부면의 폭은 상기 분리 구조물의 상부 표면과 동일한 높이의 위치에서의 상기 제1 형상의 폭보다 작음 - ;
    을 포함하고,
    상기 에피택셜 구조물은 상기 핀 구조물의 상부 표면에 인접하는 측벽 표면을 포함하고, 상기 핀 구조물의 상부 표면과 상기 측벽 표면 사이의 각은 둔각인 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  2. 제 1 항에 있어서,
    상기 핀 구조물의 중앙 부분 위에 형성된 게이트 스택 구조물; 및
    상기 게이트 스택 구조물에 인접하게 형성된 게이트 측벽들
    을 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  3. 제 1 항에 있어서, 상기 에피택셜 구조물은 트렌치에 형성되고, 상기 분리 구조물의 트렌치는 0.1 nm 내지 50 nm의 범위의 깊이를 갖는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  4. 제 1 항에 있어서, 상기 에피택셜 구조물은 하부 표면, 및 상기 하부 표면에 인접한 상기 측벽 표면을 포함하고, 상기 하부 표면과 상기 측벽 표면 사이의 각은 90 도보다 크고 175 도 이하인 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  5. 제 1 항에 있어서, 상기 에피택셜 구조물은 소스/드레인 구조물을 포함하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  6. 제 1 항에 있어서, 상기 에피택셜 구조물은 제 1 폭을 갖고, 상기 핀 구조물은 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 큰 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  7. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물에 있어서,
    기판;
    상기 기판 상에 형성된 분리 구조물;
    상기 기판 위로 연장되는 핀 구조물; 및
    상기 핀 구조물 상에 형성된 에피택셜 구조물 - 상기 에피택셜 구조물은 하부 표면 및 상기 하부 표면에 인접한 제 1 표면을 포함하고, 상기 하부 표면과 상기 제 1 표면 사이의 각은 90 도보다 크고 175 도 이하인 것임 -
    을 포함하고,
    상기 에피택셜 구조물 및 상기 핀 구조물 사이의 계면은 상기 분리 구조물의 상부 표면보다 낮은 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  8. 제 7 항에 있어서,
    상기 핀 구조물의 중앙 부분 위에 형성된 게이트 스택 구조물을 더 포함하고,
    상기 에피택셜 구조물은 상기 게이트 스택 구조물에 인접하게 형성되는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  9. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 분리 구조물을 형성하는 단계;
    상기 기판 위에 핀 구조물을 형성하는 단계 - 상기 핀 구조물은 상기 분리 구조물에 내장됨 - ;
    상기 핀 구조물의 상부 표면 및 측벽들 상에 핀 측벽 스페이서들을 형성하는 단계;
    상기 핀 구조물을 노출시키기 위해 상기 핀 측벽 스페이서들을 제거하는 단계;
    상기 분리 구조물에 트렌치를 형성하기 위해 상기 핀 구조물의 일부분 및 상기 분리 구조물의 일부분을 리세스하는 단계; 및
    상기 트렌치로부터 에피택셜 구조물을 에피택셜 성장시키는 단계 - 상기 에피택셜 구조물은 상기 핀 구조물 위에 형성되며, 상기 에피택셜 구조물과 상기 핀 구조물 사이의 계면은 상기 분리 구조물의 상부 표면보다 낮음 -
    를 포함하고,
    상기 에피택셜 구조물은 상기 핀 구조물의 상부 표면에 인접하는 측벽 표면을 포함하고, 상기 핀 구조물의 상부 표면과 상기 측벽 표면 사이의 각은 둔각인 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 핀 구조물의 중앙 부분 위에 게이트 스택 구조물을 형성하는 단계; 및
    상기 핀 구조물 상에 게이트 측벽 스페이서들을 형성하는 단계
    를 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 방법.
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