DE102015104454A1 - Fin-feldeffekttransistor-bauelement (finfet-bauelement) und verfahren zum ausbilden eines finfet-bauelements - Google Patents

Fin-feldeffekttransistor-bauelement (finfet-bauelement) und verfahren zum ausbilden eines finfet-bauelements Download PDF

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Tung-Wen CHENG
Che-Cheng Chang
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Abstract

Eine Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) und ein Verfahren zum Ausbilden einer FinFET-Bauelementstruktur sind bereitgestellt. Die FinFET-Struktur umfasst ein Substrat, und das Substrat umfasst ein Kerngebiet und ein I/O-Gebiet. Die FinFET-Struktur umfasst eine erste geätzte Finnenstruktur, die im Kerngebiet ausgebildet ist, und eine zweite geätzte Finnenstruktur, die im I/O-Gebiet ausgebildet ist. Die FinFET-Struktur umfasst ferner mehrere Gatestapelstrukturen, die über der ersten geätzten Firmenstruktur und der zweiten geätzten Firmenstruktur ausgebildet sind, und eine Breite der ersten geätzten Finnenstruktur ist kleiner als eine Breite der zweiten geätzten Firmenstruktur.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist eine Continuation-in-Part der anhängigen US-Patentanmeldung Serien-Nr. 14/517,209, die am 17. Oktober 2014 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device and method for forming the same” trägt, und beansprucht außerdem die Priorität der vorläufigen US-Anmeldung Nr. 62/075,015, die am 4. November 2014 eingereicht wurde, die jeweils in ihrer Gänze hier durch Rückbezug aufgenommen sind. Diese Anmeldung ist mit der ebenfalls anhängigen und gemeinsam übertragenen US-Patentanmeldung Serien-Nr. 14/517,310 verwandt, die am 17. Oktober 2014 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device and method for forming the same” trägt, und die in ihrer Gänze hier durch Rückbezug aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielfalt von elektronischen Anwendungen, wie Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleiterbauelemente werden in der Regel gefertigt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Schichten aus einem Material über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden normalerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies (Nacktchips) auf dem Wafer werden durch Durchsägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden normalerweise separat, zum Beispiel in Multichip-Modulen oder in anderen Arten von Gehäusen, gehäust.
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, höheren Leistung und niedriger Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z. B. dem Fin-Feldeffekttransistor (FinFET). FinFETs werden mit einer dünnen vertikalen „Finne” (oder Finnen- oder Gratstruktur), die sich von dem Substrat erstreckt, gefertigt. Der Kanal des FinFETs wird in dieser vertikalen Finne ausgebildet. Ein Gate wird über der Finne bereitgestellt. Zu Vorteilen des FinFETs können eine Reduzierung der Kurzkanaleffekte und ein höherer Stromfluss gehören.
  • Obwohl bisherige FinFET-Bauelemente und Verfahren zum Fertigen von FinFET-Bauelementen für ihren vorgesehenen Zweck im Allgemeinen geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollkommen zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung.
  • 2A bis 2F zeigen Seitenansichten verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung.
  • 3 ist eine vergrößerte Darstellung eines Bereichs A von 2F gemäß einigen Ausführungsformen der Offenbarung.
  • 4 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung.
  • 5A bis 5C sind Querschnittsdarstellungen, die entlang der Linie AA von 4 gezeichnet sind.
  • 6A ist eine vergrößerte Darstellung eines Bereichs E von 5C gemäß einigen Ausführungsformen der Offenbarung.
  • 6B ist eine vergrößerte Darstellung eines Bereichs F von 5C gemäß einigen Ausführungsformen der Offenbarung.
  • 7 zeigt die Beziehung zwischen Zeit und Biasspannung des HVBP-Verfahrens (High-Voltage Bias Pulsing).
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Einige Abwandlungen der Ausführungsformen sind beschrieben. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen werden können, und einige der beschriebenen Vorgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
  • Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur oder -Einrichtung (FinFET-Bauelementstruktur) werden bereitgestellt. 1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) 10 gemäß einigen Ausführungsformen der Offenbarung. Die FinFET-Bauelementstruktur 10 umfasst eine n-Kanal-FinFET-Bauelementstruktur (NMOS) 15 und eine p-Kanal-FinFET-Bauelementstruktur (PMOS) 25.
  • Die FinFET-Bauelementstruktur 10 umfasst ein Substrat 102. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien gefertigt werden. Alternativ oder zusätzlich kann das Substrat 102 andere Elementhalbleitermaterialien, wie z. B. Germanium, umfassen. In einigen Ausführungsformen wird das Substrat 102 aus einem Verbindungshalbleiter, wie z. B. Siliciumcarbid (SiC), Galliumarsenid (GaAs), Indiumarsenid (InAs) oder Indiumphosphid (InP) gefertigt. In einigen Ausführungsformen wird das Substrat 102 aus einem Legierungshalbleiter, wie z. B. Siliziumgermanium (SiGe), Silizium-Germanium-Carbid (SiGeC), Galliumarsenidphosphid (GaAsP) oder Galliumindiumphosphid (GaInP) gefertigt. In einigen Ausführungsformen umfasst das Substrat 102 eine epitaktische Schicht. Zum Beispiel weist das Substrat 102 eine epitaktische Schicht, die über einem Bulk-Halbleiter liegt.
  • Die FinFET-Bauelementstruktur 10 umfasst außerdem eine oder mehrere Finnenstrukturen 104 (z. B. Si-Finnen), die sich von dem Substrat 102 erstrecken. Die Firmenstruktur 104 kann fakultativ Germanium (Ge) umfassen. Die Finnenstruktur 104 kann unter Verwendung geeigneter Prozesse, wie z. B. eines fotolithografischen oder Ätzprozesses, ausgebildet werden. In einigen Ausführungsformen wird die Finnenstruktur 104 unter Verwendung eines Trockenätz- oder Plasmaprozesses vom Substrat 102 geätzt.
  • In einigen anderen Ausführungsformen kann die Finnenstruktur 104 mithilfe eines Doppelstrukturierungs-Lithografieprozesses (double-patterning lithography, DPL) ausgebildet werden. Ein DPL-Prozess ist ein Verfahren zum Gestalten einer Struktur auf einem Substrat, indem die Struktur in zwei ineinander verschachtelte Strukturen aufgeteilt wird. Ein DPL-Prozess ermöglicht eine erhöhte Merkmaldichte (z. B. Finnendichte).
  • Eine Isolationsstruktur 108, wie z. B. eine STI-Struktur (flache Grabenisolation), wird derart ausgebildet, dass sie die Finnenstruktur 104 umgibt. In einigen Ausführungsformen ist ein unterer Abschnitt der Finnenstruktur 104 durch die Isolationsstruktur 108 umgeben, und ein oberer Abschnitt der Finnenstruktur 104 steht von der Isolationsstruktur 108 hervor, wie in 1 dargestellt. Mit anderen Worten ist ein Abschnitt der Finnenstruktur 104 in die Isolationsstruktur 108 eingebettet. Die Isolationsstruktur 108 verhindert elektrische Störungen oder Übersprechen.
  • Die FinFET-Bauelementstruktur 10 umfasst außerdem eine Gatestapelstruktur, die eine Gateelektrode 110 und eine Gatedielektrikumsschicht (nicht dargestellt) umfasst. Die Gatestapelstruktur wird über einem mittleren Abschnitt der Finnenstruktur 104 ausgebildet. In einigen anderen Ausführungsformen werden mehrfache Gatestapelstrukturen über der Finnenstruktur 104 ausgebildet.
  • In einigen anderen Ausführungsformen ist die Gatestapelstruktur ein Dummy-Gatestapel und wird später durch ein Metallgate (MG) ersetzt, nachdem Prozesse mit hohem thermischem Budget durchgeführt wurden.
  • Die Gatedielektrikumsschicht (nicht dargestellt) kann dielektrische Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, dielektrisches Material (dielektrische Materialien) mit hoher Dielektrizitätskonstante (high-k), oder Kombinationen davon umfassen. Zu Beispielen von High-k-Dielektrikumsmaterialien gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid und Aluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxynitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, dergleichen oder Kombinationen davon.
  • Die Gateelektrode 110 kann Polysilizium oder ein Metall umfassen. Das Metall umfasst Tantalnitrid (TaN), Nickel-Silizium (NiSi), Kobalt-Silizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Kobalt (Co), Zirkonium (Zr), Platin (Pt) oder andere geeignete Materialien. Die Gateelektrode 110 kann in einem Gate-Zuletzt-Prozess (gate last process) (oder einem Gateaustauschprozess) ausgebildet werden. In einigen Ausführungsformen umfasst die Gatestapelstruktur zusätzliche Schichten, wie z. B. Grenzflächenschichten, Abdeckschichten, Diffusions-/Sperrschichten oder andere geeignete Schichten.
  • Die Gatestapelstruktur wird mithilfe eines Abscheidungsprozesses, eines fotolithografischen Prozesses und eines Ätzprozesses ausgebildet. Der Abscheidungsprozess umfasst chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische CVD unter Verwendung von hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), Plattieren, andere geeignete Verfahren und/oder Kombinationen davon. Der fotolithografische Prozess umfasst ein Fotolackbeschichten (z. B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach der Belichtung, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. Hardbake). Der Ätzprozess umfasst einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon. Alternativ wird der fotolithografische Prozess durch andere geeignete Verfahren, wie z. B. maskenlose Fotolithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben, implementiert oder ersetzt.
  • 2A bis 2F zeigen Seitenansichten verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) gemäß einigen Ausführungsformen der Offenbarung. 2A bis 2F zeigen Seitenansichten, die entlang des Pfeils 1 von 1 gezeichnet wurden, und Pfeil 1 ist parallel zur X-Achse.
  • Unter Bezugnahme auf 2A wird eine erste Hartmaskenschicht 112 auf der Gateelektrode 110 ausgebildet, und eine zweite Hartmaskenschicht 114 wird auf der ersten Hartmaskenschicht 112 ausgebildet. In einigen Ausführungsformen wird die erste Hartmaskenschicht 112 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder anderen geeigneten Materialien gefertigt. In einigen Ausführungsformen wird die zweite Hartmaskenschicht 114 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder anderen geeigneten Materialien gefertigt.
  • Gateseitenwandspacer 115 werden auf den einander gegenüberliegenden Seitenwänden der Gateelektrode 110 ausgebildet, Finnenseitenwandspacer 105 werden auf den einander gegenüberliegenden Seitenwänden der Finnenstruktur 104 ausgebildet. Die Gateseitenwandspacer 115 und die Finnenseitenwandspacer 105 umfassen unabhängig voneinander dielektrische Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliciumcarbid (SiC), Siliziumoxynitrid oder Kombinationen davon.
  • Danach wird eine untere Antireflexbeschichtungsschicht (bottom anti-reflective coating, BARC) 202 auf den Gateseitenwandspacern 115 ausgebildet. Die BARC-Schicht 202 wird unter einer Fotolackschicht verwendet, um die Strukturübertragung auf die Hartmaskenschichten 112, 114 während eines Strukturierungsprozesses zu verbessern. Wenn die n-Kanal-FinFET-Bauelementstruktur (NMOS) 15 einem Implantationsprozess unterzogen wird, werden in einigen Ausführungsformen die BARC 202 und ein auf der BARC 202 ausgebildeter Fotolack (nicht dargestellt) auf der Gateelektrode 110 ausgebildet, um die Gateelektrode 110 in der p-Kanal-FinFET-Bauelementstruktur (PMOS) 25 abzudecken.
  • Danach werden der Fotolack (nicht dargestellt) und die BARC 202 mithilfe eines Ätzprozesses gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2B dargestellt. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. In einigen Ausführungsformen wird ein erster Trockenätzprozess bei einem Druck in einem Bereich von ungefähr 3 mTorr bis ungefähr 50 mTorr betrieben. In einigen Ausführungsformen umfasst das in dem ersten Trockenätzprozess verwendete Gas Methan (CH4), Stickstoff (N2), Helium (He), Sauerstoff (O2) oder Kombinationen davon. In einigen Ausführungsformen wird der erste Trockenätzprozess bei einer Leistung in einem Bereich von ungefähr 50 W bis ungefähr 1000 W betrieben. In einigen Ausführungsformen wird der erste Trockenätzprozess bei einer Temperatur in einem Bereich von ungefähr 20°C bis ungefähr 80°C betrieben.
  • Nachdem die BARC 202 entfernt wurde, werden ein Abschnitt der Gateseitenwandspacer 115 und ein Abschnitt der Finnenseitenwandspacer 105 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2C dargestellt. Insbesondere wird ein oberer Abschnitt der Gateseitenwandspacer 115 entfernt, um die zweite Hartmaskenschicht 114 freizulegen. Ein oberer Abschnitt der Finnenseitenwandspacer 105 wird entfernt, um die Finnenstruktur 104 freizulegen.
  • Wenn die Gateseitenwandspacer 115 und die Finnenseitenwandspacer 105 aus Siliziumnitrid gefertigt werden, wird in einigen Ausführungsformen ein zweiter Ätzprozess durchgeführt, um das Siliziumnitrid zu entfernen. In einigen Ausführungsformen ist der zweite Ätzprozess ein zweiter Trockenätzprozess und er wird bei einem Druck in einem Bereich von ungefähr 3 mTorr bis ungefähr 50 mTorr betrieben. In einigen Ausführungsformen umfasst das in dem zweiten Trockenätzprozess verwendete Gas Fluormethan (CH3F), Difluormethan (CH2F2), Methan (CH4), Argon (Ar), Bromwasserstoff (HBr), Stickstoff (N2), Helium (He), Sauerstoff (O2) oder Kombinationen davon. In einigen Ausführungsformen wird der zweite Trockenätzprozess bei einer Leistung in einem Bereich von ungefähr 50 W bis ungefähr 1000 W betrieben. In einigen Ausführungsformen wird der zweite Trockenätzprozess bei einer Temperatur in einem Bereich von ungefähr 20°C bis ungefähr 70°C betrieben.
  • Nach dem zweiten Trockenätzprozess weist jeder der Finnenseitenwandspacer 105 eine erste Höhe H1 auf. In einigen Ausführungsformen liegt die erste Höhe H1 in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm.
  • Nachdem der Abschnitt der Gateseitenwandspacer 115 und der Abschnitt der Finnenseitenwandspacer 105 entfernt wurden, werden die verbleibenden Finnenseitenwandspacer 105 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2D dargestellt. Die Finnenseitenwandspacer 105 werden mithilfe eines dritten Ätzprozesses entfernt. Der dritte Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein.
  • In einigen Ausführungsformen ist der dritte Ätzprozess ein dritter Trockenätzprozess und er wird bei einem Druck in einem Bereich von ungefähr 3 mTorr bis ungefähr 50 mTorr betrieben. In einigen Ausführungsformen umfasst das in dem dritten Trockenätzprozess verwendete Gas Fluormethan (CH3F), Difluormethan (CH2F2), Methan (CH4), Argon (Ar), Bromwasserstoff (HBr), Stickstoff (N2), Helium (He), Sauerstoff (O2) oder Kombinationen davon. In einigen Ausführungsformen wird der dritte Trockenätzprozess bei einer Leistung in einem Bereich von ungefähr 50 W bis ungefähr 1000 W betrieben. In einigen Ausführungsformen wird der dritte Trockenätzprozess bei einer Temperatur in einem Bereich von ungefähr 20°C bis ungefähr 70°C betrieben.
  • Die Leistung der FinFET-Bauelementstruktur steht im Verhältnis zum Volumen einer epitaktischen Struktur (z. B. der in 2F dargestellten 210). Wenn die Finnenseitenwandspacer 105 auf der Isolationsstruktur verbleiben, ist das Volumen einer epitaktischen Struktur (wie z. B. der in 2F dargestellten 210) durch die Finnenseitenwandspacer 105 begrenzt. Um ein großes Volumen der epitaktischen Struktur zu erhalten, ist zu beachten, dass die gesamten Finnenseitenwandspacer 105 entfernt werden. Mit anderen Worten sind keine Finnenseitenwandspacer zu der Finnenstruktur 104 benachbart ausgebildet.
  • Nach dem dritten Trockenätzprozess wird ein Abschnitt der Finnenstruktur 104 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 2E dargestellt. Danach wird ein Abschnitt der Isolationsstruktur 108 entfernt. Die Finnenstruktur 104 und die Isolationsstruktur 108 werden unabhängig voneinander mithilfe eines Ätzprozesses, wie z. B. eines Trockenätzprozesses oder eines Nassätzprozesses, entfernt.
  • Wie in 2E dargestellt, liegt eine obere Fläche der verbleibenden Firmenstruktur 104 niedriger als eine obere Fläche der Isolationsstruktur 108. Ein Graben 204 wird durch Aussparen eines Abschnitts der Finnenstruktur 104 und des Abschnitts der Isolationsstruktur 108 ausgebildet. Der Aussparungsprozess umfasst einen Trockenätzprozess, einen Nassätzprozess oder Kombinationen davon. Eine in dem Nassätzprozess verwendete Nassätzlösung umfasst Ammoniumhydroxid (H4OH), Kaliumhydroxid (KOH), Flusssäure (HF), Tetramethylammoniumhydroxid (TMAH), eine andere geeignete Lösung oder Kombinationen davon. Der Trockenätzprozess umfasst einen Biased-Plasma-Ätzprozess. In einigen Ausführungsformen umfasst das in dem Biased-Plasma-Ätzprozess verwendete Gas Tetrafluormethan (CF4), Stickstofftrifluorid (NF3), Schwefelhexafluorid (SF6) oder Helium (He).
  • Es ist zu beachten, dass die epitaktische Struktur (wie z. B. die in 2F dargestellte 210) in dem Graben 204 ausgebildet wird, und daher sollte die Größe des Grabens gut reguliert werden. Der Graben 204 weist eine untere Fläche und geneigte, mit der unteren Fläche verbundenen Seitenwände auf. Der Graben 204 weist eine Tiefe D1 und einen Winkel θ1 zwischen der unteren Fläche und der Seitenwand auf. In einigen Ausführungsformen liegt die Tiefe D1 in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm. In einigen Ausführungsformen liegt der Winkel θ1 zwischen der unteren Fläche und der Seitenwand des Grabens 204 in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad. Wenn der Winkel θ1 zu groß ist, verfügt die epitaktische Struktur (wie z. B. die in 2F dargestellte 210) über zu viel Raum zum Wachsen. Wenn der Winkel θ1 zu klein ist, ist das Volumen der epitaktischen Struktur (wie z. B. der in 2F dargestellten 210) durch einen kleinen Raum begrenzt, und die epitaktische Struktur wird kleiner. Die Bauelement-Ladungsträgerbeweglichkeit der epitaktischen Struktur wird durch das Volumen beeinflusst.
  • Nachdem der Abschnitt der Finnenstruktur 104 und der Abschnitt der Isolationsstruktur 108 entfernt wurden, wird eine epitaktische Struktur 210 auf der Finnenstruktur 104 gemäß einigen Ausführungsformen der Offenbarung ausgebildet, wie in 2F dargestellt.
  • Die epitaktische Struktur 210 umfasst eine epitaktische Source-/Drainstruktur. Wenn ein n-Kanal-FET-Bauelement (NFET-Bauelement) gewünscht wird, umfassen in einigen Ausführungsformen die epitaktischen Source-/Drainstrukturen ein epitaktisch aufgewachsenes Silizium (epi-Si). Wenn alternativ ein p-Kanal-FET-Bauelement (PFET) gewünscht wird, umfassen epitaktische Source-/Drainstrukturen ein epitaktisch aufgewachsenes Siliziumgermanium (SiGe). Die epitaktische Struktur 210 kann eine einzelne Schicht oder mehrere Schichten aufweisen.
  • Es ist zu beachten, dass die Grenzfläche zwischen der epitaktischen Struktur 210 und der Finnenstruktur 104 niedriger liegt als die obere Fläche der Isolationsstruktur 108. Die epitaktische Struktur 210 wird in dem Graben 204 ausgebildet und erstreckt sich durchgehend nach oben, um eine pentagonartige Form zu bilden.
  • 3 ist eine vergrößerte Darstellung eines Bereichs A von 2F gemäß einigen Ausführungsformen der Offenbarung. Wie in 3 dargestellt, weist die epitaktische Struktur 210 die pentagonartige Form auf. Die epitaktische Struktur 210 weist eine erste Fläche 210A, eine zweite Fläche 210B, eine dritte Fläche 210C, eine vierte Fläche 210D und eine fünfte Fläche 210E auf. Jede von der ersten Fläche 210A, einer zweiten Fläche 210B, einer dritten Fläche 210C, einer vierten Fläche 210D weist eine kristallographische(111)-Orientierung auf.
  • Ein erster Schnittpunkt P1 zwischen der ersten Fläche 210A und der zweiten Fläche 210B liegt höher als eine obere Fläche der Isolationsstruktur. Ein zweiter Schnittpunkt P2 zwischen der dritten Fläche 210C und der vierten Fläche 210D liegt höher als eine obere Fläche der Isolationsstruktur. Der erste Schnittpunkt P1 und der zweite Schnittpunkt P2 befinden sich im Wesentlichen auf gleicher Höhe. Der erste Schnittpunkt P1 erstreckt sich von der oberen Fläche der Isolationsstruktur 108 zu einer Höhe H2. In einigen Ausführungsformen liegt die Höhe H2 in einem Bereich von ungefähr 0,1 nm bis ungefähr 50 nm. Ein Winkel θ1 zwischen der fünften Fläche 210E und der ersten Fläche 210A liegt in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad. Ein Winkel θ2 zwischen der ersten Fläche 210A und der zweiten Fläche 210B liegt in einem Bereich von 10 Grad bis ungefähr 175 Grad.
  • Wie in 3 dargestellt, weist die epitaktische Struktur 210 eine Höhe H3 und eine Breite W1 auf. In einigen Ausführungsformen liegt die Höhe H3 in einem Bereich von ungefähr 1 nm bis ungefähr 100 nm. Wenn die Höhe H3 zu groß ist, nimmt der elektrische Widerstand ab. Wenn die Höhe H3 zu klein ist, wird der elektrische Widerstand höher, um die Geschwindigkeit des Bauelements zu beeinflussen. In einigen Ausführungsformen liegt die Breite W1 in einem Bereich von ungefähr 1 nm bis ungefähr 100 nm. Wenn die Breite W1 zu groß ist, kann sich die epitaktische Struktur 210 mit einer benachbarten Struktur verbinden und Kurzschlusseffekte verursachen. Wenn die Breite W1 zu klein ist, wird ein Kontaktfenster zum Kontaktieren mit der epitaktischen Struktur 210 schmal, und daher kann die Schaltungswirkung defekt sein. Die Finnenstruktur 104 weist eine Breite W2 auf. In einigen Ausführungsformen ist die Breite W2 der Finnenstruktur 104 kleiner als die Breite W1 der epitaktischen Struktur 210.
  • Außerdem liegt ein Verhältnis (H3/W1) der Höhe H3 der epitaktischen Struktur 210 zu der Breite W1 der epitaktischen Struktur 210 in einem Bereich von ungefähr 1 bis ungefähr 100. Wenn das Verhältnis zu groß ist, ist die EPI-Höhe zu kurz, um den Widerstandswert zu beeinflussen. Wenn das Verhältnis zu klein ist, ist das EPI-Volumen kleiner, um die Verspannung des Bauelements zu reduzieren. Beides wirkt sich auf die Ladungsträgerbeweglichkeit des Bauelements aus.
  • Die epitaktische Struktur 210 umfasst ein Einzelelementhalbleitermaterial, wie z. B. Germanium (Ge) oder Silizium (Si), oder Verbindungshalbleitermaterialien, wie z. B. Galliumarsenid (GaAs), Aluminium-Gallium-Arsenid (AlGaAs), oder eine Halbleiterlegierung, wie z. B. Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP).
  • Die epitaktische Struktur 210 wird mithilfe eines EPI-Prozesses ausgebildet. Der EPI-Prozess kann einen selektiven epitaktischen Aufwachsprozess (selective epitaxial growth, SEG), einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess) (z. B. eine Gasphasenepitaxie (VPE), eine chemische Niederdruck-Gasphasenabscheidung (LPCVD) oder/und eine Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie, andere geeignete EPI-Prozesse oder Kombinationen davon umfassen. Der Ausbildungsprozess der epitaktischen Struktur 210 kann gasförmige und/oder flüssige Vorstufen verwenden, die mit der Zusammensetzung der Finnenstruktur 104 darunter interagieren können.
  • Die epitaktische Struktur 210 kann während des EPI-Prozesses in-situ dotiert oder nicht dotiert werden. Zum Beispiel kann die epitaktisch aufgewachsene epitaktische SiGe-Struktur mit Bor dotiert werden; und die epitaktisch aufgewachsene epitaktische Si-Struktur kann mit Kohlenstoff dotiert werden, um eine epitaktische Si:C-Struktur auszubilden, mit Phosphor, um eine epitaktische Si:P-Struktur, auszubilden, oder mit sowohl Kohlenstoff als auch Phosphor, um eine epitaktische SiCP-Struktur auszubilden. Die Dotierung kann durch einen Ionenimplantationsprozess, einen Plasma-Immersions-Ionenimplantationsprozess (PIII), einen Gas- und/oder Feststoffquellendiffusionsprozess, einen anderen geeigneten Prozess oder Kombinationen davon erhalten werden. Die epitaktische Struktur 210 kann ferner einem Ausheilungsprozess, wie einem RTA-Prozess (rapid thermal annealing, schnelle thermische Ausheilung) unterzogen werden. Der Ausheilungsprozess wird zum Aktivieren der Dotierstoffe verwendet. Der Ausheilungsprozess umfasst einen RTA-Prozess und/oder einen Laserausheilungsprozess (Laser-Annealing-Prozess).
  • Wenn die epitaktische Struktur 210 nicht in-situ dotiert wird, wird ein zweiter Implantationsprozess (z. B. ein Übergangsimplantationsprozess) durchgeführt, um die epitaktische Struktur 210 zu dotieren.
  • Die Firmenstruktur 104 umfasst ein Kanalgebiet (nicht dargestellt), das durch die Gateelektrode 110 umgeben oder umschlossen ist. Die Gitterkonstanten der epitaktischen Struktur 210 sind von dem Substrat 102 insofern verschieden, als die Kanalgebiete gedehnt oder verspannt sind, um die Ladungsträgerbeweglichkeit der FinFET-Bauelementstruktur zu ermöglichen und die Leistung der FinFET-Bauelementstruktur zu verbessern.
  • Danach kann die FinFET-Bauelementstruktur weiter anderen Prozessen unterzogen werden, um andere Strukturen und Bauelemente auszubilden. In einigen Ausführungsformen umfasst eine Metallisierung vertikale Verbindungen, wie z. B. herkömmliche Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie Metallleiterbahnen. Die verschiedenen Verbindungen können verschiedene leitfähige Materialien, einschließlich von Kupfer, Wolfram und/oder Siliziden, implementieren.
  • Die Leistung der FinFET-Bauelementstruktur steht im Verhältnis zum Volumen der epitaktischen Struktur 210. Wenn das Volumen der epitaktischen Struktur 210 zu klein ist, ist die Betriebsgeschwindigkeit der FinFET-Bauelementstruktur zu niedrig, um der Anforderung zu genügen.
  • Wenn die Finnenseitenwandspacer 105 auf der Isolationsstruktur 108 verbleiben, ist, wie vorstehend erwähnt, das Wachstumsvolumen der epitaktischen Struktur durch die Finnenseitenwandspacer 105 begrenzt. Um ein großes Volumen der epitaktischen Struktur zu erhalten, werden die Finnenseitenwandspacer 105 vollständig entfernt. Außerdem wird ein Abschnitt der Isolationsstruktur 108 entfernt, um die Breite des Grabens 204 zu vergrößern. Es ist zu beachten, dass der Graben 204 derart ausgestaltet ist, dass er eine Tiefe D1 und einen Winkel θ1 aufweist, und daher verfügt die epitaktische Struktur 210 über einen größeren Raum, um zu wachsen oder erweitert zu werden.
  • Es ist zu beachten, dass das Volumen und die Höhe H1 der epitaktischen Struktur 210 durch Einstellen der Tiefe D1 und des Winkels θ1 des Grabens 204 reguliert werden. Nachdem das Volumen und die Höhe H1 der epitaktischen Struktur 210 gut reguliert wurden, ist die Leistung der FinFET-Bauelementstruktur weiter verbessert. Insbesondere ist die Betriebsgeschwindigkeit der FinFET-Bauelementstruktur weiter erhöht. Außerdem kann der Widerstand der Gateelektrode 110 reduziert werden.
  • 4 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) 20 gemäß einigen Ausführungsformen der Offenbarung. 5A bis 5C sind Querschnittsdarstellungen, die entlang der Linie AA von 4 gezeichnet sind.
  • Mehrere Finnenstrukturen 104 werden auf dem Substrat 102 ausgebildet. Die Isolationsstruktur 108 wird auf dem Substrat 102 ausgebildet und die Finnenstrukturen 104 werden in die Isolationsstruktur 108 eingebettet.
  • Unter Bezugnahme auf 5A umfasst das Substrat 102 ein Kerngebiet 11 und ein I/O-Gebiet (I/O = in/out) 12. Mehrere erste Gatestapelstrukturen 502 werden in dem Kerngebiet 11 ausgebildet und mehrere zweite Gatestapelstrukturen 504 werden in dem I/O-Gebiet 12 ausgebildet. Es ist zu beachten, dass die Strukturdichte im Kerngebiet 11 von jener im I/O-Gebiet 12 verschieden ist. Insbesondere ist die Strukturdichte der ersten Gatestapelstrukturen 502 im Kerngebiet 11 größer als die Strukturdichte der zweiten Gatestapelstrukturen 504 im I/O-Gebiet 12.
  • Jede der ersten Gatestapelstrukturen 502 oder der zweiten Gatestapelstrukturen 504 weist eine Gatedielektrikumsschicht 109, die Gateelektrode 110, die erste Hartmaskenschicht 112 und die zweite Hartmaskenschicht 114 auf. Die Gateseitenwandspacer 115 werden auf gegenüberliegenden Seitenwänden der Gateelektrode 110 ausgebildet.
  • Nachdem die ersten Gatestapelstrukturen 502 und die zweiten Gatestapelstrukturen 504 ausgebildet wurden, wird ein Abscheidungsprozess 15 auf den ersten Gatestapelstrukturen 502 und den zweiten Gatestapelstrukturen 504 gemäß einigen Ausführungsformen der Offenbarung durchgeführt, wie in 5B dargestellt.
  • Der Abscheidungsprozess 15 umfasst ein Verwenden eines Abscheidungsgases. Daher wird eine Schicht 510 auf der oberen Fläche der ersten Gatestapelstrukturen 502 und der zweiten Gatestapelstrukturen 504 und auf der oberen Fläche der Firmenstruktur 104 ausgebildet. In einigen Ausführungsformen umfasst das Abscheidungsgas CxHy, wie z. B. Methangas (CH4) oder Azetylengas (C2H2). In einigen Ausführungsformen wird die Schicht 510 aus einem Copolymer gebildet.
  • „Loading-Effekt” bedeutet, dass die Abscheidungsrate zwischen den verschiedenen Strukturdichten nicht gleich ist. Insbesondere wird der Loading-Effekt durch den Unterschied der Strukturdichte zwischen dem Kerngebiet 11 und dem I/O-Gebiet 12 verursacht. Wie in 5B dargestellt, tritt der Loading-Effekt auf, und daher ist die Dicke der Schicht 510 im I/O-Gebiet 12 größer als jene im Kerngebiet 11.
  • Nachdem die Schicht 510 auf der Finnenstruktur 104 ausgebildet wurde, wird ein Abschnitt der Finnenstruktur 104 gemäß einigen Ausführungsformen der Offenbarung entfernt, wie in 5C dargestellt. Der obere Abschnitt der Finnenstruktur 104 wird mithilfe eines Ätzprozesses 17 ausgespart, um mehrere erste Gräben 204a und mehrere zweite Gräben 204b (wie z. B. den in 2E dargestellten Graben 204) auszubilden. Eine erste geätzte Finnenstruktur 104a wird zwischen zwei benachbarten ersten Gräben 204a ausgebildet. Eine zweite geätzte Firmenstruktur 104b wird zwischen zwei benachbarten Gräben 204b ausgebildet.
  • In einigen Ausführungsformen umfasst der Ätzprozess 17 ein Verwenden eines halogenhaltigen Gases, wie z. B. CF4, CH2F2, SF6, NF3, Cl2 oder Kombinationen davon.
  • Danach wird die epitaktische Struktur (nicht dargestellt, wie z. B. die in 2F dargestellte epitaktische Struktur 210) in den ersten Gräben 204a und den zweiten Gräben 204b ausgebildet. Die epitaktische Struktur wird in den ersten Gräben 204a und den zweiten Gräben 204b ausgebildet und erstreckt sich nach oben, um eine pentagonartige Form zu bilden. Eine Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur 104 liegt niedriger als die obere Fläche der Isolationsstruktur 108.
  • 6A ist eine vergrößerte Darstellung eines Bereichs E von 5C gemäß einigen Ausführungsformen der Offenbarung.
  • Wie in 6A dargestellt, weist nach dem Ätzprozess 17 die Gateelektrode 110 eine erste Länge L1 auf, und ein schmalster Abschnitt der ersten geätzten Finnenstruktur 104a unter der Gateelektrode 110 weist eine zweite Länge L2 auf.
  • Ein erster Näherungsabstand d1 ist als der horizontale Abstand zwischen dem linken Rand 110a der Gateelektrode 110 und dem linken Rand 104ae der ersten geätzten Finnenstruktur 104a definiert. Alternativ kann der erste Näherungsabstand d1 ebenfalls als der Abstand zwischen dem Rand der Gateelektrode 110 und einem schmalsten Abschnitt der ersten geätzten Finnenstruktur 104a definiert sein. Mit anderen Worten ist der erste Näherungsabstand d1 durch einen Abstand zwischen dem Rand der Gateelektrode 110 und einem breitesten Abschnitt der ersten Gräben 204a definiert. Alternativ ist der erste Näherungsabstand d1 durch einen Abstand zwischen dem rechten Rand der Gateelektrode 110 und dem rechten Rand der ersten geätzten Firmenstruktur 104a definiert.
  • Außerdem ist ein erster Näherungsabstandswert ein Mittel (oder Mittelwert) der Differenz zwischen der ersten Länge L1 und der zweiten Länge L2, und die zweite Länge L2 minus die erste Länge L1 stellt die Differenz dar. Der erste Näherungsabstandswert wird mithilfe der folgenden Formel (I) berechnet. Der erste Näherungsabstandswert = (L2 – L1)/2 Formel (I).
  • Wie in 6A dargestellt, ist die zweite Länge L2 kürzer als die erste Länge L1 und daher ist der Näherungsabstandswert kleiner als null. In einigen Ausführungsformen liegt der Näherungsabstandswert im Kerngebiet 11 in einem Bereich von ungefähr 0 bis ungefähr –50 nm.
  • Außerdem weisen die ersten Gräben 204a eine gekrümmte Seitenwand in 6A auf. Die gekrümmte Seitenwand weist einen oberen Seitenwandabschnitt, der eine erste Neigung aufweist, und einen unteren Seitenwandabschnitt, der eine zweite Neigung aufweist, auf. Ein Winkel θ1 liegt zwischen der ersten Neigung und der zweiten Neigung. In einigen Ausführungsformen sind ein Punkt E1 und ein Punkt E2 Endpunkte der gekrümmten Seitenwand, und ein Punkt M1 liegt zwischen dem Punkt E1 und dem Punkt E2. Der Schnittpunkt M1 wird verwendet, um die erste Neigung und die zweite Neigung zu definieren. Die erste Neigung wird vom Punkt M1 zum Punkt E1 gebildet, und die zweite Neigung wird vom Punkt M1 zum Punkt E2 gebildet. In einigen Ausführungsformen liegt der Winkel θ1 in einem Bereich von ungefähr 90 Grad bis ungefähr 180 Grad.
  • 6B ist eine vergrößerte Darstellung eines Bereichs F von 5C gemäß einigen Ausführungsformen der Offenbarung. Ein schmalster Abschnitt der zweiten geätzten Firmenstruktur 104b unter der Gateelektrode 110 weist eine dritte Länge L3 auf.
  • Ein zweiter Näherungsabstand d2 ist durch einen Abstand zwischen dem linken Rand 110a der Gateelektrode 110 und dem linken Rand 104be der zweiten geätzten Finnenstruktur 104b definiert. Alternativ ist der zweite Näherungsabstand d2 durch einen Abstand zwischen dem Rand der Gateelektrode 110 und einem schmalsten Abschnitt der zweiten geätzten Finnenstruktur 104b definiert. Mit anderen Worten ist der zweite Näherungsabstand d2 durch einen Abstand zwischen dem Rand der Gateelektrode 110 und einem breitesten Abschnitt der zweiten Gräben 204b definiert.
  • Ein zweiter Näherungsabstandswert ist ein Mittel (oder Mittelwert) einer Differenz zwischen der ersten Länge L1 und der dritten Länge L3, und die dritte Länge L3 minus die erste Länge L1 stellt die Differenz dar. Der Näherungsabstandswert wird mithilfe der folgenden Formel (II) berechnet. Der zweite Näherungsabstandswert = (L3 – L1)/2 (Formel II).
  • Wie in 6B dargestellt, ist die dritte Länge L3 größer als die erste Länge L1, und daher ist der zweite Näherungsabstandswert größer als null. In einigen Ausführungsformen liegt der zweite Näherungsabstandswert im Kerngebiet 11 in einem Bereich von ungefähr 0 bis ungefähr –50 nm.
  • Außerdem weist der Graben 204b eine gekrümmte Seitenwand in 6B auf. Die gekrümmte Seitenwand weist einen oberen Seitenwandabschnitt, der eine erste Neigung aufweist, und einen unteren Seitenwandabschnitt, der eine zweite Neigung aufweist, auf. Ein Winkel θ2 liegt zwischen der ersten Neigung und der zweiten Neigung. In einigen Ausführungsformen sind ein Punkt E3 und ein Punkt E4 Endpunkte der gekrümmten Seitenwand, und ein Punkt M2 liegt zwischen dem Punkt E3 und dem Punkt E4. Der Schnittpunkt M2 wird verwendet, um die erste Neigung und die zweite Neigung zu definieren. Die erste Neigung wird vom Punkt M2 zum Punkt E3 gebildet, und die zweite Neigung wird vom Punkt M2 zum Punkt E4 gebildet. In einigen Ausführungsformen liegt der Winkel θ2 in einem Bereich von ungefähr 90 Grad bis ungefähr 180 Grad.
  • Es ist zu beachten, dass die Schicht 510 auf der Finnenstruktur 104 ausgebildet ist, und daher wird die Schicht 510 zuerst geätzt, wenn der Ätzprozess 17 durchgeführt wird. Außerdem ist die Schicht 510 dicker auf der Finnenstruktur 104 im I/O-Gebiet 12 als im Kerngebiet 11. Die Schicht 510 wird als eine Opferschicht verwendet, um zu verhindern, dass die Finnenstruktur 104 im I/O-Gebiet 12 überätzt wird. Der Betrag des Ätzens der Finnenstruktur 104 im Kerngebiet 11 ist größer als jener im I/O-Gebiet 12. Folglich ist der Näherungsabstandswert im Kerngebiet 11 kleiner als null, und der Näherungsabstandswert im I/O-Gebiet 12 ist größer als null. Wenn ein negativer Näherungsabstandswert im Kerngebiet 11 erzielt wird, ist der Gateleckstrom (Igi) der ersten Gatestapelstrukturen 502 verbessert. Wenn ein positiver Näherungsabstandswert im I/O-Gebiet 12 erzielt wird, ist die Durchbruchsspannung (Vbd) der zweiten Gatestapelstrukturen 504 verbessert.
  • In einigen Ausführungsformen wird während des Ätzprozesses 17 ein HVBP-Verfahren (High-Voltage Bias Pulsing) durchgeführt. 7 zeigt die Beziehung zwischen Zeit und Biasspannung des HVBP-Verfahrens (High-Voltage Bias Pulsing). Die hohe Biasspannung (oder der „An”-Zustand) und die Nullspannung (oder der „Aus”-Zustand) werden sequenziell an die Finnenstruktur 104 angelegt, während der Ätzprozess 17 durchgeführt wird. Ein Impuls P ist als ein Satz aus hoher Biasspannung und Nullspannung definiert.
  • In einigen Ausführungsformen liegt die Impulsfrequenz in einem Bereich von ungefähr 100 Hz bis ungefähr 900 Hz. Wenn die Impulsfrequenz zu hoch ist, wird die Ätzrate für den Ätzprozess eingebüßt. Wenn die Impulsfrequenz zu niedrig ist, kann der Loading-Effekt deutlich werden. In einigen Ausführungsformen liegt die Impulsspannung in einem Bereich von ungefähr 5 V bis ungefähr 1000 V. Wenn die Impulsspannung zu hoch ist, kann die Ätzrate zu schnell sein und daher kann die Selektivität eingebüßt werden. Wenn die Impulsspannung zu niedrig ist, ist die Ätzrate zu langsam, und daher verlängert sich die Ätzzeit.
  • Es ist zu beachten, dass einige Nebenprodukte (wie z. B. ein Copolymer) in dem unteren Abschnitt des Grabens 204a, 204b während des Ätzprozesses 17 gebildet werden können. Wenn sich die Biasspannung in dem „An”-Zustand befindet, sammelt sich das Nebenprodukt weiterhin an dem unteren Abschnitt der Gräben 204a, 204b. Daher wird der Ätzweg gesperrt und die Gleichförmigkeit des Grabens 204a, 204b ist mangelhaft. Um dieses Problem zu lösen, wird nach der hohen Biasspannung eine Null-Biasspannung (oder der „Aus”-Zustand) angelegt. Wenn sich die Biasspannung in dem „Aus”-Zustand befindet, besteht die Möglichkeit, das Nebenprodukt zu entfernen, so dass es sich nicht auf der Unterseite des Grabens ansammelt. Folglich wird die Gleichförmigkeit der Tiefe des ersten Grabens 204a im Kerngebiet 11 und der Gräben 204a mithilfe des HVBP-Verfahrens (High-Voltage Bias Pulsing) verbessert. Außerdem wird die Gleichförmigkeit der Tiefe des zweiten Grabens 204b im I/O-Gebiet 12 mithilfe des HVBP-Verfahrens (High-Voltage Bias Pulsing) verbessert.
  • In einigen Ausführungsformen stellt die Offenbarung ein Verfahren zum Ausbilden eines unterschiedlichen Näherungsabstandswertes im Kerngebiet 11 und im I/O-Gebiet 12 bereit. Ein Abscheidungsprozess wird vor dem Ätzprozess durchgeführt, und daher wird die Schicht 510 auf der Finnenstruktur 104 ausgebildet. Die Schicht 510 weist aufgrund des Loading-Effekts eine unterschiedliche Dicke im Kerngebiet 11 und im I/O-Gebiet 12 auf. In einigen Ausführungsformen wird durch Ausbilden einer dickeren Schicht 510 über der Finnenstruktur 104 im I/O-Gebiet 12 nicht zu viel von der Finnenstruktur 104 im I/O-Gebiet 12 entfernt. Daher wird ein positiver Näherungsabstandswert im I/O-Gebiet 12 erzielt und die Durchbruchsspannung (Vbd) der zweiten Gatestapelstrukturen 504 ist verbessert.
  • In einigen Ausführungsformen wird durch Ausbilden einer dünneren Schicht 510 über der Finnenstruktur 104 im Kerngebiet 11 mehr von der Finnenstruktur 104 im Kerngebiet 11 entfernt als im I/O-Gebiet 12. Daher wird ein negativer Näherungsabstandswert erzielt und der Gateleckstrom (Igi) der ersten Gatestapelstrukturen 502 ist verbessert.
  • Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) sind bereitgestellt. Die FinFET-Bauelementstruktur umfasst eine auf einem Substrat ausgebildete Isolationsstruktur und eine sich über dem Substrat erstreckende Finnenstruktur. Ein Graben wird durch Aussparen eines Abschnitts der Finnenstruktur und eines Abschnitts der Isolationsstruktur ausgebildet. Eine epitaktische Struktur wird auf der Finnenstruktur und in dem Graben ausgebildet. Die epitaktische Struktur ist zu der Gatestapelstruktur benachbart. Das Volumen und die Höhe der epitaktischen Struktur werden reguliert, indem eine Tiefe und ein Winkel eines Grabens eingestellt werden. Nachdem das Volumen der epitaktischen Struktur effizient reguliert wurde, ist die Leistung der FinFET-Bauelementstruktur weiter verbessert. Insbesondere ist die Betriebsgeschwindigkeit der FinFET-Bauelementstruktur weiter erhöht.
  • In einigen Ausführungsformen ist eine Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) bereitgestellt. Die FinFET-Struktur umfasst ein Substrat, und das Substrat umfasst ein Kerngebiet und ein I/O-Gebiet. Die FinFET-Struktur umfasst eine erste geätzte Firmenstruktur, die im Kerngebiet ausgebildet ist, und eine zweite geätzte Finnenstruktur, die in dem I/O-Gebiet ausgebildet ist. Die FinFET-Struktur umfasst ferner mehrere Gatestapelstrukturen, die über der ersten geätzten Finnenstruktur und der zweiten geätzten Finnenstruktur ausgebildet sind, und eine Breite der ersten geätzten Finnenstruktur ist kleiner als eine Breite der zweiten geätzten Finnenstruktur.
  • In einigen Ausführungsformen ist eine Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) bereitgestellt. Die FinFET-Struktur umfasst ein Substrat, und das Substrat umfasst ein Kerngebiet und ein I/O-Gebiet. Die FinFET-Struktur umfasst außerdem eine erste geätzte Firmenstruktur mit einer zweiten Länge L2, die im Kerngebiet des Substrats ausgebildet ist, und eine zweite geätzte Firmenstruktur mit einer dritten Länge L3, die im I/O-Gebiet des Substrats ausgebildet ist. Die FinFET-Struktur umfasst ferner mehrere Gatestapelstrukturen mit einer ersten Länge L1, die über der ersten geätzten Finnenstruktur und der zweiten geätzten Finnenstruktur ausgebildet sind. Ein erster Näherungsabstandswert ist durch die Formel (I) definiert, und der erste Näherungsabstandswert ist kleiner als null, und der erste Näherungsabstandswert = (L2 – L1)/2 Formel (I).
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) bereitgestellt. Das Verfahren umfasst ein Bereitstellen eines Substrats, und das Substrat umfasst ein Kerngebiet und ein I/O-Gebiet. Das Verfahren umfasst außerdem: Ausbilden einer Finnenstruktur über dem Substrat und Ausbilden mehrerer Gatestapelstrukturen über der Finnenstruktur. Das Verfahren umfasst außerdem: Durchführen eines Abscheidungsprozess, um eine Schicht auf der Finnenstruktur und den Gatestapelstrukturen auszubilden, und Ätzen der Schicht und eines Abschnitts der Finnenstruktur, um mehrere erste Gräben im Kerngebiet und mehrere zweite Gräben im I/O-Gebiet auszubilden.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur), umfassend: ein Substrat, wobei das Substrat ein Kerngebiet und ein I/O-Gebiet umfasst, eine erste geätzte Finnenstruktur, die im Kerngebiet ausgebildet ist, und eine zweite geätzte Firmenstruktur, die im I/O-Gebiet ausgebildet ist, und mehrere Gatestapelstrukturen, die über der ersten geätzten Finnenstruktur und der zweiten geätzten Finnenstruktur ausgebildet sind, wobei eine Breite der ersten geätzten Finnenstruktur kleiner ist als eine Breite der zweiten geätzten Finnenstruktur.
  2. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 1, wobei die erste geätzte Firmenstruktur einen schmalsten Abschnitt aufweist, und ein horizontaler Abstand zwischen einem Rand der Gatestapelstrukturen und dem schmalsten Abschnitt der ersten geätzten Finnenstruktur in einem Bereich von ungefähr 0 bis 50 nm liegt.
  3. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 1 oder 2, wobei die zweite geätzte Finnenstruktur einen schmalsten Abschnitt aufweist, und ein horizontaler Abstand zwischen einem Rand der Gatestapelstrukturen und dem schmalsten Abschnitt der zweiten geätzten Finnenstruktur in einem Bereich von ungefähr 0 bis 50 nm liegt.
  4. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, wobei eine Strukturdichte der Gatestapelstrukturen im Kerngebiet größer ist als eine Strukturdichte der Gatestapelstrukturen im I/O-Gebiet.
  5. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, wobei die Gatestapelstrukturen eine erste Breite aufweisen, und die Breite der ersten geätzten Finnenstruktur kleiner ist als die erste Breite.
  6. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, wobei die Gatestapelstrukturen eine erste Breite aufweisen, und die Breite der zweiten geätzten Finnenstruktur größer ist als die erste Breite.
  7. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Isolationsstruktur, die auf dem Substrat ausgebildet ist, wobei die erste geätzte Firmenstruktur und die zweiten geätzten Finnenstrukturen in die Isolationsstruktur eingebettet sind, und mehrere epitaktische Strukturen, die zu der ersten geätzten Firmenstruktur und der zweiten geätzten Finnenstruktur benachbart ausgebildet sind, wobei die epitaktischen Strukturen eine pentagonartige Form aufweisen, und wobei eine Grenzfläche zwischen der epitaktischen Struktur und der ersten geätzten Finnenstruktur niedriger liegt als die obere Fläche der Isolationsstruktur.
  8. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 7, wobei die epitaktischen Strukturen eine untere Fläche und eine an die untere Fläche angrenzende erste Fläche umfassen, und wobei ein Winkel zwischen der unteren Fläche und der ersten Fläche in einem Bereich von ungefähr 90 Grad bis ungefähr 175 Grad liegt.
  9. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur), umfassend: ein Substrat, wobei das Substrat ein Kerngebiet und ein I/O-Gebiet umfasst, eine erste geätzte Firmenstruktur mit einer zweiten Länge L2, die im Kerngebiet des Substrats ausgebildet ist, und eine zweite geätzte Finnenstruktur mit einer dritten Länge L3, die im I/O-Gebiet des Substrats ausgebildet ist, und mehrere Gatestapelstrukturen mit einer ersten Länge L1, die über der ersten geätzten Finnenstruktur und der zweiten geätzten Finnenstruktur ausgebildet sind, wobei ein erster Näherungsabstandswert durch die Formel (I) definiert ist, und der erste Näherungsabstandswert kleiner als null ist, und wobei der erste Näherungsabstandswert = (L2 – L1)/2 Formel (I).
  10. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 9, wobei ein zweiter Näherungsabstandswert durch die Formel (II) definiert ist, und der Näherungsabstandswert größer als null ist, und wobei der zweite Näherungsabstandswert = (L3 – L1)/2 Formel (II).
  11. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach Anspruch 9 oder 10, ferner umfassend: eine Isolationsstruktur, die auf dem Substrat ausgebildet ist, wobei die erste geätzte Finnenstruktur und die zweite geätzte Finnenstruktur in die Isolationsstruktur eingebettet sind, und mehrere epitaktische Strukturen, die zu der ersten geätzten Finnenstruktur und der zweiten geätzten Firmenstruktur benachbart ausgebildet sind, wobei die epitaktischen Strukturen eine pentagonartige Form aufweisen, und wobei eine Grenzfläche zwischen den epitaktischen Strukturen und der Finnenstruktur niedriger liegt als eine obere Fläche der Isolationsstruktur.
  12. Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) nach einem der Ansprüche 9 bis 11, wobei ein erster Näherungsabstand ein horizontaler Abstand zwischen einem Rand der Gatestapelstrukturen und einem schmalsten Abschnitt der ersten geätzten Finnenstruktur ist, und der erste Näherungsabstand in einem Bereich von ungefähr 0 bis 50 nm liegt.
  13. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur), umfassend: Bereitstellen eines Substrats, wobei das Substrat ein Kerngebiet und ein I/O-Gebiet umfasst, Ausbilden einer Finnenstruktur über dem Substrat, Ausbilden mehrerer Gatestapelstrukturen über der Finnenstruktur, Durchführen eines Abscheidungsprozesses, um eine Schicht auf der Firmenstruktur und den Gatestapelstrukturen auszubilden, und Ätzen der Schicht und eines Abschnitts der Firmenstruktur, um mehrere erste Gräben im Kerngebiet und mehrere zweite Gräben im I/O-Gebiet auszubilden.
  14. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach Anspruch 13, wobei eine erste geätzte Finnenstruktur zwischen zwei benachbarten ersten Gräben ausgebildet wird, und eine zweite geätzte Finnenstruktur zwischen zwei benachbarten zweiten Gräben ausgebildet wird, und eine Breite der ersten geätzten Finnenstruktur kleiner ist als eine Breite der zweiten geätzten Finnenstruktur.
  15. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach Anspruch 13 oder 14, ferner umfassend: epitaktisches Aufwachsen einer epitaktischen Struktur in den ersten Gräben und den zweiten Gräben, wobei eine Grenzfläche zwischen der epitaktischen Struktur und der Finnenstruktur niedriger liegt als die obere Fläche der Isolationsstruktur.
  16. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach einem der Ansprüche 13 bis 15, wobei das Durchführen des Abscheidungsprozesses, um die Schicht auf der Finnenstruktur und den Gatestapelstrukturen auszubilden, ein Verwenden eines Abscheidungsgases umfasst, und das Abscheidungsgas CxHy umfasst.
  17. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach einem der Ansprüche 13 bis 16, wobei nach dem Durchführen des Abscheidungsprozesses, um die Schicht auf der Finnenstruktur und den Gatestapelstrukturen auszubilden, eine Dicke der Schicht im Kerngebiet kleiner ist als eine Dicke der Schicht im I/O-Gebiet.
  18. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach einem der Ansprüche 13 bis 17, wobei das Ätzen der Schicht und des Abschnitts der Finnenstruktur ein Verwenden eines halogenhaltigen Gases umfasst.
  19. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach Anspruch 18, wobei das halogenhaltige Gas CF4, CH2F2, SF6, NF3, Cl2 oder Kombinationen davon umfasst.
  20. Verfahren zum Ausbilden der FinFET-Bauelementstruktur nach einem der Ansprüche 13 bis 19, wobei das Ätzen der Schicht und des Abschnitts der Finnenstruktur ferner ein Verwenden eines HVBP-Verfahrens (High-Voltage Bias Pulsing) umfasst.
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