DE102017117863A1 - Integrierte Schaltung mit einer Gatestruktur und Herstellungsverfahren - Google Patents

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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions

Abstract

Die vorliegende Offenbarung sieht eine Halbleiterstruktur vor. Die Halbleiterstruktur umfasst eine Rippenstruktur auf einem Substrat; einen ersten Gatestapel und einen zweiten Gatestapel, die auf der Rippenstruktur ausgebildet sind; eine dielektrische Materialschicht, die auf dem ersten und dem zweiten Gatestapel angeordnet ist, wobei die dielektrische Schicht einen ersten Abschnitt, der auf einer Seitenwand des ersten Gatestapels mit einer ersten Dicke angeordnet ist, und einen zweiten Abschnitt aufweist, der auf einer Seitenwand des zweiten Gatestapels mit einer zweiten Dicke angeordnet ist, die größer als die erste Dicke ist; einen ersten Gate-Abstandshalter, der auf dem ersten Abschnitt der dielektrischen Materialschicht angeordnet ist; und einen zweiten Gate-Abstandshalter, der auf dem zweiten Abschnitt der dielektrischen Materialschicht angeordnet ist.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs-(IC)-Branche hat ein exponentielles Wachstum erlebt. Technischer Fortschritt bei IC-Materialien und -Design hat Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von miteinander verbundenen Einrichtungen je Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann), verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt. Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Fertigung von ICs erhöht und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen in der IC-Verarbeitung und Fertigung erforderlich. Beispielsweise wurde ein dreidimensionaler Transistor eingeführt, wie ein rippenartiger Feldeffekttransistor (FinFET), um einen planaren Transistor zu ersetzen. Ein FinFET kann als eine typische planare Vorrichtung angesehen werden, die in das Gate verschoben wurde. Ein typischer FinFET wird mit einer dünnen „Rippe“ (oder Rippenstruktur) hergestellt, die sich von einem Substrat nach oben erstreckt. Der Kanal des FETs ist in dieser vertikalen Rippe ausgebildet, und ein Gate ist über dem Kanalbereich der Rippe (z. B. ihn umschließend) vorgesehen. Das Umschließen der Rippe durch das Gate erhöht die Kontaktfläche zwischen dem Kanalbereich und dem Gate und ermöglicht eine Steuerung des Kanals durch das Gate von mehreren Seiten. Dies kann auf vielfältige Weise genutzt werden und bei einigen Anwendungen bieten FinFETs verringerte Kurzkanaleffekte, verringerte Leckage und einen höheren Stromfluss. Mit anderen Worten können schneller, kleiner und effizienter sein als planare Vorrichtungen.
  • Wegen der Komplexität, die in den FinFETs und anderen nichtplanaren Vorrichtungen inhärent ist, und ferner wegen der hohen Strukturdichte in den fortschrittlichen Technologiemodi sind einige Techniken, die bei der Herstellung von planaren Transistoren verwendet werden, für die Herstellung nichtplanarer Vorrichtungen nicht gut geeignet. Als ein Beispiel können herkömmliche Techniken zum Ausbilden von Gatestapeln auf einem Halbleitersubstrat ein unerwünschtes Anhaftungsproblem erzeugen. In den fortschrittlichen Technologieknoten muss die Höhe der Transistor-Gates viel größer sein. Wenn beispielsweise die Gate-Länge kleiner als 20 nm ist, kann das Gate-Seitenverhältnis, das als Gate-Höhe zur Gate-Breite definiert ist, größer als 15 sein. Das hohe Gate-Seitenverhältnis kann dazu führen, dass benachbarte Gates zusammenhaften, insbesondere bei einigen Verfahrenen wie z. B. Nassätzen und Reinigen. Die bestehenden Verfahren, wie ein Behandlungsverfahren durch Verspannungs-Management-Techniken funktionieren nicht effektiv mit den Produkten mit hohem Gate-Seitenverhältnissen von beispielsweise mehr als 17.
  • Daher sind, während bereits vorhandene Fertigungstechniken für planare Vorrichtungen in der Regel ausreichend sind, um weiterhin ständig steigende Konstruktionsanforderungen zu erfüllen, weitere Fortschritte erforderlich.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 ist eine Perspektivansicht einer Halbleiterstruktur, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 2 ist ein Flussdiagramm eines Herstellungsverfahrens für eine integrierte Schaltung gemäß einigen Ausführungsformen.
    • Die 3 bis 11 sind Perspektivansichten einer Halbleiterstruktur in verschiedenen Herstellungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist.
    • Die 12A und 12B sind Perspektivansichten der Halbleiterstruktur in einer Herstellungsstufe, die gemäß einigen Ausführungsformen aufgebaut ist.
    • Die 12C und 12D sind Schnittansichten der Halbleiterstruktur in den 12A und 12B, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 13 ist ein Flussdiagramm eines Herstellungsverfahrens für eine integrierte Schaltung gemäß einigen Ausführungsformen.
    • Die 14A und 14B sind Perspektivansichten der Halbleiterstruktur in einer Herstellungsstufe, die gemäß einigen Ausführungsformen aufgebaut ist.
    • Die 14C und 14D sind Schnittansichten der Halbleiterstruktur in den 13A und 13B, die gemäß einigen Ausführungsformen aufgebaut ist.
    • Die 15A und 15B sind Perspektivansichten der Halbleiterstruktur in einer Herstellungsstufe, die gemäß einigen Ausführungsformen aufgebaut ist.
    • Die 15C und 15D sind Schnittansichten der Halbleiterstruktur in den 14A und 14B, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 16 ist eine Schnittansicht der Halbleiterstruktur in den 15A und 15B, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 17 ist eine Schnittansicht der Gateelektrode der Halbleiterstruktur in 16, die gemäß einigen Ausführungsformen aufgebaut ist.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung bezieht sich allgemein auf die Herstellung von IC-Vorrichtungen und insbesondere auf eine Isolierschicht, die einen FinFET von einem Substrat, auf dem sie ausgebildet ist, isoliert und auf das Abstimmen der von der Isolierschicht erzeugten Kanalspannung, um auf den Kanaltyp des FinFETs abgestimmt zu werden.
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht wird, dann sind die Elemente, die als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben wurden, dann „über“ den anderen Elementen oder Merkmalen orientiert. Somit kann der beispielhafte Ausdruck „unter“ sowohl eine Orientierung darunter als auch darüber umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die vorliegende Offenbarung betrifft, ohne Einschränkung, eine rippenartige Feldeffekttransistor- (FinFET-) Vorrichtung. Die FinFET-Vorrichtung kann beispielsweise eine komplementäre Metalloxid-Halbleiter-(CMOS)-Vorrichtung sein, beispielsweise eine p-Metalloxid-Halbleiter-(PMOS)-FinFET-Vorrichtung und eine n-Metalloxid-Halbleiter-(NMOS)-FinFET-Vorrichtung. Die folgende Offenbarung wird mit einem FinFET-Beispiel fortfahren, um verschiedene Ausführungsformen der vorliegenden Erfindung zu beschreiben. Es versteht sich jedoch, dass die Anwendung nicht auf eine bestimmte Art von Vorrichtung beschränkt sein sollte, außer wie speziell beansprucht.
  • 1 ist eine Perspektivansicht eines Abschnitts eines Werkstücks 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 1 wurde aus Gründen der Klarheit vereinfacht, um die Konzepte der vorliegenden Offenbarung besser zu beschreiben. Zusätzliche Merkmale können in das Werkstück 100 eingebaut werden und einige der unten beschriebenen Merkmale können für weitere Ausführungsformen des Werkstücks 100 ersetzt oder weggelassen werden.
  • Das Werkstück 100 umfasst ein Substrat 102. Das Substrat 102 umfasst ein Bulk-Siliziumsubstrat. Alternativ kann das Substrat 102 einen elementaren Halbleiter wie Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid oder Kombinationen davon aufweisen. Mögliche Substrate 102 umfassen auch ein Silizium-auf-Isolator-(SOI-) Substrat. SOI-Substrate werden durch Trennung durch Implantation von Sauerstoff (SIMOX), Waferbonden und/oder andere geeignete Verfahren hergestellt. Das Substrat 102 umfasst auch verschiedene Isolationsmerkmale, wie z. B. flache Grabenisolations- (STI-) Merkmale 116 und aktive Bereiche 104, die durch die STI-Merkmale 116 definiert sind.
  • In einigen Ausführungsformen erstrecken sich die aktiven Bereiche 104 über die Isolationsmerkmale 116 mit einer nicht-planaren Struktur, wie beispielsweise einer Rippenstruktur. Die Rippenstruktur hat einen oder mehrere erhöhte aktive Bereiche (oder aktive Rippenbereiche), die durch die STI-Merkmale getrennt sind. Während die gezeigten Ausführungsformen eine Rippenstruktur aufweisen, umfassen weitere Ausführungsformen andere erhöhte aktive und passive Vorrichtungen, die auf dem Substrat 102 ausgebildet sind.
  • Das Werkstück 100 umfasst FETs, wie beispielsweise einen n-Kanal-Feldeffekttransistor (nFET) und einen p-Kanal-Feldeffekttransistor (pFET). In einem Beispiel, in dem die aktiven Bereiche in der Rippenstruktur definiert sind, umfasst das Werkstück 100 FinFETs, wie beispielhaft einen n-Kanal-FinFET und einen p-Kanal-FinFET.
  • In der vorliegenden Ausführungsform umfasst das Werkstück 100 einen (oder mehrere) erste FETs 106, die als Kernvorrichtungen entworfen sind, und einen (oder mehrere) zweite FETs 108, die als Eingabe/Ausgabe- (I/O-) Vorrichtung entworfen sind. Diese Vorrichtungen sind unterschiedlich entworfen und werden durch das offenbarte Verfahren ausgebildet, das in der detaillierten Beschreibung beschrieben wird. Die beiden FETs 106 und 108 umfassen jeweils ein Paar gegenüberliegender Source/Drain-Merkmale (oder Source/Drain-Bereiche) 110, die verschiedene dotierte Halbleitermaterialien umfassen können, und einen Kanalbereich 112, der zwischen den Source/Drain-Bereichen 110 angeordnet ist. Der Strom von Trägern (Elektronen für die n-Kanal-Vorrichtung und Löcher für die p-Kanal-Vorrichtung) durch den Kanalbereich 112 wird durch eine Spannung gesteuert, die an einen Gatestapel 114 (wie z. B. 114A und 114B) benachbart zu dem Kanalbereich 112 (und den Kanalbereich 112 umschließend, wenn die aktiven Bereiche in einer Rippenstruktur definiert sind) angelegt wird. Der Gatestapel 114 ist als durchsichtig gezeigt, um den darunter liegenden Kanalbereich 112 besser zu zeigen.
  • In einigen Ausführungsformen sind die aktiven Bereiche in der Rippenstruktur definiert und der Kanalbereich 112 ragt über die STI-Merkmale 116 hinaus. Der erhöhte Kanalbereich 112 stellt einen größeren Oberflächenbereich nahe dem Gatestapel 114 bereit als vergleichbare ebene Vorrichtungen. Dies verstärkt die Wechselwirkungen des elektromagnetischen Feldes zwischen dem Gatestapel 114 und dem Kanalbereich 112, was die Schwellenspannung, den Leckstrom und die Kurzkanaleffekte, die mit kleineren Vorrichtungen verbunden sind, verringern kann. So bieten in vielen Ausführungsformen FinFETs und andere nichtplanare Vorrichtungen eine bessere Leistung in einem kleineren Fußabdruck als ihre planaren Gegenstücke.
  • In verschiedenen Ausführungsformen stellen die Verfahren und Strukturen der vorliegenden Offenbarung FETs 106 und 108 mit unterschiedlichen Strukturen bereit, die zugehörige Gatedielektrikumsschichten und dielektrische Materialschichten der Gate-Seitenwand mit beispielsweise unterschiedlicher Dicke aufweisen. In der vorliegenden Ausführungsform umfasst das Halbleitermaterial des Substrats 102 Silizium und kann ferner andere Halbleitermaterialien wie Silizium-Germanium (SiGe) für einen Verspannungseffekt oder andere Leistungsverbesserungen aufweisen. Die aktiven Bereiche 104 haben längliche Formen, die in der X-Richtung orientiert sind, während die Gatestapel 114 längliche Formen haben, die in der Y-Richtung orientiert sind. Die X- und die Y-Richtung sind rechtwinklig zueinander.
  • In einigen Ausführungsformen können die Struktur und das Verfahren der vorliegenden Offenbarung Kanalbereiche 112 bereitstellen, die nicht dotiert sind und eine höhere Trägerbeweglichkeit und eine weiter verbesserte Vorrichtungsleistung aufweisen, wie beispielsweise eine erhöhte Vorrichtungsgeschwindigkeit. In einigen anderen Ausführungsformen kann der Kanalbereich 112 alternativ mit geeigneten Dotierstofftypen dotiert sein.
  • Beispielhafte Verfahren zum Ausbilden des Werkstücks 100 mit FET-Vorrichtungen (wie z. B. 106 und 108) werden nun unter Bezugnahme auf die 2-17 beschrieben. 2 ist ein Flussdiagramm eines Verfahrens 200 zum Herstellen von FET-Vorrichtungen auf einem Werkstück 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die nachfolgenden Figuren beziehen sich auf Perspektivansichten des Werkstücks 100 und/oder Querschnitte, die durch den Kanalbereich 112 (z. B. entlang der Ebene 122, der Ebene 124 oder der Ebene 126) oder durch die Source/Drain-Bereiche 110 (z. B. entlang der Ebene 128 oder der Ebene 130) der FET-Vorrichtungen genommen sind.
  • Das Verfahren 200 und die Struktur des Werkstücks 100 werden gemäß verschiedenen Aspekten der vorliegenden Offenbarung gemeinsam beschrieben. Es versteht sich, dass vor, während und nach dem Verfahren 200 zusätzliche Schritte vorgesehen sein können und dass einige der beschriebenen Schritte für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. In der folgenden Beschreibung werden die aktiven Bereiche auch gemeinsam als Rippenstruktur 104 bezeichnet. Allerdings sind die aktiven Bereiche nicht auf aktive Rippenbereiche in der Rippenstruktur beschränkt.
  • Zuerst wird bezugnehmend auf Block 202 von 2 und 3 ein Werkstück 100 empfangen, das ein Substrat 102 umfasst, etwa ein Siliziumsubstrat. Das Substrat 102 kann alternativ oder zusätzlich einen elementaren Halbleiter, einen Verbindungshalbleiter oder Kombinationen davon umfassen. Das Substrat 102 kann auch ein SOI-Substrat umfassen.
  • Verschiedene Dotierungsverfahren können auf das Substrat 102 durch ein geeignetes Verfahren angewendet werden, wie beispielsweise eine Ionenimplantation. In der vorliegenden Ausführungsform wird ein Anti-Punch-Through- (APT-) Verfahren auf das Substrat 102 angewendet, um durch Ionenimplantationen geeignete Dotierstoffe in jeweilige Bereiche des Substrats einzuführen. Das APT-Verfahren kann das Ausbilden einer Hartmaske mit Öffnungen, die Bereiche für nFETs definieren; das Anwenden einer Ionenimplantation auf die nFET-Bereiche; und das Entfernen der Hartmaske und ähnliche Schritte für pFETs umfassen.
  • Das empfangene Werkstück 100 kann eine oder mehrere darauf ausgebildete Schichten aufweisen. In einer Ausführungsform, die in 4 gezeigt ist, umfasst das Substrat 102 eine Halbleiterschicht 402, wie Silizium, die epitaktisch auf Bulk-Silizium gezüchtet ist, wie beispielsweise einem Siliziumwafer. In einer weiteren beispielhaften Ausführungsform umfasst das Substrat 102 eine erste Halbleiterschicht, die auf Bulk-Silizium ausgebildet ist, und eine zweite Halbleiterschicht, die auf der ersten Halbleiterschicht ausgebildet ist. Die erste Halbleiterschicht umfasst ein erstes Halbleitermaterial (wie SiGe) und die zweite Halbleiterschicht umfasst ein zweites Halbleitermaterial (wie Si), das sich von dem ersten Halbleitermaterial unterscheidet. Die erste und die zweite Halbleiterschicht werden durch geeignete Techniken, wie selektives Epitaxialwachstum (SEG), epitaktisch gezüchtet. In einigen Ausführungsformen umfassen geeignete Abscheidungsverfahren für das Epitaxialwachstum Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), hochdichte Plasma-CVD (HDP-CVD), physikalische Gasphasenabscheidung (PVD) und/oder andere geeignete Abscheidungsverfahren. Jede dieser Techniken kann verwendet werden, um die Halbleiterschicht 402 mit irgendeiner Zusammensetzung einschließlich einer abgestuften Zusammensetzung zu züchten.
  • In einigen Ausführungsformen kann die Halbleiterschicht 402 ohne Dotierung ausgebildet werden und wird daher auch als nicht dotierte Halbleiterschicht bezeichnet. Zum Beispiel umfasst der Vorläufer während der Abscheidung keine dotierstoffhaltige Chemikalie. Als Erweiterung des Beispiels wird keine weitere Ionenimplantation implementiert, um das Einführen von Dotierstoff in die Halbleiterschicht 402 zu eliminieren. Bei dieser Ausführungsform ist der ausgebildete Kanalbereich undotiert und weist weniger Fehler auf.
  • Um die Herstellung zu erleichtern und um eine Beschädigung der Halbleiterschicht zu vermeiden, können eine oder mehrere Hartmaskenschichten 404 auf dem Substrat 102, wie beispielsweise auf der Halbleiterschicht 402, ausgebildet werden. Die Hartmaskenschichten 404 umfassen ein Dielektrikum wie ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid und/oder ein Halbleiterkarbid und in einer beispielhaften Ausführungsform umfasst die Hartmaskenschicht 404 einen Siliziumoxidfilm und einen Siliziumnitridfilm. Die Hartmaskenschicht 404 kann durch thermisches Wachstum, ALD, CVD, HDP-CVD, PVD und/oder andere geeignete Abscheidungsverfahren ausgebildet werden.
  • Eine Photoresistschicht (oder ein Resist), die verwendet wird, um die Rippenstruktur 104 in späteren Vorgängen des Verfahrens 200 zu definieren, kann auf der Hartmaskenschicht 404 ausgebildet werden. Eine beispielhafte Resistschicht umfasst ein lichtempfindliches Material, das bewirkt, dass die Schicht eine Eigenschaftsänderung erfährt, wenn sie Licht ausgesetzt wird, etwa ultraviolettem (UV) Licht, Deep-UV- (DUV-) Licht oder Extreme-UV- (EUV-) Licht. Diese Eigenschaftsänderung kann verwendet werden, um selektiv belichtete oder unbelichtete Abschnitte der Resistschicht durch eines der erwähnten Entwicklungsverfahren zu entfernen. Dieses Verfahren zum Ausbilden einer strukturierten Resistschicht wird auch als lithographische Strukturierung bezeichnet.
  • In einer Ausführungsform wird die Resistschicht strukturiert, um die Abschnitte des Photoresistmaterials, die über dem Werkstück 100 angeordnet sind, durch das Lithographieverfahren zu belassen. Nach dem Strukturieren des Resists wird ein Ätzverfahren auf das Werkstück 100 angewendet, um die Hartmaskenschicht 404 zu öffnen, wodurch die Struktur von der Resistschicht auf die Hartmaskenschicht 404 übertragen wird. Die verbleibende Resistschicht kann nach dem Strukturieren der Hartmaskenschicht 404 entfernt werden. Ein beispielhaftes Lithographieverfahren umfasst Rotationsbeschichten einer Resistschicht, weiches Backen (engl. „soft bake“) der Resistschicht, Maskenausrichten, Belichten, Nachbelichtungs-Backen („post exposure bake“), Entwickeln der Resistschicht, Spülen und Trocknen (z. B. hartes Backen, „hard bake“). Alternativ kann ein lithographisches Verfahren durch andere Verfahren implementiert, ergänzt oder ersetzt werden, wie z. B. maskenlose Photolithographie, Elektronenstrahlschreiben und Ionenstrahlschreiben. Das Ätzverfahren zum Strukturieren der Hartmaskenschicht kann Nassätzen, Trockenätzen oder eine Kombination davon umfassen. Das Ätzverfahren kann mehrere Ätzschritte umfassen. Beispielsweise kann der Siliziumoxidfilm in der Hartmaskenschicht durch eine verdünnte Fluorwasserstofflösung und der Siliziumnitridfilm in der Hartmaskenschicht durch eine Phosphorsäurelösung geätzt werden.
  • Unter Bezugnahme auf Block 206 von 2 und die 5-6 werden STI-Merkmale 116 in dem Substrat 102 ausgebildet. Das Substrat 102 (das die Halbleiterschicht 402 in dem vorliegenden Beispiel umfasst) wird geätzt, um die Rippenstruktur 104 durch Öffnungen der strukturierten Hartmaskenschicht 404 zu definieren. Ein oder mehrere Ätzverfahren werden auf das Werkstück 100 angewendet, um die Abschnitte des Substrats 102, die nicht von der strukturierten Hartmaskenschicht 404 bedeckt sind, zu ätzen. Die strukturierte Hartmaskenschicht 404 wird als Ätzmaske während der Ätzverfahren verwendet, um das Substrat zu strukturieren.
  • Die Ätzverfahren können jede geeignete Ätztechnik, wie Trockenätzen, Nassätzen und/oder andere Ätzverfahren (z. B. reaktives Ionenätzen (RIE)) umfassen. In einigen Ausführungsformen umfasst das Ätzverfahren mehrere Ätzschritte mit unterschiedlichen Ätzchemikalien, die jeweils ein bestimmtes Material des Werkstücks 100 angreifen. In einigen Beispielen kann das Halbleitermaterial des Substrats durch ein Trockenätzverfahren unter Verwendung eines Fluor-basierten Ätzmittels geätzt werden.
  • Die Ätzverfahren sind so ausgelegt, dass sie eine Rippenstruktur 104 mit beliebiger geeigneter Höhe und Breite erzeugen, die sich oberhalb des Rests der ersten Halbleiterschicht 302 erstreckt. Zusätzlich zum Definieren der Rippenstruktur 104 definiert das Ätzverfahren auch einen oder mehrere Isolationsgräben 502 zwischen den aktiven Bereichen der Rippenstruktur 104.
  • Insbesondere wird das auf das Substrat angewendete Ätzverfahren so gesteuert, dass das Substrat 102 teilweise geätzt wird, wie in 5 gezeigt ist. Dies kann durch Steuern der Ätzzeit oder durch Steuern eines oder mehrerer anderer Ätzparameter erreicht werden. Nach den Ätzverfahren ist die Rippenstruktur ausgebildet und erstreckt sich von dem Substrat 102 weg.
  • Unter Bezugnahme auf 6 werden ein oder mehrere Isolationsmerkmale 116 auf dem Substrat 102 ausgebildet. In der vorliegenden Ausführungsform wird das Isolationsmerkmal 116 in dem Isolationsgraben 502 ausgebildet und daher auch als STI-Merkmal bezeichnet. Ein oder mehrere dielektrische Materialien werden in den Graben 502 gefüllt, um das Isolationsmerkmal 116 auszubilden. Geeignete dielektrische Füllmaterialien umfassen Halbleiteroxide, Halbleiternitride, Halbleiteroxynitride, FSG, low-k-dielektrische Materialien und/oder Kombinationen davon. In verschiedenen beispielhaften Ausführungsformen wird das dielektrische Material unter Verwendung eines HDP-CVD-Verfahrens, einer subatmosphärischen CVD- (SACVD-) Verfahrens, eines Verfahrens mit hohem Aspektverhältnis (HARP), eines fließfähigen CVD- (FCVD-) und/oder eines Rotationsbeschichtungsverfahrens abgeschieden.
  • Auf die Abscheidung des dielektrischen Materials kann ein chemisch-mechanisches Polier-/Planarisierungs- (CMP-) Verfahren folgen. Das CMP-Verfahren kann die Hartmaskenschichten 404 als Polierstoppschicht verwenden, um ein Polieren der Halbleiterschicht 402 zu verhindern. In der gezeigten Ausführungsform entfernt das CMP-Verfahren die Hartmaskenschichten 404 vollständig, obwohl in weiteren Ausführungsformen ein gewisser Teil der Hartmaskenschichten 404 nach dem CMP-Verfahren verbleibt.
  • Unter Bezugnahme auf Block 208 von 2 und 7 wird das Isolationsmerkmal 116 vertieft, wodurch eine Rippenstruktur 104 und Gräben 702 zwischen den aktiven Rippenbereichen ausgebildet werden. Die aktiven Rippenbereiche sind durch das Isolationsmerkmal 116 elektrisch voneinander isoliert. Jede geeignete Ätztechnik kann verwendet werden, um das dielektrische Füllmaterial zu vertiefen, beispielsweise Trockenätzen, Nassätzen, RIE und/oder andere Ätzverfahren, und in einer beispielhaften Ausführungsform wird ein anisotropes Trockenätzen verwendet, um selektiv das dielektrische Füllmaterial der Isolationsmerkmal ohne Ätzen der Rippenstruktur 104 zu entfernen.
  • Unter Bezugnahme auf Block 210 von 2 und 8 wird eine dielektrische Materialschicht 802 auf der Rippenstruktur 104 innerhalb des I/O-Vorrichtungsbereichs ausgebildet. Die Schicht 802 dient als Gatedielektrikumsschicht für die I/O-FinFETs oder als Teil der Gatedielektrikumsschicht der I/O-FinFETs, so dass die I/O-FinFETs eine dickere Gatedielektrikumsschicht für eine robuste Leistung aufweisen, da I/O-Vorrichtungen mehr harte Stromstöße erleiden. In einigen Ausführungsformen umfasst die dielektrische Schicht 802 Siliziumoxid, das durch ein geeignetes Verfahren wie ALD, CVD, thermische Oxidation, Ozonoxidation usw. abgeschieden wird. Das Ausbilden der dielektrischen Schicht 802 kann ferner ein nachfolgendes Glühverfahren umfassen, um die Materialqualität zu verbessern, beispielsweise um die Materialdichte zu erhöhen und die Defekte zu verringern. In der vorliegenden Ausführungsform wird die dielektrische Materialschicht auf der Rippenstruktur in dem Kernvorrichtungsbereich und dem I/O-Vorrichtungsbereich abgeschieden und wird anschließend aus dem Kernvorrichtungsbereich entfernt, nachdem Dummy-Gates entfernt wurden.
  • Unter Bezugnahme auf Block 212 von 2 und 9 werden ein oder mehrere Dummy-Gates 902 auf der Rippenstruktur 104 ausgebildet. Das Dummy-Gate 902 wird über dem Kanalbereich 112 ausgebildet. In einigen Beispielen umfasst das Ausbilden des Dummy-Gates 902 das Abscheiden einer Dummy-Gateschicht, die Polysilizium oder ein anderes geeignetes Material umfasst, und das Strukturieren der Schicht durch ein lithographisches Verfahren und Ätzen. Eine Gate-Hartmaskenschicht 904 kann auf der Dummy-Gatematerialschicht ausgebildet werden und wird als Ätzmaske während der Ausbildung des Dummy-Gates verwendet. Die Gate-Hartmaskenschicht 904 kann jedes geeignete Material, wie ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumkarbid, ein Siliziumoxynitrid, andere geeignete Materialien und/oder Kombinationen davon umfassen. In einer Ausführungsform umfasst die Gate-Hartmaske 904 mehrere Filme, etwa Siliziumoxid und Siliziumnitrid. In einigen Ausführungsformen umfasst das Strukturierungsverfahren zum Ausbilden des Dummy-Gates das Ausbilden einer strukturierten Resistschicht durch Lithographieverfahren; das Ätzen der Hartmaskenschicht unter Verwendung der strukturierten Resistschicht als Ätzmaske; und das Ätzen der Gatematerialschicht unter Verwendung der strukturierten Hartmaskenschicht als Ätzmaske, um das Dummy-Gate auszubilden.
  • Unter Bezugnahme auf Block 214 von 2 und 10 werden ein oder mehrere Gate-Seitenwandmerkmale 1002 an den Seitenwänden des Dummy-Gates 902 ausgebildet. Das Gate-Seitenwandmerkmal 1002 kann verwendet werden, um die nachfolgend ausgebildeten Source/Drain-Merkmale zu versetzen und kann zum Entwerfen oder Modifizieren des Source/Drain-Strukturprofils verwendet werden. Das Gate-Seitenwandmerkmal 1002 kann jedes geeignete dielektrische Material, wie ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiterkarbid, ein Halbleiteroxynitrid, andere geeignete dielektrische Materialien und/oder Kombinationen davon umfassen. Das Gate-Seitenwandmerkmal 1002 hat eine innere Fläche, die direkt mit der Seitenwand des Dummy-Gates 902 in Kontakt steht, wobei die innere Fläche eine Zusammensetzung aufweist, die sich von der der dielektrischen Materialschicht 802 unterscheidet, die direkt mit der unteren Fläche des Dummy-Gates 902 in Kontakt steht. Dies so entworfen, dass eine selektive Abscheidung in der späteren Phase zur Verfügung gestellt werden kann. Beispielsweise besteht die dielektrische Materialschicht 802 aus Siliziumoxid, während die innere Oberfläche des Gate-Seitenwandmerkmals 1002 aus Siliziumnitrid besteht. In einigen Ausführungsformen kann das Gate-Seitenwandmerkmal 1002 mehrere Schichten umfassen, wie beispielsweise einen ersten Gate-Abstandshalter (oder eine Dichtungsschicht) 1002A auf Seitenwänden der Dummy-Gates 902 und einen zweiten Gate-Abstandshalter 1002B auf der Dichtungsschicht, wie in 11 gezeigt ist. Zur Ergänzung der Ausführungsformen besteht die Dichtungsschicht 1002A aus Siliziumnitrid und der zweite Gate-Abstandshalter 1002B aus Siliziumoxid oder alternativ Siliziumnitrid. Alle Gate-Seitenwandmerkmale einschließlich der Dichtungsschicht (oder des ersten Gate-Abstandshalters) und des zweiten Gate-Abstandshalters werden auch gemeinsam als Gate-Abstandshalter bezeichnet. Das Ausbilden der Gate-Seitenwandmerkmale 1002 umfasst Abscheiden und anisotropes Ätzen, wie Trockenätzen. In einem Beispiel wird die Dichtungsschicht 1002A durch ALD und der Gate-Abstandshalter 1002B durch Abscheiden und anisotropes Ätzen ausgebildet.
  • In einigen Ausführungsformen sind in den Source/Drain-Bereichen erhöhte Source/Drain-Merkmale 110 ausgebildet. Die erhöhten Source/Drain-Merkmale können durch selektives Epitaxialwachstum für einen Verspannungseffekt mit verbesserter Trägermobilität und Vorrichtungsleistung ausgebildet werden. Das Dummy-Gate 902 und der Gate-Abstandshalter 1002 begrenzen die Source/Drain-Merkmale 110 auf die Source/Drain-Bereiche. In vielen Ausführungsformen werden die Source/Drain-Merkmale 110 durch ein oder mehrere epitaktische oder Epitaxie- (epi-) Verfahren ausgebildet, wobei Si-Merkmale, SiGe-Merkmale, SiC-Merkmale und/oder andere geeignete Merkmale in einem kristallinen Zustand auf der Rippenstruktur 104 gezüchtet werden. Alternativ wird ein Ätzverfahren angewendet, um die Source/Drain-Bereiche vor dem Epitaxialwachstum zu vertiefen. Geeignete Epitaxieverfahren umfassen CVD-Abscheidetechniken (z. B. Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD), Molekularstrahlepitaxie und/oder andere geeignete Verfahren. Das Epitaxieverfahren kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Rippenstruktur 104 wechselwirken.
  • Die Source/Drain-Merkmale 110 können während des Epitaxieverfahrens durch Einführen von Dotierungsspezies in situ dotiert werden, die p-Dotierstoffe wie Bor oder BF2; n-Dotierstoffe wie Phosphor oder Arsen; und/oder andere geeignete Dotierstoffe einschließlich Kombinationen davon umfassen. Wenn die Source/Drain-Merkmale 110 nicht in situ dotiert werden, wird ein Implantationsverfahren (d. h. ein Übergangs-Implantationsverfahren) durchgeführt, um den entsprechenden Dotierstoff in die Source/Drain-Merkmale 110 einzuführen. In einer beispielhaften Ausführungsform umfassen die Source/Drain-Merkmale 110 in einem nFET SiCP oder SiP, jene in einem pFET dagegen GeSnB und/oder SiGeSnB (Zinn kann verwendet werden, um die Gitterkonstante abzustimmen). In einigen anderen Ausführungsformen umfassen die erhöhten Source/Drain-Merkmale 110 mehr als eine Halbleitermaterialschicht. Beispielsweise wird eine Silizium-Germaniumschicht auf dem Substrat in den Source/Drain-Bereichen epitaktisch gezüchtet und auf der Silizium-Germaniumschicht eine Siliziumschicht epitaktisch gezüchtet. Ein oder mehrere Glühverfahren können danach durchgeführt werden, um die Source/Drain-Merkmale 110 zu aktivieren. Geeignete Glühverfahren umfassen schnelles thermisches Glühen (RTA), Laser-Glühverfahren, andere geeignete Glühtechniken oder eine Kombination davon.
  • Unter Bezugnahme auf Block 216 von 2 und 11 wird ein Zwischenebenen-Dielektrikum (ILD) 1102 auf dem Substrat ausgebildet, um die Source/Drain-Merkmale 110 in den Source/Drain-Bereichen zu bedecken. Das ILD 1102 umgibt das Dummy-Gate 902 und die Gate-Seitenwandmerkmale (oder Gate-Abstandshalter) 1002, was es ermöglicht, dass das Dummy-Gate 902 entfernt und ein Ersatz-Gate 114 in dem resultierenden Hohlraum (auch als Gate-Graben bezeichnet) 1104 ausgebildet werden kann. Dementsprechend wird bei solchen Ausführungsformen das Dummy-Gate 902 nach dem Abscheiden des ILDs 1102 entfernt, wie in 11 gezeigt ist. Das ILD 1102 kann auch Teil einer elektrischen Verbindungsstruktur sein, die verschiedene Vorrichtungen des Werkstücks 100 elektrisch miteinander verbindet. In solchen Ausführungsformen wirkt das ILD 1102 als ein Isolator, der die Leiterbahnen unterstützt und isoliert. Das ILD 1102 kann jedes geeignete dielektrische Material umfassen, wie ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, andere geeignete dielektrische Materialien oder Kombinationen davon. In einigen Ausführungsformen umfasst das Ausbilden des ILDs 1102 Abscheidung und CMP, um eine planarisierte obere Fläche bereitzustellen. Die Hartmaske 904 kann während des CMP-Verfahrens, eines zusätzlichen Ätzvorgangs oder einer Kombination davon entfernt werden.
  • Unter Bezugnahme auf Block 218 von 2 und 11 wird das Dummy-Gate 902 entfernt, was einen Gate-Graben 1104 erzeugt. In einigen Ausführungsformen wird das Dummy-Gate durch ein Ätzverfahren wie z. B. eine Nassätzung entfernt, um das Dummy-Gate selektiv zu entfernen. Das Ätzverfahren kann mehrere Ätzschritte umfassen, um das Dummy-Gate zu entfernen, wenn mehrere Materialien vorhanden sind.
  • Unter Bezugnahme auf Block 220 von 2 und die 12A, 12B, 12C und 12D wird eine dielektrische Materialschicht selektiv auf den Seitenwänden der Gate-Gräben ausgebildet, während die Bodenflächen der Gate-Gräben frei von der dielektrischen Materialschicht sind. Die 12A und 12B sind Perspektivansichten einer Kernvorrichtung 106 bzw. einer I/O-Vorrichtung 108 des Werkstücks 100; und die 12C und 12D sind Schnittansichten der Kernvorrichtung 106 bzw. der I/O-Vorrichtung 108 durch die Kanalbereiche entlang der Schnittlinien 1202 bzw. 1204 in den aktiven Rippenbereichen.
  • Insbesondere weist die dielektrische Materialschicht in dem Kernvorrichtungsbereich und dem I/O-Vorrichtungsbereich eine unterschiedliche Dicke auf. Daher sind diese getrennt bezeichnet. In dem Vorgang 220 wird eine selektive Abscheidung durchgeführt, so dass eine dielektrische Materialschicht 1212 selektiv auf der Seitenwand des Gate-Grabens der Kernvorrichtung 106 und eine dielektrische Materialschicht 1214 selektiv auf der Seitenwand des Gate-Grabens der I/O-Vorrichtung 108 so abgeschieden wird, dass beide dielektrischen Materialschichten von der Bodenfläche des entsprechenden Gate-Grabens abwesend sind. Die dielektrische Materialschicht 1212 für die Kernvorrichtung 106 hat eine erste Dicke T1 und die dielektrische Materialschicht 1214 für die I/O-Vorrichtung 108 hat eine zweite Dicke T2, die größer als die erste Dicke ist. In einigen Ausführungsformen ist ein Verhältnis T2/T1 größer als 2. In einigen Ausführungsformen liegt T1 zwischen 2 Angström und 5 Angström, während T2 zwischen 1 Nanometer und 2 Nanometer liegt. Die erste und die zweite dielektrische Materialschicht können getrennt oder in einem gemeinsamen Verfahren ausgebildet werden. Beispielsweise wird die erste dielektrische Materialschicht sowohl in dem Kern- als auch dem I/O-Bereich ausgebildet, und zusätzliches dielektrisches Material wird selektiv nur in dem I/O-Bereich abgeschieden, während der Kernbereich von der Abscheidung abgedeckt ist. Die dielektrische Materialschicht 1212 oder 1214 ändert die Abmessung des Gate-Grabens und definiert die Abmessung des entsprechenden endgültigen Gatestapels, der durch die entsprechende dielektrische Materialschicht versetzt ist.
  • Das selektive Abscheidungsverfahren in dem Vorgang 220 wird unten weiter unter Bezugnahme auf das Flussdiagramm von 13 beschrieben. Der Vorgang 220 umfasst einen Vorgang 252 mit einem Giftverfahren (oder -Behandlung) für das Werkstück 100. Das Giftverfahren verändert verschiedene Materialschichten so, dass sie unterschiedliche Oberflächenzusammensetzungen für eine selektive Abscheidung aufweisen. Beispielsweise umfasst das Werkstück 100 eine erste Oberfläche aus Siliziumoxid auf der Rippenstruktur (einschließlich der Bodenflächen der Gate-Gräben) und eine zweite Oberfläche aus Siliziumnitrid auf Seitenwänden der Gate-Gräben. Beide werden durch das Giftverfahren so verändert, dass sie eine andere Oberflächenzusammensetzung aufweisen. Die zweite Oberfläche kann alternativ oder zusätzlich eine Oberfläche aus Silizium umfassen.
  • In der vorliegenden Ausführungsform umfasst das Giftverfahren 252 eine erste chemische Behandlung 254 und eine zweite chemische Behandlung 256. Die erste chemische Behandlung 254 umfasst das Aufbringen einer ersten Chemikalie, um die erste Materialschicht (Siliziumoxid) so umzuwandeln, dass sie eine Hydroxyl-terminierte Oberfläche aufweist, und die zweite Materialschicht (Siliziumnitrid oder Silizium) so umzuwandeln, dass sie eine Wasserstoff-/Fluor-terminierte Oberfläche aufweist, gemäß einigen Ausführungsformen. In einem Beispiel umfasst die erste Chemikalie verdünnte Flusssäure (DHF), etwa eine 100:1 DHF-Lösung. Die erste Behandlung kann eine Behandlungsdauer von 5 Sekunden bis 15 Sekunden haben. Die zweite chemische Behandlung 256 umfasst das Aufbringen einer zweiten Chemikalie, um die Hydroxyl-terminierte Oberfläche in eine kohlenstoffhaltige hydrophile Oberfläche umzuwandeln. Zum Beispiel umfasst die zweite Chemikalie Octadecyltrichlorsilan- (ODTS-) Toluol-Lösung. Bei der zweiten chemischen Behandlung werden die Oberflächen des Werkstücks in eine ODTS-Toluol-Lösung für eine geeignete Dauer getaucht. In einem Beispiel werden die Oberflächen des Werkstücks in eine 10 mM-ODTS-Toluol-Lösung für eine Dauer von 20 Stunden bis 30 Stunden getaucht.
  • In einigen Ausführungsformen umfasst das Giftverfahren 252 ferner ein Spülverfahren 258 nach dem Aufbringen der zweiten Chemikalie. Das Spülverfahren umfasst das Spülen des Werkstücks nacheinander in Toluol-, Aceton- und Chloroform-Lösung, gemäß einigen Beispielen. Das Giftverfahren 252 kann ferner ein Trocknungsverfahren 260 in einer Stickstoffumgebung nach dem Spülen umfassen.
  • Nach dem Giftverfahren fährt der Vorgang 220 mit einem Abscheidungsschritt 262 fort. Aufgrund der vergifteten Oberfläche mit unterschiedlichen Oberflächeneigenschaften wird die dielektrische Materialschicht (1212 oder 1214) nur auf der zweiten Materialschicht - oder der Wasserstoff/Fluor-terminierten Oberfläche im vorliegenden Beispiel - abgeschieden. Die Abscheidung kann eine geeignete Abscheidetechnik verwenden. In der vorliegenden Ausführungsform verwendet die Abscheidung eine ALD-Abscheidung. Das ALD-Verfahren umfasst eine Prozedur mit Zyklen von zwei sequentiell Vorläufern für die Abscheidung Schicht für Schicht. In einigen Beispielen ist das dielektrische Material Siliziumnitrid, und die Abscheidung von Siliziumnitrid umfasst ein ALD-Verfahren mit einem ersten Vorläufer mit Hexachlordisilan (Si2C16), Dichlorsilan (SiH2C12), Disilan (Si2H6) oder einer Kombination davon. Der zweite Vorläufer kann Bis- (tert-Butylamino-) Silan (C8H22N2Si) oder eine andere geeignete Chemikalie umfassen.
  • Nach dem Abscheiden des dielektrischen Materials kann bei Schritt 264 ein Ätzverfahren folgen, um selektiv die kohlenstoffhaltige hydrophile Oberfläche von der ersten Materialschicht (Siliziumoxid) zu entfernen.
  • Unter Bezugnahme auf Block 222, 2 und die 14A, 14B, 14C und 14D wird die Siliziumoxid-Dielektrikumsschicht 802 von dem Kernvorrichtungsbereich entfernt. Die 14A und 14B sind Perspektivansichten einer Kernvorrichtung 106 bzw. einer I/O-Vorrichtung 108 des Werkstücks 100; und 14C und 14D sind Schnittansichten der Kernvorrichtung 106 bzw. der I/O-Vorrichtung 108 durch die Kanalbereiche entlang der Schnittlinien 1402 bzw. 1404 in den aktiven Rippenbereichen. In dem Vorgang 222 wird die Siliziumoxid-Dielektrikumsschicht 802 aus dem/den Kernvorrichtungsbereich(en) entfernt. In einigen Ausführungsformen umfasst das Entfernungsverfahren ein Lithographieverfahren und Ätzen. Zur Weiterentwicklung der Ausführungsformen umfasst das Entfernungsverfahren das Ausbilden einer strukturierten Resistschicht 1406 durch ein Lithographieverfahren, wobei die strukturierte Resistschicht 1406 den I/O-Vorrichtungsbereich bedeckt und eine Öffnung aufweist, die so konfiguriert ist, dass der Kernvorrichtungsbereich darin freiliegt. Das Ätzverfahren kann ein Nassätzen umfassen, beispielsweise DHF, um selektiv Siliziumoxid in den Gate-Gräben in den Kernvorrichtungsbereichen zu entfernen.
  • Unter Bezugnahme auf Block 224, 2 und die 15A, 15B, 15C und 15D werden die Gatestapel 114 in den Gate-Gräben ausgebildet. Die 15A und 15B sind Perspektivansichten einer Kernvorrichtung 106 bzw. einer I/O-Vorrichtung 108 des Werkstücks 100; und die 15C und 15D sind Schnittansichten der Kernvorrichtung 106 bzw. der I/O-Vorrichtung 108 durch die Source/Drain-Bereiche entlang der Schnittlinien 1502 bzw. 1504 in den aktiven Rippenbereichen. In dem Vorgang 224 wird der Gatestapel 114A in einem Gate-Graben des Kernvorrichtungsbereichs und ein Gatestapel 114B in einem Gate-Graben des I/O-Vorrichtungsbereichs ausgebildet.
  • Der Gatestapel 114 (wie z. B. 114A oder 114B) wird auf dem Werkstück 100 ausgebildet, wobei er die Kanalbereiche 112 der Rippenstruktur 104 umschließt. In einigen Ausführungsformen ist der Gatestapel 114 ein High-k-Metallgate, das eine Gatedielektrikumsschicht aus high-k-dielektrischem Material und eine Gateelektrode aus Metall oder einer Metalllegierung umfasst. In einigen Beispielen können die Gatedielektrikumsschicht und die Gateelektrode jeweils eine Anzahl von Teilschichten umfassen. Die high-k-dielektrische Schicht kann Metalloxid, Metallnitrid, wie LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr) TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete dielektrische Materialien umfassen. Die Gateelektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W oder irgendwelche geeigneten Materialien umfassen. In einigen Ausführungsformen werden unterschiedliche Metallmaterialien für nFET- und pFET-Vorrichtungen mit jeweiliger Austrittsarbeit verwendet. Der Gatestapel 114 wird in dem Gate-Graben durch ein Verfahren ausgebildet, das beispielsweise Abscheidung und CMP umfasst. Es versteht sich jedoch, dass der Gatestapel 114 jede geeignete Gatestruktur sein kann.
  • Die Struktur des Werkstücks 100, insbesondere die Gatestruktur, wird weiter unter Bezugnahme auf 16 beschrieben. 16 ist eine Schnittansicht der Kernvorrichtung (des Kern-FETs) 106 und der I/O-Vorrichtung (des I/O-FETs) 108 entlang der Schnittlinie 122 in dem aktiven Rippenbereich gemäß einigen Ausführungsformen. Die Rippenstruktur 104 ist ein durchgängiger Teil des Substrats 102 und ragt über die STI 116 hinaus.
  • Die Kernvorrichtung 106 umfasst den Gatestapel 114A und die Source/Drain-Merkmale 110, die auf beiden Seiten des Gatestapels 114A angeordnet sind. Der Gatestapel 114A umfasst eine Gatedielektrikumsschicht 1502 und eine Gateelektrode 1604, die von der Gatedielektrikumsschicht 1602 umgeben ist. Die Gatedielektrikumsschicht 1602 ist U-förmig innerhalb des Gate-Grabens ausgebildet. In dem gezeigten Beispiel sind die aktiven Rippenbereiche in X-Richtung, der Gatestapel 114A dagegen in Y-Richtung orientiert. Der Gatestapel 114A erstreckt sich entlang der X-Richtung mit einer Abmessung Lg1, die üblicherweise als Gate-Länge bezeichnet wird, da sie die Kanallänge definiert. Die Gatedielektrikumsschicht hat eine Dicke Tg1. Die Kernvorrichtung 106 umfasst ferner ein Gate-Seitenwandmerkmal 1002, wie beispielsweise eine Dichtungsschicht 1002A, einen Gate-Abstandshalter 1002B oder beide. In der vorliegenden Ausführungsform ist die Dichtungsschicht 1002A L-förmig. Sie umfasst ein erstes Segment, das sich vertikal von der Oberseite des Gatestapels 114A zu der Rippenstruktur 104 erstreckt, und ein zweites Segment, das sich seitlich auf der Rippenstruktur entlang der X-Richtung erstreckt. Der Gate-Abstandshalter 1002B ist auf der Seitenwand der Dichtungsschicht 1002A und auf der Oberseite des zweiten Segments der Dichtungsschicht ausgebildet.
  • In einer dieser Ausführungsformen umfasst die Gatedielektrikumsschicht 1602 eine Grenzflächenschicht, die durch ein geeignetes Verfahren abgeschieden wird, wie ALD, CVD, Ozonoxidation usw. Die Grenzflächenschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und/oder ein anderes geeignetes Material umfassen. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht eine high-k-dielektrische Schicht, die auf der Grenzflächenschicht (falls die Grenzflächenschicht vorhanden ist) durch eine geeignete Technik wie ALD, CVD, metallorganische CVD (MOCVD), PVD, thermische Oxidation, Kombinationen davon und/oder andere geeignete Techniken abgeschieden wird.
  • Das Gateelektrodenmaterial wird dann in den Gate-Graben gefüllt. Die Gateelektrode 1604 wird durch ALD, PVD, CVD, Plattieren, ein anderes geeignetes Verfahren oder eine Kombination davon ausgebildet. Die Gateelektrode kann eine einzelne Schicht oder mehrere Schichten umfassen, wie eine Metallschicht, eine Auskleideschicht, eine Benetzungsschicht und/oder eine Haftschicht. Nach dem Füllen des Gateelektrodenmaterials kann ein CMP-Verfahren durchgeführt werden, um eine im Wesentlichen planare obere Fläche des Gatestapels 114A (und 114B) zu erzeugen. Nachdem der Gatestapel 114 ausgebildet ist, kann das Werkstück 100 weiterer Fertigung zugeführt werden, wie beispielsweise Kontaktbildung und weitere Herstellung der Verbindungsstruktur.
  • Weiterhin umfasst die Kernvorrichtung 106 eine dielektrische Materialschicht 1212, die zwischen dem Gatestapel 114A und dem Gate-Seitenwandmerkmal 1002 (1002A und 1002B) angeordnet ist. Die dielektrische Materialschicht 1212 wird durch selektive Abscheidung ausgebildet; erstreckt sich vertikal von der Oberseite des Gatestapels 114A und hat eine einheitliche Dicke T1. Hierbei bedeutet eine einheitliche Dicke (von T1 und ähnlich die einheitliche Dicke T2, die später beschrieben wird), dass die Dicke der entsprechenden Schicht eine sehr kleine Abweichung aufweist, wie beispielsweise weniger als 10%.
  • Die I/O-Vorrichtung 108 umfasst den Gatestapel 114B und die Source/Drain-Merkmale 110, die auf beiden Seiten des Gatestapels 114B angeordnet sind. Der Gatestapel 114B umfasst die Gatedielektrikumsschicht 1602 und eine Gateelektrode 1604, die von der Gatedielektrikumsschicht 1602 umgeben ist. Die Gatedielektrikumsschicht 1602 ist U-förmig innerhalb des Gate-Grabens ausgebildet. Der Gatestapel 114B ist in der Y-Richtung orientiert und erstreckt sich entlang der X-Richtung mit einer Abmessung Lg2, die als Gate-Länge bezeichnet wird. In der vorliegenden Ausführungsform ist Lg2 größer als Lg1. Die Gatedielektrikumsschicht 1602 hat eine Dicke Tg1. Jedoch umfasst die gesamte Gatedielektrikumsschicht für die I/O-Vorrichtung 108 sowohl die Siliziumoxidschicht 802 als auch die Gatedielektrikumsschicht 1602. Somit ist die summierte Dicke des Gatedielektrikums für die I/O-Vorrichtung 108 Tg2, die größer als Tg1 ist. Mit anderen Worten ist die äquivalente Oxiddicke des Gatedielektrikums für die I/O-Vorrichtung 108 größer als die äquivalente Oxiddicke des Gatedielektrikums für die Kernvorrichtung 106, wodurch die I/O-Vorrichtung gegenüber Leistungsstößen robuster wird. Die I/O-Vorrichtung 108 umfasst ferner ein Gate-Seitenwandmerkmal 1002, wie eine Dichtungsschicht 1002A, einen Gate-Abstandshalter 1002B oder beide, ähnlich denen der Kernvorrichtung 106. In der vorliegenden Ausführungsform ist die Dichtungsschicht 1002A L-förmig. Sie umfasst ein erstes Segment, das sich vertikal von der Oberseite des Gatestapels 114B zu der Rippenstruktur 104 erstreckt, und ein zweites Segment, das sich seitlich auf der Rippenstruktur entlang der X-Richtung erstreckt. Der Gate-Abstandshalter 1002B ist auf der Seitenwand der Dichtungsschicht 1002A und auf der Oberseite des zweiten Segments der Dichtungsschicht ausgebildet.
  • Weiterhin umfasst die I/O-Vorrichtung 108 eine dielektrische Materialschicht 1214, die zwischen dem Gatestapel 114B und dem Gate-Seitenwandmerkmal 1002 (wie 1002A und 1002B) in der I/O-Vorrichtung 108 angeordnet ist. Die dielektrische Materialschicht 1214 wird durch selektive Abscheidung ausgebildet; erstreckt sich vertikal von der Oberseite des Gatestapels 114B und endet über der Siliziumoxidschicht 802 (kann sie in einigen Fällen berühren); und hat eine einheitliche Dicke T2, wobei T2 größer als T1 ist. In einigen Beispielen ist ein Verhältnis von T2/T1 größer als 2. In einigen Beispielen reicht T1 von 2 Angström bis 5 Angström, während T2 von 1 Nanometer bis 2 Nanometer reicht.
  • Insbesondere hat das Dummy-Gate eine größere Abmessung als die entsprechende Abmessung (Lg1 oder Lg2) des endgültigen Gates (114A oder 114B). Selbst wenn ein endgültiges Gate eine kleinere Abmessung hat, hat ein zugehöriges Dummy-Gate, das durch das offenbarte Verfahren hergestellt wird, eine größere Abmessung und ist somit stärker und robuster, um seine Form und Position ohne Kollabieren zu erhalten. Wie oben beschrieben, können die Gates zusammenhaften, wenn sich die Halbleiterherstellung zu fortgeschrittenen Technologieknoten mit kleineren Merkmalgrößen und hohen Strukturdichten bewegt. Das offenbarte Verfahren und Struktur sehen eine Halbleiterstruktur vor, die die obigen Probleme beseitigt. Insbesondere werden die Kernvorrichtung 106 und die I/O-Vorrichtung 108 mit unterschiedlichen Eigenschaften (Gatedielektrikums-Dicke und Seitenwanddielektrikums-Dicke T1 und T2) für jeweilige Leistungsabstimmung und -verbesserung entworfen und hergestellt.
  • Die dielektrische Materialschicht 1212/1214 und die Gate-Seitenwandmerkmale 1002 werden mit bestimmten Zusammensetzungen und Oberflächeneigenschaften ausgewählt, um eine selektive Abscheidung zu erzielen, was die Gate-Robustheit weiter fördert, um die Anhaftungsprobleme, wie z. B. bei Nassätzen oder Nassreinigung, zu beheben. In einigen Ausführungsformen ist die dielektrische Materialschicht 1212 oder 1214 eine Siliziumnitridschicht. Die innere Fläche der Gate-Seitenwandmerkmale 1002 berührt die dielektrische Materialschicht (1212 oder 1214) und ist eine Siliziumnitridfläche. Wenn zum Beispiel die Gate-Seitenwandmerkmale 1002 nur eine Materialschicht umfassen, ist sie eine Siliziumnitridschicht. In anderen Beispielen umfassen die Gate-Seitenwandmerkmale 1002 eine Dichtungsschicht 1002A und einen Gate-Abstandshalter 1002B, wobei die Dichtungsschicht 1002A eine Siliziumnitridschicht ist, während der Gate-Abstandshalter 1002B eine Siliziumoxidschicht oder eine Siliziumnitridschicht ist.
  • Die Gateelektrode 1604 wird weiter unter Bezugnahme auf 17 in einer Schnittansicht beschrieben. Die Gateelektrode 1604 kann die Gateelektrode für die Kernvorrichtung 106 oder die Gateelektrode für die I/O-Vorrichtung 108 mit detaillierten Gate-Materialschichten gemäß einigen Ausführungsformen darstellen.
  • Wie in 17 gezeigt, umfasst die Gateelektrode 1604 eine Deckschicht 1702, eine Sperrschicht 1704, eine Austrittsarbeitsmetallschicht 1706, eine weitere Sperrschicht 1708 und eine Füllmetallschicht 1710. Zur Ergänzung der Ausführungsformen umfasst die Deckschicht 1702 Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, das durch eine geeignete Abscheidungstechnik wie ALD ausgebildet wird. Die Sperrschicht 1704 umfasst Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, das durch eine geeignete Abscheidungstechnik wie ALD ausgebildet wird. In einigen Beispielen müssen die Sperrschichten nicht vorhanden sein oder nur eine von ihnen kann in der Gateelektrode vorhanden sein.
  • Die Austrittsarbeitsmetallschicht 1706 umfasst eine leitfähige Schicht aus Metall oder einer Metalllegierung mit einer geeigneten Austrittsarbeit, so dass der entsprechende FET bezüglich seiner Vorrichtungsleistung verbessert wird. Die Austrittsarbeits- (WF-) Metallschicht 1706 unterscheidet sich für einen pFET und einen nFET und wird als n-WF-Metall bzw. p-WF-Metall bezeichnet. Die Wahl des WF-Metalls hängt davon ab, welcher FET auf dem aktiven Bereich ausgebildet werden soll. Beispielsweise umfasst die Halbleiterstruktur 100 einen ersten aktiven Bereich für einen nFET und einen anderen aktiven Bereich für einen pFET und dementsprechend sind das n-WF-Metall bzw. das p-WF-Metall in den entsprechenden Gatestapeln ausgebildet. Insbesondere ist ein n-WF-Metall ein Metall mit einer ersten Austrittsarbeit, so dass die Schwellenspannung des entsprechenden nFETs verringert wird. Das n-WF-Metall liegt in der Nähe der Silizium-Leitungsbandenergie (Ec) oder einer niedrigeren Austrittsarbeit, was eine leichtere Elektronenabwanderung ermöglicht. Zum Beispiel hat das n-WF-Metall eine Austrittsarbeit von etwa 4,2 eV oder weniger. Ein p-WF-Metall ist ein Metall mit einer zweiten Austrittsarbeit, so dass die Schwellenspannung des zugehörigen pFET verringert wird. Das p-WF-Metall liegt in der Nähe der Silizium-Valenzbandenergie (eV) oder einer höheren Austrittsarbeit, was eine starke Elektronen-Bindungsenergie mit den Kernen bietet. Zum Beispiel hat das p-Austrittsarbeitsmetall eine WF von etwa 5,2 eV oder mehr.
  • In einigen Ausführungsformen umfasst das n-WF-Metall Tantal (Ta). In anderen Ausführungsformen umfasst das n-WF-Metall Titan-Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN) oder Kombinationen davon. In weiteren Ausführungsformen umfasst das n-Metall Ta, TiAl, TiAlN, Wolframnitrid (WN) oder Kombinationen davon. Das n-WF-Metall kann verschiedene Metall-basierte Filme als Stapel für eine optimierte Vorrichtungsleistung und Verarbeitungskompatibilität umfassen. In einigen Ausführungsformen umfasst das p-WF-Metall Titannitrid (TiN) oder Tantalnitrid (TaN). In anderen Ausführungsformen umfasst das p-Metall TiN, TaN, Wolframnitrid (WN), Titan-Aluminium (TiAl) oder Kombinationen davon. Das p-WF-Metall kann verschiedene Metall-basierte Filme als Stapel für eine optimierte Vorrichtungsleistung und Verarbeitungskompatibilität umfassen. Das Austrittsarbeitsmetall wird durch eine geeignete Technik wie PVD abgeschieden.
  • Die Sperrschicht 1708 umfasst Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, das durch eine geeignete Abscheidungstechnik wie ALD ausgebildet wird. In verschiedenen Ausführungsformen umfasst die Füllmetallschicht 1710 Aluminium, Wolfram oder ein anderes geeignetes Metall. Die Füllmetallschicht 1710 wird durch eine geeignete Technik abgeschieden, beispielsweise PVD oder Plattieren.
  • Die vorliegende Offenbarung sieht ein Verfahren zur Herstellung einer Halbleiterstruktur mit verschiedenen FinFETs und die Halbleiterstruktur vor, wobei die FinFETs für die Kernvorrichtung oder die I/O-Vorrichtung unterschiedliche Konfigurationen und Abmessungen aufweisen. Einige Vorteile können in verschiedenen Ausführungsformen vorhanden sein. Das Verfahren umfasst eine selektive Abscheidung, so dass die Dummy-Gates größere Abmessungen haben, um das Nassätzen/-reinigen ohne Kollabieren zu überleben. Unterschiedliche Strukturen der Kern- und der I/O-Vorrichtung erhöhen die jeweilige Vorrichtungsleistung.
  • Somit sieht die vorliegende Offenbarung eine Halbleiterstruktur gemäß einigen Ausführungsformen vor. Die Halbleiterstruktur umfasst eine Rippenstruktur auf einem Substrat; einen ersten Gatestapel und einen zweiten Gatestapel, die auf der Rippenstruktur ausgebildet sind; eine dielektrische Materialschicht, die auf dem ersten und dem zweiten Gatestapel angeordnet ist, wobei die dielektrische Materialschicht einen ersten Abschnitt, der auf einer Seitenwand des ersten Gatestapels mit einer ersten Dicke angeordnet ist, und einen zweiten Abschnitt aufweist, der auf einer Seitenwand des zweiten Gatestapels mit einer zweiten Dicke angeordnet ist, die größer als die erste Dicke ist; einen ersten Gate-Abstandshalter, der auf dem ersten Abschnitt der dielektrischen Materialschicht angeordnet ist; und einen zweiten Gate-Abstandshalter, der auf dem zweiten Abschnitt der dielektrischen Materialschicht angeordnet ist.
  • Die vorliegende Offenbarung sieht auch eine Halbleiterstruktur gemäß einigen weiteren Ausführungsformen vor. Die Halbleiterstruktur umfasst einen ersten Gatestapel und einen zweiten Gatestapel, die auf einem Substrat ausgebildet sind; eine dielektrische Materialschicht, die auf dem ersten und dem zweiten Gatestapel angeordnet ist, wobei die dielektrische Materialschicht einen ersten Abschnitt, der auf einer Seitenwand des ersten Gatestapels mit einer ersten Dicke angeordnet ist, und einen zweiten Abschnitt aufweist, der auf einer Seitenwand des zweiten Gatestapels mit einer zweiten Dicke angeordnet ist, die größer als die erste Dicke ist; einen ersten Gate-Abstandshalter, der auf dem ersten Abschnitt der dielektrischen Materialschicht angeordnet ist; und einen zweiten Gate-Abstandshalter, der auf dem zweiten Abschnitt der dielektrischen Materialschicht angeordnet ist.
  • Die vorliegende Offenbarung sieht auch eine Halbleiterstruktur gemäß einigen weiteren Ausführungsformen vor. Die Halbleiterstruktur umfasst einen ersten Feldeffekttransistor (FET), der auf einer ersten Rippenstruktur angeordnet ist, wobei der erste FET ferner einen ersten Gatestapel, erste Source/Drain-Merkmale, die auf beiden Seiten des ersten Gatestapels angeordnet sind, einen ersten Gate-Abstandshalter, der auf einer Seitenwand des ersten Gatestapels angeordnet ist, und eine erste dielektrische Materialschicht umfasst, die zwischen dem ersten Gate-Abstandshalter und der Seitenwand des ersten Gatestapels angeordnet ist; und einen zweiten FET, der auf einer zweiten Rippenstruktur angeordnet ist, wobei der zweite FET ferner einen zweiten Gatestapel, zweite Source/Drain-Merkmale, die auf beiden Seiten des zweiten Gatestapels angeordnet sind, einen zweiten Gate-Abstandshalter, der auf einer Seitenwand des zweiten Gatestapels angeordnet ist, und eine zweite dielektrische Materialschicht umfasst, die zwischen dem zweiten Gate-Abstandshalter und der Seitenwand des zweiten Gatestapels angeordnet ist. Die erste dielektrische Materialschicht weist eine erste Dicke T1 auf und die zweite dielektrische Materialschicht weist eine zweite Dicke T2 auf, die größer als die erste Dicke ist.
  • Die Halbleiterstruktur umfasst einen ersten Feldeffekttransistor (FET), der auf einem Substrat angeordnet ist, wobei der erste FET ferner einen ersten Gatestapel, erste Source/Drain-Merkmale, die auf beiden Seiten des ersten Gatestapels angeordnet sind, einen ersten Gate-Abstandshalter, der auf einer Seitenwand des ersten Gatestapels angeordnet ist, und eine erste dielektrische Materialschicht umfasst, die zwischen dem ersten Gate-Abstandshalter und der Seitenwand des ersten Gatestapels angeordnet ist; und einen zweiten FET, der auf einem zweiten Substrat angeordnet ist, wobei der zweite FET ferner einen zweiten Gatestapel, zweite Source/Drain-Merkmale, die auf beiden Seiten des zweiten Gatestapels angeordnet sind, einen zweiten Gate-Abstandshalter, der auf einer Seitenwand des zweiten Gatestapels angeordnet ist, und eine zweite dielektrische Materialschicht umfasst, die zwischen dem zweiten Gate-Abstandshalter und der Seitenwand des zweiten Gatestapels angeordnet ist. Die erste dielektrische Materialschicht weist eine erste Dicke T1 auf und die zweite dielektrische Materialschicht weist eine zweite Dicke T2 auf, die größer als die erste Dicke ist.
  • Die vorliegende Offenbarung sieht ein Verfahren zur Herstellung einer Halbleiterstruktur vor. Das Verfahren umfasst das Ausbilden eines Dummy-Gates auf einem Halbleitersubstrat; das Ausbilden einer Zwischenschicht-Dielektrikumsschicht (ILD) auf dem Halbleitersubstrat; das Entfernen des Dummy-Gates, wodurch ein Gate-Graben in dem ILD erzeugt wird; das Ausbilden einer dielektrischen Materialschicht in dem Gate-Graben, so dass die dielektrische Materialschicht auf Seitenwänden des Gate-Grabens angeordnet ist und auf einer Bodenfläche des Gate-Grabens fehlt; und das Ausbilden eines Metallgates in dem Gate-Graben, wodurch das Gate eine Abmessung aufweist, die um eine Dicke der dielektrischen Materialschicht kleiner als eine entsprechende Abmessung des Dummy-Gates ist.
  • In verschiedenen Ausführungsformen kann das Verfahren ferner das Durchführen eines Spülverfahrens nach dem Aufbringen einer zweiten Chemikalie und das Durchführen eines Trocknungsverfahrens in einer Stickstoffumgebung umfassen, wobei das Spülverfahren das sequentielle Spülen in Toluol, Aceton und Chloroform umfasst. Das Verfahren kann ferner das Anwenden eines Ätzverfahrens zum selektiven Entfernen einer kohlenstoffhaltigen hydrophilen Oberfläche von einer ersten Materialschicht nach dem Abscheidungsverfahren umfassen. Bei dem Verfahren ist die erste Materialschicht eine Siliziumoxidschicht und die zweite Materialschicht entweder eine Siliziumschicht oder eine Siliziumnitridschicht gemäß einigen Beispielen.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiterstruktur, umfassend: eine Rippenstruktur auf einem Substrat; einen ersten Gatestapel und einen zweiten Gatestapel, die auf der Rippenstruktur ausgebildet sind; eine dielektrische Materialschicht, die auf dem ersten und dem zweiten Gatestapel angeordnet ist, wobei die dielektrische Materialschicht einen ersten Abschnitt, der auf einer Seitenwand des ersten Gatestapels mit einer ersten Dicke angeordnet ist, und einen zweiten Abschnitt aufweist, der auf einer Seitenwand des zweiten Gatestapels mit einer zweiten Dicke angeordnet ist, die größer als die erste Dicke ist; einen ersten Gate-Abstandshalter, der auf dem ersten Abschnitt der dielektrischen Materialschicht angeordnet ist; und einen zweiten Gate-Abstandshalter, der auf dem zweiten Abschnitt der dielektrischen Materialschicht angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei ein Verhältnis der zweiten Dicke zu der ersten Dicke größer als 2 ist.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei die dielektrische Materialschicht eine Siliziumnitridschicht mit einer ersten Dicke von weniger als 5 Angström und der zweiten Dicke von mehr als 10 Angström ist.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei der erste Abschnitt der dielektrischen Materialschicht zwischen der Seitenwand des ersten Gatestapels und dem ersten Gate-Abstandshalter angeordnet ist, wobei der erste Abschnitt sich vertikal von einer oberen Fläche des ersten Gatestapels mit einer einheitlichen Dicke erstreckt; und der zweite Abschnitt der dielektrischen Materialschicht zwischen der Seitenwand des zweiten Gatestapels und dem zweiten Gate-Abstandshalter angeordnet ist, wobei sich der zweite Abschnitt vertikal von einer oberen Fläche des zweiten Gatestapels mit einer einheitlichen Dicke erstreckt.
  5. Halbleiterstruktur nach Anspruch 4, wobei der erste Gate-Abstandshalter sich bis zur Bodenfläche des ersten Gatestapels erstreckt und sich weiter seitlich auf der Rippenstruktur erstreckt; und der zweite Gate-Abstandshalter sich bis zur Bodenfläche des zweiten Gatestapels erstreckt und sich weiter seitlich auf der Rippenstruktur erstreckt.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei der erste Gatestapel einen ersten Gatedielektrikumsfilm, der auf der Rippenstruktur angeordnet ist, und eine erste Gateelektrode umfasst, die auf dem ersten Gatedielektrikumsfilm angeordnet ist; und der zweite Gatestapel einen zweiten Gatedielektrikumsfilm, der auf der Rippenstruktur angeordnet ist, wobei ein erster Gatedielektrikumsfilm auf dem zweiten Gatedielektrikumsfilm angeordnet ist, und eine zweite Gateelektrode umfasst, die auf dem ersten Gatedielektrikumsfilm angeordnet ist.
  7. Halbleiterstruktur nach Anspruch 6, ferner umfassend: erste Source/Drain-Merkmale, die auf gegenüberliegenden Seiten des ersten Gatestapels angeordnet sind, wobei der erste Gatestapel und die ersten Source/Drain-Merkmale für einen ersten Feldeffekttransistor konfiguriert sind; und zweite Source/Drain-Merkmale, die auf gegenüberliegenden Seiten des zweiten Gatestapels angeordnet sind, wobei der zweite Gatestapel und die zweiten Source/Drain-Merkmale für einen zweiten Feldeffekttransistor für Eingabe/Ausgang konfiguriert sind.
  8. Halbleiterstruktur nach Anspruch 6, wobei der erste Gatedielektrikumsfilm einen horizontalen Abschnitt und einen vertikalen Abschnitt aufweist, wobei der vertikale Abschnitt des ersten Gatedielektrikumsfilms die erste Gateelektrode umgibt und zwischen der ersten Gateelektrode und dem ersten Abschnitt der dielektrischen Materialschicht angeordnet ist, wobei der horizontale Abschnitt des ersten Gatedielektrikumsfilms zwischen der ersten Gateelektrode und der Rippenstruktur angeordnet ist.
  9. Halbleiterstruktur, umfassend: einen ersten Feldeffekttransistor (FET), der auf einer ersten Rippenstruktur angeordnet ist, wobei der erste FET ferner einen ersten Gatestapel, erste Source/Drain-Merkmale, die auf beiden Seiten des ersten Gatestapels angeordnet sind, einen ersten Gate-Abstandshalter, der auf einer Seitenwand des ersten Gatestapels angeordnet ist, und eine erste dielektrische Materialschicht umfasst, die zwischen dem ersten Gate-Abstandshalter und der Seitenwand des ersten Gatestapels angeordnet ist; und einen zweiten FET, der auf einer zweiten Rippenstruktur angeordnet ist, wobei der zweite FET ferner einen zweiten Gatestapel, zweite Source/Drain-Merkmale, die auf beiden Seiten des zweiten Gatestapels angeordnet sind, einen zweiten Gate-Abstandshalter, der auf einer Seitenwand des zweiten Gatestapels angeordnet ist, und eine zweite dielektrische Materialschicht umfasst, die zwischen dem zweiten Gate-Abstandshalter und der Seitenwand des zweiten Gatestapels angeordnet ist, wobei die erste dielektrische Materialschicht eine erste Dicke T1 hat, und die zweite dielektrische Materialschicht eine zweite Dicke T2 hat, die größer als die erste Dicke ist.
  10. Halbleiterstruktur nach Anspruch 9, wobei das Verhältnis T2/T1 größer als 2 ist.
  11. Halbleiterstruktur nach Anspruch 9 oder 10, wobei die erste dielektrische Materialschicht eine Siliziumnitridschicht ist, die zweite dielektrische Materialschicht eine Siliziumnitridschicht ist, und der erste und der zweite Gate-Abstandshalter Siliziumnitrid umfassen.
  12. Halbleiterstruktur nach einem der Ansprüche 9 bis 11, wobei die erste dielektrische Materialschicht sich vertikal von einer oberen Fläche des ersten Gatestapels mit einer einheitlichen Dicke erstreckt; und die zweite dielektrische Materialschicht sich vertikal von einer oberen Fläche des zweiten Gatestapels mit einer einheitlichen Dicke erstreckt.
  13. Halbleiterstruktur nach einem der Ansprüche 9 bis 12, wobei der erste Gate-Abstandshalter L-förmig ist, sich vertikal zur ersten Rippenstruktur erstreckt und sich weiter seitlich auf der ersten Rippenstruktur erstreckt; und der zweite Gate-Abstandshalter L-förmig ist, sich vertikal zu der zweiten Rippenstruktur erstreckt und sich weiter seitlich auf der zweiten Rippenstruktur erstreckt.
  14. Halbleiterstruktur nach einem der Ansprüche 9 bis 13, wobei ferner der erste Gatestapel einen ersten Gatedielektrikumsfilm, der auf der ersten Rippenstruktur angeordnet ist, und eine erste Gateelektrode umfasst, die auf dem ersten Gatedielektrikumsfilm angeordnet ist; und der zweite Gatestapel einen zweiten Gatedielektrikumsfilm, der auf der zweiten Rippenstruktur angeordnet ist, wobei ein erster Gatedielektrikumsfilm auf dem zweiten Gatedielektrikumsfilm angeordnet ist, und eine zweite Gateelektrode umfasst, die auf dem ersten Gatedielektrikumsfilm angeordnet ist, wobei die erste dielektrische Materialschicht über einer oberen Fläche des ersten Gatedielektrikumsfilms angeordnet ist und die zweite dielektrische Materialschicht über einer oberen Fläche des zweiten Gatedielektrikumsfilms angeordnet ist.
  15. Verfahren, umfassend: Ausbilden eines Dummy-Gates auf einem Halbleitersubstrat; Ausbilden einer Zwischenschicht-Dielektrikumsschicht (ILD) auf dem Halbleitersubstrat; Entfernen des Dummy-Gates, wodurch ein Gate-Graben in dem ILD erzeugt wird; Ausbilden einer dielektrischen Materialschicht in dem Gate-Graben derart, dass die dielektrische Materialschicht auf Seitenwänden des Gate-Grabens angeordnet ist und auf einer Bodenfläche des Gate-Grabens fehlt; und Ausbilden eines Metallgates in dem Gate-Graben, wodurch das Metallgate eine Abmessung aufweist, die um eine Dicke der dielektrischen Materialschicht kleiner als eine entsprechende Abmessung des Dummy-Gates ist.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden des Dummy-Gates das Ausbilden einer Gatedielektrikumsschicht aus einem ersten Material, einer Dummy-Gateelektrode auf der Gatedielektrikumsschicht und eines Gate-Seitenwandmerkmals aus einer Schicht eines zweiten Materials auf einer Seitenwand der Dummy-Gateelektrode umfasst, wobei das zweite Material sich von dem ersten Material in der Zusammensetzung unterscheidet; und das Ausbilden der dielektrischen Materialschicht in dem Gate-Graben das Durchführen eines selektiven Abscheidens umfasst, wodurch die dielektrische Materialschicht auf die Schicht des zweiten Materials auf der Seitenwand des Gate-Grabens abgeschieden wird, während sie von der Schicht des ersten Materials auf der Bodenfläche des Gate-Grabens abwesend ist.
  17. Verfahren nach Anspruch 16, wobei die dielektrische Materialschicht aus Siliziumnitrid besteht; die Schicht des ersten Materials aus Siliziumoxid besteht; und die Schicht des zweiten Materials aus Siliziumnitrid besteht.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Ausbilden der dielektrischen Materialschicht umfasst: Durchführen einer Giftbehandlung, die ferner umfasst: Aufbringen einer ersten Chemikalie, um die Schicht des ersten Materials so umzuwandeln, dass sie eine Hydroxyl-terminierte Oberfläche aufweist, und die Schicht des zweiten Materials so umzuwandeln, dass sie eine Wasserstoff/Fluor-terminierte Oberfläche aufweist, und Aufbringen einer zweiten Chemikalie, um die Hydroxyl-terminierte Oberfläche in eine kohlenstoffhaltige hydrophile Oberfläche umzuwandeln; und Durchführen eines Abscheidungsverfahrens zum selektiven Abscheiden der dielektrischen Materialschicht auf der Wasserstoff/Fluor-terminierten Oberfläche.
  19. Verfahren nach Anspruch 18, wobei die erste Chemikalie verdünnte Flusssäure und die zweite Chemikalie eine Octadecyltrichlorsilan-Toluol-Lösung umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei das Ausbilden der dielektrischen Materialschicht das Ausbilden der dielektrischen Materialschicht auf Seitenwänden des Gate-Grabens mit einer ersten Dicke und das Ausbilden der dielektrischen Materialschicht auf Seitenwänden eines anderen Gate-Grabens mit einer zweiten Dicke umfasst, die größer als die erste Dicke ist.
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