TW202307966A - 半導體裝置和製造方法 - Google Patents

半導體裝置和製造方法 Download PDF

Info

Publication number
TW202307966A
TW202307966A TW111101195A TW111101195A TW202307966A TW 202307966 A TW202307966 A TW 202307966A TW 111101195 A TW111101195 A TW 111101195A TW 111101195 A TW111101195 A TW 111101195A TW 202307966 A TW202307966 A TW 202307966A
Authority
TW
Taiwan
Prior art keywords
etch stop
stop layer
gate
contact
gate electrode
Prior art date
Application number
TW111101195A
Other languages
English (en)
Other versions
TWI802217B (zh
Inventor
熊德智
吳俊德
鵬 王
林煥哲
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202307966A publication Critical patent/TW202307966A/zh
Application granted granted Critical
Publication of TWI802217B publication Critical patent/TWI802217B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本文中描述了半導體裝置及製造半導體裝置的方法。方法包含自閘極遮罩的一部分形成第一蝕刻終止層，閘極遮罩在與閘電極相鄰的間隔物之間延伸，閘電極上覆於半導體鰭。方法進一步包含：形成與第一蝕刻終止層相鄰的第二蝕刻終止層；形成穿過第二蝕刻終止層的開口；及藉由執行第一蝕刻製程暴露第一蝕刻終止層。方法進一步包含藉由執行第二蝕刻製程使開口延伸穿過第一蝕刻終止層且暴露閘電極。一旦暴露了閘電極，方法即進一步包含在開口中形成閘極觸點。

Description

半導體裝置和製造方法
無。
半導體裝置用於各種電子應用，諸如例如個人電腦、手機、數位相機及其他電子設備。半導體裝置通常藉由在半導體基板上方依次沈積絕緣或介電層、導電層及半導體材料層及使用微影術圖案化各種材料層以在其上形成電路元件及部件來製造。
半導體行業藉由不斷縮小最小特徵大小來不斷提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度，從而允許在給定的面積內整合更多的元件。
無。
以下揭露內容提供了用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所圖示的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
本揭露係關於一種半導體裝置及其製造方法，且更特別地，係關於一種包括鰭式場效電晶體(fin field effect transistor，finFET)的半導體裝置及製造半導體裝置的方法。本文中所揭露的實施例係關於在晶圓內形成複數個鰭式場效電晶體(fin-type field effects transistor，finFET)。第1圖至第10圖中的每一者圖示了製造,finFET中的中間步驟，其中第2圖至第10圖使用通過使用與相應圖相關聯的中間步驟形成的中間結構截取的橫截面圖。與第1圖相關聯所圖示的通過線X-X截取的橫截面圖。
第1圖圖示了根據一些實施例的在finFET裝置的形成期間形成的中間結構100的三維視圖。中間結構100包括基板101 (例如半導體基板)上的鰭103。隔離區105安置在基板101中，且鰭103自鄰近的隔離區105上方及之間突出。儘管隔離區105被描述及/或圖示為與基板101分離，但如本文中所使用，術語「基板」可用於僅指半導體基板或包含隔離區105的半導體基板。另外，儘管鰭103被圖示為與基板101一樣的單一連續材料，但鰭103及/或基板101可以包括單一材料或複數種材料。在該上下文中，鰭103係指在鄰近隔離區105之間延伸的部分。
虛設閘極介電層107沿側壁且處於鰭103的頂表面上方，且虛設閘極電極109處於虛設閘極介電層107上方。源極/汲極區111 (一旦重新生長)安置在鰭103關於虛設閘極介電層107及虛設閘極電極109的相對側中。第1圖進一步圖示了在後面的圖式中所使用的參考橫截面X-X。橫截面X-X垂直於finFET的虛設閘極電極109的縱軸，且在平行於例如finFET的源極/汲極區111之間的電流的方向上延伸穿過finFET的虛設閘極電極109的相對側上的源極/汲極區111。為清楚起見，後續的圖式係指該參考橫截面X-X。
本文中所論述的一些實施例在使用後閘極製程形成的finFET的上下文中進行論述。在其他實施例中，可以使用先閘極製程。此外，一些實施例設想了在諸如平面FET、奈米結構(例如奈米片、奈米線、全環繞閘極或其類似者)場效電晶體(nanostructure field effect transistor，NSFET)或其類似者的平面裝置中所使用的態樣。
參考第1圖及第2圖，這些圖圖示了形成finFET的一些初始步驟，包含自基板101圖案化複數個鰭103。基板101可為矽基板，但亦可以使用其他基板，諸如絕緣體上半導體(semiconductor-on-insulator，SOI)、應變SOI及絕緣體上矽鍺。基板101可為p型半導體，但在其他實施例中，基板101可為n型半導體。鰭103可以藉由使用任何適合的方法形成溝槽來圖案化。例如，鰭103可以使用一個或多個微影製程來圖案化，該一或多個微影製程包含雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程將微影與自對準製程相結合，從而允許產生具有例如小於以其他方式使用單個直接微影製程可獲得的間距的間距的圖案。例如，在一個實施例中，犧牲層形成於基板上方且使用微影製程來圖案化。使用自對準製程，在圖案化的犧牲層旁邊形成間隔物。隨後去除犧牲層，且隨後可以使用剩餘的間隔物來圖案化鰭103。
然而，如熟習此項技術者將認識到，上文所描述的形成一系列鰭103的製程及材料僅為實例製程，而不意謂係唯一的實施例。相反，可以利用可以形成鰭103的任何適合的製程，且可以使用任何適合的製程，包含任何數目的遮罩及去除步驟。如下文所論述，一旦形成，這些鰭103可用於形成複數個finFET電晶體的溝道區及源極/汲極區111。雖然第1圖僅圖示了由基板101形成的鰭103中的一者，但可以利用任何數目的鰭103。
在基板101內形成了鰭103之後，可以形成隔離區105，諸如淺溝槽隔離(shallow trench isolation，STI)區，以將鰭103與基板101內的其他區隔離。如此，溝槽可以填充有介電材料，且介電材料可以在第一溝槽內凹陷以形成隔離區105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或其類似者。在對溝槽進行視情況選用的清洗及加襯之後，可以使用化學氣相沈積(chemical vapor deposition，CVD)方法、高密度電漿CVD方法來形成介電材料，或可以使用任何其他適合的形成方法。
可以藉由用介電材料過度填充溝槽及基板101且隨後通過適合的製程(諸如化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、這些的組合或其類似者)去除溝槽及鰭103外部的多餘材料來填充溝槽。在實施例中，去除製程亦去除位於鰭103上方的任何介電材料，以使得介電材料的去除將暴露鰭103的表面以進行進一步的處理步驟。
一旦溝槽已經用介電材料填充，介電材料即可以自鰭103的表面凹陷。可以執行凹陷以暴露鰭103的與鰭103的頂表面相鄰的側壁的至少一部分。可以藉由將鰭103的頂表面浸入蝕刻劑(諸如HF)中來凹陷，但可以使用其他蝕刻劑(諸如H 2)及其他方法，諸如反應離子蝕刻、用蝕刻劑(諸如NH 3/NF 3)進行的乾蝕刻、化學氧化物去除或乾化學清洗。介電材料可以凹陷至與鰭103的表面相距介於50 Å與500 Å之間(諸如約400 Å)的距離。另外，凹陷亦可以去除處於鰭103上方的任何剩餘介電材料以確保暴露鰭103以用於進一步處理。
上文所描述的步驟可能僅為用於填充介電材料且使介電材料凹陷的總體製程流程的一部分。例如，亦可以利用加襯步驟、清洗步驟、退火步驟、間隙填充步驟、這些的組合及其類似者來形成溝槽且用介電材料填充溝槽。所有可能的製程步驟完全旨在包含在本實施例的範疇內。
在形成隔離區105之後，可以在鰭103及/或基板101中形成適當的井(未示出)。在一些實施例中，不同的井類型形成在鰭103及/或基板101的不同n型區及p型區內。如此，可以使用光阻及/或其他遮罩(未示出)來實現用於n型區及p型區的不同植入步驟。例如，可以在n型區中的鰭103及隔離區105上方形成光阻。圖案化光阻以暴露基板101的p型區。光阻可以藉由使用旋塗技術形成且可以使用可接受的微影技術進行圖案化。一旦光阻被圖案化，即在p型區中執行n型雜質植入，且光阻可以充當遮罩以基本上防止n型雜質植入至n型區中。n型雜質可為磷、砷、銻或其類似者，其注入區中的濃度等於或小於10 18cm -3，諸如介於約10 16cm -3與約10 18cm -3之間。在植入之後，諸如藉由可接受的灰化製程去除光阻。
在p型區植入之後，光阻可以在p型區中的鰭103及隔離區105上方形成，且隨後圖案化以暴露基板101的n型區以開始n型區的植入。一旦光阻被圖案化，p型雜質植入即可以在n型區中使用光阻作為遮罩來執行，以基本上防止p型雜質植入至p型區中。p型雜質可為硼、氟化硼、銦或其類似者，其注入區中的濃度等於或小於10 18cm -3，諸如介於約10 16cm -3與約10 18cm -3之間。在植入之後，可以諸如藉由可接受的灰化製程去除光阻。
在n型區及p型區的植入之後，可以執行退火製程以修復植入損傷且啟動植入的p型及/或n型雜質。在鰭103或鰭103的一部分生長的一些實施例中，鰭103的磊晶的生長材料可以在生長期間原位摻雜，這種情況可以避免植入，但原位及植入摻雜可以一起使用。
一旦在鰭103及/或基板101中形成了井，即可以在鰭103中的每一者上方形成虛設閘極介電層107及虛設閘極電極109。首先，可以在鰭103中的每一者上方形成虛設閘極介電(或界面氧化物)層及虛設閘極介電層上方的虛設閘極電極層。在實施例中，虛設閘極介電層可以由熱氧化、化學氣相沈積、濺射或用於形成閘極介電層的此項技術中已知且使用的任何其他方法來形成。取決於形成技術，鰭103的頂部的虛設閘極介電層厚度可以與鰭103的側壁上的虛設閘極介電層厚度不同。
虛設閘極介電層可以包括諸如二氧化矽或氮氧化矽的材料，其中厚度介於約3 Å與約100 Å之間，諸如約10 Å。虛設閘極介電層可以由諸如氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鉿(HfO 2)、氧氮化鉿(HfON)或氧化鋯(ZrO 2)或其組合的高介電常數(高k)材料(例如，其中相對介電常數大於約5)，其中等效氧化物厚度介於約0.5 Å與約100 Å之間，諸如約10 Å或更小。另外，亦可以將二氧化矽、氮氧化矽及/或高k材料的任何組合用於虛設閘極介電層。
虛設閘極電極層可以包括導電材料，且可以選自包括多晶矽(例如假多晶矽(DPO))、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、這些的組合或其類似者的群組。可以由化學氣相沈積(chemical vapor deposition，CVD)、濺射沈積或用於沈積導電材料的其他適合的技術來沈積虛設閘極電極層。虛設閘極電極層的厚度可以介於約5 Å與約200 Å之間。虛設閘極電極層的頂表面可以具有非平面的頂表面，且可以在圖案化虛設閘極電極層或執行閘極蝕刻製程之前被平坦化。此時，可以將離子引入或不引入虛設閘極電極層中。可以例如由離子植入技術引入離子。
一旦形成，虛設閘極介電層及虛設閘極電極層可以被圖案化以在鰭103上方形成一系列虛設閘極介電層107及虛設閘極電極109。可以藉由使用例如任何適合的沈積及微影技術在虛設閘極電極層上沈積及圖案化硬遮罩207來形成虛設閘極電極109。硬遮罩207可以併入任何適合的遮罩及犧牲材料，諸如(但不限於)氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽，且可以沈積至介於約5 Ǻ與約200 Ǻ之間的厚度。可以使用乾蝕刻製程蝕刻虛設閘極電極層及虛設閘極介電層以形成虛設閘極電極109及虛設閘極介電層107。如此，虛設閘極電極109限定了位於虛設閘極介電層107之下的鰭103的每一側上的多個溝道區。
轉向第2圖，其圖示了鰭103上方的虛設閘極介電質107及虛設閘極電極109中的額外的一些，且亦圖示了基板101的不同區(由標記為201的虛線表示)中的鰭103，根據一些實施例，一旦虛設閘極電極109已經被圖案化，閘極間隔物203即可以形成在虛設閘極電極109的相對側上。例如，藉由在先前形成的結構上層狀沈積間隔層的堆疊來形成閘極間隔物203。間隔層可以包括具有不同蝕刻特點的不同材料或與隔離區105內的介電材料相同的材料。閘極間隔物203的絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合或其類似者。隨後可以諸如由一次或多次蝕刻來圖案化閘極間隔物203，以自結構的水平表面去除間隔物層，以形成閘極間隔物203。
根據一些實施例，可以在形成閘極間隔物203之前形成視情況選用的閘極密封間隔物205。視情況選用的閘極密封間隔物205可以由在虛設閘極電極109、遮罩及/或鰭103的暴露表面上的層狀沈積形成。視情況選用的閘極密封間隔物205可以包括SiCON、SiN、氮氧化物、SiC、SiON、SiOC、氧化物或其類似者，且可以由任何適合的方法形成以形成這種層，該些方法為諸如化學氣相沈積(chemical vapor deposition，CVD)、電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)、濺射及任何其他適合的方法。熱氧化或沈積，隨後為各向異性蝕刻，可以形成視情況選用的閘極密封間隔物205。
在形成閘極間隔物203之後，可以執行針對輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確圖示)的植入。在具有不同裝置類型的實施例中，類似於上文所論述的植入，可以在待保護的結構的區上方形成遮罩，諸如光阻，且適當類型(例如p型或n型)的雜質可以被植入未遮罩區中暴露的鰭103中。隨後可以去除遮罩。可以執行隨後的遮罩及植入製程以基於正在形成的所需裝置適當地摻雜結構的不同區。輕摻雜源極/汲極區可以具有約10 15cm -3至約10 19cm -3的雜質濃度。可以使用退火製程來修復植入損傷且啟動植入的雜質。
應注意，上文揭露內容一般性地描述了形成間隔物及LDD區的製程可以使用其他製程及序列。例如，可以利用更少或額外的間隔物，可以利用不同序列的步驟(例如，在形成閘極間隔物203之前可以不蝕刻視情況選用的閘極密封間隔物205，從而產生「L形」閘極密封間隔物)，可以形成及去除間隔物，及/或其類似者。
一旦形成了閘極間隔物203，即使用反應離子蝕刻(reactive ion etch，RIE)使用虛設閘極電極109及虛設閘極間隔物203作為硬遮罩或藉由使用任何其他適合的去除製程來去除鰭103的未被虛設閘極電極109及閘極間隔物203保護的部分的去除。可以繼續去除，直至鰭103與隔離區105的表面齊平或低於該表面。
一旦鰭103的部分已經被去除，鰭103例如通過鰭103的材料的選擇性外磊晶(EPI)生長製程來重新生長，以形成正在發展的 finFET的源極/汲極區111。在鰭103包括矽且finFET為p型裝置的實施例中，源極/汲極區111可以用諸如矽、矽鍺、矽磷的材料重新生長，該材料具有與溝道區不同的恆定的晶格。磊晶生長製程可以使用諸如矽烷、二氯矽烷、鍺烷或其類似者的前驅物，且可以持續約5分鐘與約120分鐘之間，諸如約30分鐘。在其他實施例中，源極/汲極區111可以包括諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或組合或其類似者的材料。
一旦形成源極/汲極區111，即可以藉由植入適當的摻雜劑來補充鰭103中的摻雜劑來將摻雜劑注入至源極/汲極區111中。例如，可以植入諸如硼、鎵、銦或其類似者的p型摻雜劑以形成PMOS裝置。在另一實施例中，可以植入諸如磷、砷、銻或其類似者的n型摻雜劑以形成NMOS裝置。可以使用虛設閘極電極109、視情況選用的閘極密封間隔物205及閘極間隔物203作為遮罩來植入這些摻雜劑。然而，可以使用任何其他適合的製程、步驟或其類似者來植入摻雜劑。例如，可以使用間隔物與襯墊的各種組合來執行複數個植入製程以形成具有適用於特定目的的特定形狀或特點的源極/汲極區111。可以使用這些製程中的任一者來植入摻雜劑，且上文描述不意謂將本實施例限制於上文所呈現的步驟。
第3圖圖示了根據一些實施例的在源極/汲極區111上方形成第一層間介電(interlayer dielectric，層間介電層)層303 (例如層間介電層0層)。一旦源極/汲極區111已經形成，第一蝕刻終止層301可以沈積在源極/汲極區111上方及閘極間隔物203之間。在實施例中，第一蝕刻終止層301可為使用例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)製程、電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沈積(ow pressure chemical vapor deposition，LPCVD)或其類似者在沈積腔室內沈積的介電材料，諸如氮化矽、SiCN或SiCON。然而，可以利用任何適合的材料及任何適合的製程來沈積第一蝕刻終止層301。
隨後，在第一蝕刻終止層301及中間結構的暴露區域上方沈積第一層間介電層303 (例如層間介電層0層)。根據一些實施例，第一層間介電層303可以包括諸如氧化矽(SiO 2)或硼磷矽玻璃(boron phosphorous silicate glass，BPSG)的材料，但可以使用任何適合的介電質。第一層間介電層303可以使用化學氣相沈積(chemical vapor deposition，CVD)製程(諸如電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD))形成，但亦可以使用任何其他適合的製程，諸如低壓化學氣相沈積(low pressure chemical vapor deposition，LPCVD)。
一旦形成，第一層間介電層303可以使用例如第一退火製程進行退火。在實施例中，第一退火製程可為熱退火，其中基板101及第一層間介電層303在惰性氣氛內例如在爐中加熱。第一退火製程可以在約200℃與約1000℃之間(諸如約500℃)的溫度下執行，且可以持續約60 s與約360 min之間(諸如約240 min)的時間。一旦進行沈積及退火，第一層間介電層303、閘極間隔物203及視情況選用的閘極密封間隔物205 (若存在)即被平坦化以暴露第一層間介電層303的平面表面中的虛設閘極電極109，其中若仍然存在，則平坦化製程亦可以去除硬遮罩207。
轉向第4圖，一經暴露，虛設閘極電極109及虛設閘極介電層107隨後即使用例如一個或多個濕蝕刻製程去除，且用例如高k閘極介電層403及金屬閘極401 (包含例如一個或多個導電阻障層、一個或多個功函數層及導電填充材料)來替換。根據一些實施例，高k閘極介電層403包含諸如HfO 2、ZrO 2、HfZrO x、HfSiO x、HfSiON、ZrSiO x、HfZrSiO x、Al 2O 3、HfAlO x、HfAlN、ZrAlO x、La 2O 3、TiO 2、Yb 2O 3或其類似者的材料，且可為使用諸如原子層沈積的沈積製程形成的單層或複合層。然而，可以使用任何適合的材料及任何適合的製程來形成高k閘極介電層403。
根據一些實施例，一個或多個擴散阻障層及一個或多個功函數層可以形成為複數個堆疊層。例如，阻障層可以形成為可以(或可以不)摻雜有矽的氮化鈦(TiN)層。在p型finFET的情況下，功函數層可以與相應的金屬閘極401一起形成為包含Ti、Al、TiAl、TiAlN、Ta、TaN、TiAlC、TaAlCSi、TaAlC、TiSiN或其類似者的堆疊層。在n型finFET形成有相應的金屬閘極401的情況下，功函數層可以形成有相應的金屬閘極401作為包含TiN、TaN、TiAl、W、Ta、Ni、Pt或其類似者。在這些實施例中，在沈積功函數層之後，形成阻障層(例如另一TiN層)。
根據一些實施例，導電填充材料可以由諸如鎢、鈷、銅、釕、鋁或其類似者的材料形成。導電填充材料沈積在高k閘極介電層403、一個或多個導電阻障層、一個或多個功函數層的堆疊層上方，以使得在相應的金屬閘極401的相應的閘極間隔物203之間的剩餘空間被填充或過填充。
一旦金屬閘極401的層已經沈積，且剩餘空間被導電填充材料完全填充(或過度填充)，隨後使用化學機械研磨(chemical mechanical polish，CMP)製程來平坦化材料。CMP製程可以執行對金屬閘極401的材料、相應的閘極間隔物203、視情況選用的閘極密封間隔物205 (若存在)及第一層間介電層303的材料的薄化，直至金屬閘極401及閘極間隔物203的平坦化表面暴露在第一層間介電層303的平面表面中為止。
一旦第一層間介電層303已經被平坦化且金屬閘極401及閘極間隔物203的平面表面被暴露，即可以使用例如第二退火製程再次對第一層間介電層303進行退火。在實施例中，第二退火製程可為熱退火，其中基板101及第一層間介電層303在惰性氣氛內例如在爐內加熱。第二退火製程可以在約200℃與約1000℃之間(諸如約500℃)的溫度下執行，且可以持續約60 s與約360 min之間(諸如約240 min)的時間。
在第5圖中，金屬閘極401經凹陷，且可以在凹陷的金屬閘極401上方沈積第二蝕刻終止層501。第二蝕刻終止層501可以由鎢 (諸如無氟鎢(fluorine-free tungsten，FFW))形成，其由選擇性沈積製程(諸如選擇性CVD製程)被沈積。然而，第二蝕刻終止層501可以包含其他導電材料，諸如釕、鈷、銅、鉬、鎳、其組合或其類似者，且可以使用適合的沈積製程(例如ALD、CVD、PVD或其類似者)。因為第二蝕刻終止層501由導電材料形成，所以第二蝕刻終止層501可以起到終止蝕刻的作用，且亦可以用來調諧與金屬閘極401的接觸電阻。在一些實施例中，第二蝕刻終止層501包含介電材料，諸如氮化矽、氧化矽、氮氧化矽或其類似者。
閘極遮罩503 (包括一個或多個介電材料層，諸如氮化矽、氮氧化矽或其類似者)沈積在第二蝕刻終止層501上方及填充凹槽的剩餘部分。閘極遮罩503的沈積之後可為平坦化製程以平坦化閘極遮罩503且去除介電材料的任何不期望的厚度。平坦化製程可為化學機械研磨製程，也可以使用任何適合的平坦化製程。
在第6圖中，穿過第一層間介電層303及第一蝕刻終止層301形成矽化物區601及源極/汲極導電栓603。第一層間介電層303及第一蝕刻終止層301可以被蝕刻以形成暴露源極/汲極區111的表面的凹槽。凹槽可以藉由使用諸如RIE、NBE或其類似者的各向異性蝕刻製程來形成。在一些實施例中，凹槽可以使用第一蝕刻製程蝕刻穿過第一層間介電層303，且隨後可以使用第二蝕刻製程蝕刻穿過第一蝕刻終止層301。可以在第一層間介電層303上方形成且圖案化諸如光阻的遮罩以自第一蝕刻製程及第二蝕刻製程遮罩第一層間介電層303、第一蝕刻終止層301、閘極間隔物203及閘極遮罩503的部分。在一些實施例中，蝕刻製程可能會過度蝕刻，且因此，凹槽可能延伸至源極/汲極區111中。凹槽的底表面可以與源極/汲極區111的頂表面齊平(例如在同一位準處，或距基板101具有相同的距離)，或低於該些頂表面(例如，更接近於基板101)。
在形成凹槽之後，可以形成矽化物區601。在一些實施例中，藉由首先沈積能夠與底部的源極/汲極區111的半導體材料(例如矽、矽鍺、鍺或其類似者)反應以在源極/汲極區111的暴露部分上方形成矽化物或鍺化物區的金屬(未單獨圖示) (諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金)來形成矽化物區601。隨後可以執行熱退火製程以形成矽化物區601。由蝕刻製程去除沈積金屬的未反應部分。儘管稱為矽化物區，但矽化物區601可以由鍺化物區、鍺化矽區(例如包括矽化物及鍺化物的區)或其類似者替換。在實施例中，矽化物區601包括TiSi且具有範圍介於約2 nm至約10 nm的厚度。
源極/汲極導電栓603隨後在矽化物區601上方形成且填充凹槽。源極/汲極導電栓603可以各自包括一個或多個層，諸如阻障層、擴散層及填充材料。例如，在一些實施例中，源極/汲極導電栓603各自包含阻障層及阻障層上方的導電材料。源極/汲極導電栓603中的每一者的導電材料可以通過矽化物區601電耦合至下伏的源極/汲極區111。阻障層可以包含鈦、氮化鈦、鉭、氮化鉭或其類似者。導電材料可為鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、銅(Cu)、銅合金、銀(Ag)、金(Au)、鋁(Al)、鎳(Ni)或其類似者。在形成源極/汲極導電栓603之後，可以執行平坦化製程，諸如CMP，以自第一層間介電層303及閘極遮罩503的表面去除多餘的材料。
在第7圖中，根據一些實施例，在閘極遮罩503及源極/汲極導電栓603的暴露表面上方形成選擇性終止層701。在一些實施例中，選擇性終止層701可以形成為閘極遮罩503上方的SiN xO y天然氧化層(參見例如第7圖中的701a)且藉由將中間結構暴露在空氣中來在源極/汲極導電栓603上方形成為Co xO y層(參見例如第7圖中的701b，由虛線與SiN xO y自然氧化層701a分開)。根據一些實施例，中間結構可以暴露於空氣約0.5小時與約4.5小時之間的時間。然而，可以利用任何適合的時間量。將中間結構暴露於空氣中至少0.5小時允許選擇性終止層701在閘極遮罩503上方及源極/汲極導電栓603上方形成足夠的終止層厚度以供執行進一步處理。此外，藉由限制中間結構暴露於空氣不超過4.5小時，防止了源極/汲極導電栓603歸因於濕氣(例如鈷腐蝕)所致的表面腐蝕。如此，防止在正在形成的裝置中形成缺陷(例如DVC或開路)。
例如，在原始閘極遮罩503包括氮化矽的實施例中，暴露於空氣將引入氧以形成SiN xO y。如此，當閘極遮罩503用第一元素集合(例如矽及氮)形成時，由閘極遮罩503的材料形成的選擇性終止層701將包括第一元素集合(例如矽及氮)以及至少一種或多種額外元素(例如氧)。
根據一些實施例，選擇性終止層701可以形成為約1 Å與約101 Å之間的厚度。然而，可以利用任何適合的厚度。針對在3 nm節點等級處形成的裝置，選擇性終止層701的厚度可以介於下伏的閘極遮罩503上方的約1 Å與約50 Å之間。如此，閘極觸點可以形成為具有相對低的電阻。針對在高於3 nm節點等級(例如20 nm、16 nm、10 nm、7 nm、5 nm節點)的等級處形成的裝置，更大的厚度(例如約1 nm至約20 nm)可以被利用且仍然提供低電阻閘極觸點。此外，選擇性蝕刻終止層701的頂表面可以具有與下伏的閘極遮罩503及第一源極/汲極導電栓603的頂表面相同或類似的輪廓。一旦形成了選擇性終止層701，即可以執行退火製程(例如氫退火)。
在一些其他實施例中，可以使用諸如CVD、PVD、ALD、組合或其類似者的沈積製程將選擇性終止層701形成為氧化膜，例如氧化矽、氮氧化矽、這些的組合或其類似者。然而，可以使用任何適合的沈積製程。如此，選擇性蝕刻終止層701的頂表面可以具有與下伏的閘極遮罩503及源極/汲極導電栓603的頂表面相同或類似的輪廓。
第7圖進一步圖示了根據一些實施例的在選擇性蝕刻終止層701上方形成的接觸蝕刻終止層(contact etch stop layer，CESL) 703及第二層間介電層 705的形成。接觸蝕刻終止層703可以包括介電材料，諸如氮化矽、氧化矽、氮氧化矽或其類似者，該介電材料具有與上覆的第二層間介電層 705及下方的選擇性蝕刻終止層701的材料不同的蝕刻速率(儘管接觸蝕刻終止層703對下伏的選擇性蝕刻終止層701的選擇率可能低於10)。接觸蝕刻終止層703可以由諸如ALD、CVD或其類似者的保形沈積製程沈積。如此，接觸蝕刻終止層703的頂表面可以具有與下伏的選擇性蝕刻終止層701的頂表面相同或類似的輪廓。
第二層間介電層 705可以由介電材料形成，且可以由任何適合的方法(諸如CVD、PECVD或FCVD)沈積。適合的介電材料可以包含PSG、BSG、BPSG、USG或其類似者。可以使用由任何可接受的製程形成的其他絕緣材料。在沈積第二層間介電層 705之後，可以執行平坦化製程，諸如CMP，以平坦化第二層間介電層 705的頂表面。
根據一些實施例，第7圖進一步圖示形成穿過第二層間介電層 705及接觸蝕刻終止層703，並向下至選擇性蝕刻終止層701的開口707。一旦形成了第二層間介電層 705，針對閘極觸點的開口707即可以使用一系列一種或多種可接受的微影及蝕刻技術穿過第二層間介電層 705形成至選擇性蝕刻終止層701。根據一些實施例，可以使用針對三氟甲烷(CHF 3)的前驅物及氫氣(H 2)作為載氣來執行第一蝕刻製程，以蝕刻穿過第二層間介電層 705且穿通接觸蝕刻終止層703。在一些實施例中，可以使用介於約1:1與約1:100之間的前驅物/氣體比率來執行第一蝕刻製程。
因為選擇性蝕刻終止層701相對薄(例如小於約5 nm)，用於形成通過接觸蝕刻終止層703的開口的第一蝕刻製程可在第一蝕刻製程完全穿通選擇性終止層701且導致進一步的不希望的損壞之前減慢或甚至終止。在特定實施例中，針對接觸蝕刻終止層703的蝕刻選擇率可以高於零，但，因為旨在減慢製程，所以該蝕刻選擇率不需要太高，諸如針對選擇性SiN對氧化物的蝕刻為約10)。因此，選擇性蝕刻終止層701用於形成開口707作為接觸蝕刻終止層703下方的軟著陸區。
第8圖圖示了根據一些實施例的第二蝕刻製程，以延伸開口707穿過選擇性蝕刻終止層701及閘極遮罩503，並在第二蝕刻終止層501上終止。根據一些實施例，可以使用針對四氟化碳(CF 4)的前驅物及氫氣(H 2)作為載氣來執行第二蝕刻製程，以蝕刻穿過接觸蝕刻終止層703及閘極遮罩503。在一些實施例中，可以使用介於約1:1與約1:100之間的前驅物/氣體比率來執行第二蝕刻製程。如此，可以獲得針對開口707的基本上垂直的蝕刻。例如，開口707可以在開口707的頂部處具有第一寬度W1且在開口707的底部處具有第二寬度。根據一些實施例，第一寬度W1與第二寬度W2的比率可以介於約1:1與約1.5:1之間。藉由以第一寬度W1與第二寬度W2的比率至少為1:1的方式形成開口707，防止了在開口707中形成的與金屬閘極401的觸點與源極/汲極導電栓603之間產生橋接。此外，藉由形成具有第一寬度W1與第二寬度W2的比率不大於1.5:1的錐形輪廓的開口707，避免了源極/汲極導電栓603與形成至金屬閘極401的觸點之間的洩漏。
根據進一步的實施例且取決於用於接觸蝕刻終止層703、選擇性蝕刻終止層701及閘極遮罩503的材料，可以使用其他混合氣體化學物質作為前驅物及載氣以形成開口707。例如，在一些實施例中，針對C xH yF z/C aH bF c的前驅物及諸如H 2/Ar/He/N 2/O 2的攜帶氣體可用於形成開口707，其中x/y/z及a/b/c為介於約0與約9之間的值。可以利用任何適合的蝕刻劑及任何適合數目或組合的蝕刻製程，且所有這些蝕刻劑及組合完全旨在包含在實施例的範疇內。
第8圖進一步圖示了與視情況選用的閘極密封間隔物205及/或閘極間隔物203重疊的開口707的區域801 (例如，當開口707的形成與金屬閘極401中的一者不完全對準時)。選擇性蝕刻終止層701已經形成為如上文所描述的足夠的終止層厚度，提供第一蝕刻製程的軟著陸且允許深度加載控制及具有垂直輪廓的開口707的形成，同時有助於防止過度蝕刻視情況選用的閘極密封間隔物205。如此，當開口707沒有精確地位於金屬閘極401上方時，開口707在開口707的區域801中形成有平坦底部輪廓而非「虎牙」輪廓。
第9圖圖示了根據一些實施例的第一半導體裝置900。特定而言，第9圖圖示了根據一些實施例的閘極觸點901在開口707中的形成。閘極觸點901可以藉由在開口707中及在第二蝕刻終止層501上方形成襯墊(諸如擴散阻障層、黏著層或其類似者)及導電材料來形成。如此，閘極觸點901電耦合至金屬閘極401以用於外部接觸。襯墊可以包含鈦、氮化鈦、鉭、氮化鉭或其類似者。導電材料可以為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其類似者。可以執行諸如CMP的平坦化製程以自第二層間介電層 705的表面去除多餘的材料。剩餘的襯墊及導電材料在開口707中形成閘極觸點901。
第9圖進一步圖示了與視情況選用的閘極密封間隔物205及/或閘極間隔物203重疊的閘極觸點901的閘極邊緣區903。閘極觸點901在閘極觸點901的閘極邊緣區903中具有帶有平坦底部的垂直輪廓，而非「虎牙」輪廓，其易於受到金屬閘極401處的洩漏影響。如此，閘極觸點901提供穩健的裝置，其中閘極觸點具有相對低的電阻及改進的效能。
另外，雖然鰭103、金屬閘極401及第一層間介電層303的形成用於描述在finFET內形成的實施例，但所揭露的finFET實施例亦可以應用於奈米結構裝置，諸如奈米結構(例如奈米片、奈米線、全環繞閘極或其類似者)場效電晶體(nanostructure field effect transistor，NSFET)。在NSFET實施例中，鰭被奈米結構替換，奈米結構藉由圖案化溝道層與犧牲層的交替層的堆疊而形成。虛設閘極堆疊及源極/汲極區以與上文所描述的實施例類似的方式形成。在去除虛設閘極堆疊之後，可以部分或完全去除溝道區中的犧牲層。替換閘極結構以與上文所描述的實施例類似的方式形成，替換閘極結構可以部分或完全填充藉由去除犧牲層留下的開口，且替換閘極結構可以部分或完全包圍NSFET裝置的溝道區中的溝道層。可以以與上文所描述的實施例類似的方式形成層間介電層及與替換閘極結構及源極/汲極區的觸點。可以如美國專利申請公開案第2016/0365414號中所揭露地形成奈米結構裝置。
第10圖圖示了根據一些實施例的第二半導體裝置1000。特定而言，第10圖圖示了根據一些實施例的源極/汲極觸點1001及對接觸點1003 (butted contacts；BCT)的形成。對接觸點1003在本文中亦可以稱為VDR觸點或BCT觸點。源極/汲極觸點1001及/或對接觸點1003可以藉由最初在源極/汲極導電栓603及/或金屬閘極401上方形成開口(類似於用於形成閘極觸點901的開口707)來形成。如此，選擇性蝕刻終止層701提供用於形成通過接觸蝕刻終止層703的開口的軟著陸，提供向下至源極/汲極導電栓603及/或金屬閘極401的開口的基本上垂直的輪廓，且防止選用的閘極密封間隔物205的過度蝕刻並在開口的底部處形成「虎牙」輪廓。一旦源極/汲極觸點1001及/或對接觸點1003的開口形成，即可以用襯墊及導電材料填充開口以形成源極/汲極觸點1001及/或對接觸點1003，類似於上文所描述的閘極觸點901的形成。如此，源極/汲極觸點1001及/或對接觸點1003形成為具有基本上垂直的輪廓及基本上平坦的底部。
第10圖進一步圖示了源極/汲極接觸邊緣區1005，其延伸超出源極/汲極導電栓603的邊緣。源極/汲極觸點1001在源極/汲極接觸邊緣區1005中具有帶有平坦底部的垂直輪廓，而非「虎牙」輪廓，其易於受到金屬閘極401及/或相鄰源極/汲極導電栓603處的洩漏影響。對接觸點1003在BCT邊緣區1007中形成有垂直輪廓及基本上平坦的底部，且提供與用源極/汲極觸點1001及閘極觸點901描述的益處類似的益處。如此，源極/汲極觸點1001及對接觸點1003亦提供了具有相對低電阻及改進的效能的穩健裝置。
源極/汲極觸點1001通過源極/汲極導電栓603及矽化物區601電耦合至源極/汲極區111。閘極觸點901通過第二蝕刻終止層501電耦合至金屬閘極401。對接觸點1003通過源極/汲極導電栓603及矽化物區601電耦合至源極/汲極區111，且通過第二蝕刻終止層501電耦合至金屬閘極401。源極/汲極觸點1001、閘極觸點901及對接觸點1003可以在不同的製程中形成，或可以在相同的製程中形成。儘管示出為形成在相同的橫截面中，但應當瞭解，閘極觸點901、源極/汲極觸點1001及/或對接觸點1003中的每一者可以形成在不同的橫截面中，這種情況可以避免觸點短路。
如第10圖中進一步所圖示，對接觸點1003的部分實體接觸源極/汲極導電栓603，且對接觸點1003的其他部分實體接觸第二蝕刻終止層501。如此，對接觸點1003形成金屬閘極401與源極/汲極區111之間的電連接。對接觸點1003可用於在各種區中(諸如在SRAM單元中)形成電路系統。然而，對接觸點1003可用於形成其他電路系統。
本文中所揭露的實施例可以實現優點。例如，選擇性蝕刻終止層701可以做為蝕刻接觸蝕刻終止層703的第一蝕刻製程的軟著陸區，且允許深度的調控並可形成具有垂直輪廓的開口707。如此，可以防止開口707過度蝕刻(例如洩漏)至閘極密封間隔物205及/或閘極間隔物203中。因此，閘極觸點901、源極/汲極觸點1001及/或對接觸點1003在洩漏至視情況選用的閘極密封間隔物205及/或閘極間隔物203中的開口707的底部處形成有平坦底部輪廓，而非具有「虎牙」輪廓。此外，針對在3 nm節點等級處形成的裝置，閘極觸點可以形成有相對低的電阻及改進的效能。
根據實施例，一種方法包含：自閘極遮罩的一部分形成第一蝕刻終止層，閘極遮罩在與閘電極相鄰的間隔物之間延伸，閘電極上覆於半導體鰭；形成與第一蝕刻終止層相鄰的第二蝕刻終止層；形成通過第二蝕刻終止層的開口及藉由執行第一蝕刻製程暴露第一蝕刻終止層；藉由執行第二蝕刻製程使開口延伸穿過第一蝕刻終止層且暴露閘電極；及在開口中形成閘極觸點。在方法的一些實施例中，閘極遮罩包含氮化矽。在方法的一些實施例中，執行第二蝕刻製程包含前驅物包括CF4及載氣及使用介於包含端值的1:1與1:100之間的前驅物與載氣之比。在方法的一些實施例中，形成第一蝕刻終止層包含形成自然氧化層。在方法的一些實施例中，形成第一蝕刻終止層包含使用氧執行電漿處理。在方法的一些實施例中，第一蝕刻終止層形成為介於包含端值的約1 Å與約50 Å之間的範圍內的厚度。在方法的一些實施例中，形成閘極觸點形成了對接觸點。
根據另一實施例，一種方法包含：在半導體基板上方形成鰭；在鰭上方形成閘電極；形成電耦合至源極/汲極區的接觸導電栓，接觸導電栓與閘電極相鄰；處理閘電極上方的閘極遮罩以形成選擇性蝕刻終止層；形成與選擇性蝕刻終止層相鄰的接觸蝕刻終止層；通過接觸蝕刻終止層蝕刻開口且暴露選擇性蝕刻終止層；穿過選擇性蝕刻終止層蝕刻開口且暴露閘電極；及在開口中形成閘極觸點且電耦合至閘電極。在方法的一些實施例中，選擇性蝕刻終止層形成為介於包含端值的約1 Å與約50 Å之間的範圍內的厚度。在方法的一些實施例中，處理閘極遮罩包含將閘極遮罩及接觸導電栓暴露於空氣。在方法的一些實施例中，處理閘極遮罩包含使用氧對閘極遮罩及接觸導電栓執行電漿處理。在一些實施例中，方法進一步包含形成穿過接觸蝕刻終止層的第二開口且暴露接觸導電栓。在方法的一些實施例中，閘極觸點與接觸導電栓實體接觸。在方法的一些實施例中，處理閘極遮罩引入了硼。在一些實施例中，方法進一步包含在形成選擇性蝕刻終止層之後，執行氫退火製程。
根據又另一實施例，一種半導體裝置包含：閘電極，處於半導體基板的鰭上方；閘極遮罩，處於閘電極上方，其中閘極遮罩在間隔物之間延伸，間隔物與閘電極相鄰，閘極遮罩包含第一元素集合；源極/汲極區，嵌入鰭中且與閘電極相鄰；接觸導電栓，處於源極/汲極區上方且電耦合至源極/汲極區；第一蝕刻終止層，處於閘電極及閘極遮罩上方，第一蝕刻終止層與閘極遮罩不同且包含至少第一元素集合及至少一種額外元素；第二蝕刻終止層，處於第一蝕刻終止層上方且與第一蝕刻終止層相鄰；及閘極觸點，穿過第二蝕刻終止層及第一蝕刻終止層，閘極觸點電耦合至閘電極。在方法的一些實施例中，第一蝕刻終止層具有介於包含端值的約1 Å與約50 Å之間的範圍內的厚度。在一些實施例中，方法進一步包含穿過第二蝕刻終止層、第一蝕刻終止層且電耦合至接觸導電栓的源極/汲極觸點。在一些實施例中，方法進一步包含穿過第二蝕刻終止層、第一蝕刻終止層且電耦合至接觸導電栓及閘電極的對接觸點。在方法的一些實施例中，閘極遮罩為氮化矽且第一蝕刻終止層為氮氧化矽。
前述概述了若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，這些等效構造並不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及更改。
100:中間結構 101:基板 103:鰭 105:隔離區 107:虛設閘極介電層 109:虛設閘極電極 111:源極/汲極區 201:虛線 203:閘極間隔物 205:閘極密封間隔物 207:硬遮罩 301:第一蝕刻終止層 303:第一層間介電層 401:金屬閘極 403:高k閘極介電層 501:第二蝕刻終止層 503:閘極遮罩 601:矽化物區 603:源極/汲極導電栓 701:選擇性終止層 701a:SiN xO y天然氧化物層 701b:Co xO y層 703:接觸蝕刻終止層 705:第二層間介電層 707:開口 801:區域 900:第一半導體裝置 901:閘極觸點 903:閘極邊緣區 1000:第二半導體裝置 1001:源極/汲極觸點 1003:對接觸點 1005:源極/汲極接觸邊緣區 1007:BCT邊緣區 W1:第一寬度 W2:第二寬度 X-X:線
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為了論述清楚起見，各種特徵的尺寸可以任意增加或減小。 第1圖至第10圖圖示了根據一些實施例的finFET裝置製造中的中間階段。第1圖為finFET裝置的中間結構的三維視圖。第2圖至第10圖為中間結構的進一步處理的橫截面圖。 第1圖圖示了根據一些實施例的鰭、隔離區、假介電質及虛設閘極的形成。 第2圖圖示了根據一些實施例的源極/汲極區、閘極間隔物及虛設閘極遮罩的形成。 第3圖圖示了根據一些實施例的第一蝕刻終止層及第一層間介電質(interlayer dielectric，層間介電層)的形成。 第4圖圖示了根據一些實施例的用閘極介電層及金屬閘極替換假介電質及偽閘極。 第5圖圖示了根據一些實施例的第二蝕刻終止層及閘極遮罩的形成。 第6圖圖示了根據一些實施例的矽化物區及源極/汲極觸點的形成。 第7圖圖示了根據一些實施例的選擇性蝕刻終止層、接觸蝕刻終止層及第二層間介電質的形成。 第8圖圖示了根據一些實施例的形成針對閘極觸點的開口的蝕刻製程。 第9圖圖示了根據一些實施例的第一半導體裝置的閘極觸點的形成。 第10圖圖示了根據一些實施例的第二半導體裝置的源極/汲極觸點及對接觸點的形成。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
101:基板
103:鰭
111:源極/汲極區
201:虛線
203:閘極間隔物
205:閘極密封間隔物
301:第一蝕刻終止層
401:金屬閘極
403:高k閘極介電層
501:第二蝕刻終止層
503:閘極遮罩
601:矽化物區
603:源極/汲極導電栓
701:選擇性終止層
703:接觸蝕刻終止層
705:第二層間介電層
901:閘極觸點
1000:第二半導體裝置
1001:源極/汲極觸點
1003:對接觸點
1005:源極/汲極接觸邊緣區
1007:BCT邊緣區

Claims (20)

  1. 一種方法，包括以下步驟： 自一閘極遮罩的一部分形成一第一蝕刻終止層，該閘極遮罩在與一閘電極相鄰的多個間隔物之間延伸，該閘電極上覆於一半導體鰭； 形成與該第一蝕刻終止層相鄰的一第二蝕刻終止層； 形成通過該第二蝕刻終止層的一開口及藉由執行一第一蝕刻製程暴露該第一蝕刻終止層； 藉由執行一第二蝕刻製程使該開口延伸穿過該第一蝕刻終止層且暴露該閘電極；及 在該開口中形成一閘極觸點。
  2. 如請求項1所述之方法，其中該閘極遮罩包括氮化矽。
  3. 如請求項2所述之方法，其中該執行該第二蝕刻製程之步驟包括一前驅物包括CF 4及一載氣之步驟及使用介於包含端值的1:1與1:100之間的一前驅物與載氣之比的步驟。
  4. 如請求項1所述之方法，其中該形成該第一蝕刻終止層之步驟包括形成一自然氧化層之步驟。
  5. 如請求項1所述之方法，其中該形成該第一蝕刻終止層之步驟包括使用氧執行一電漿處理之步驟。
  6. 如請求項1所述之方法，其中該第一蝕刻終止層形成為介於包含端值的約1 Å與約50 Å之間的一範圍內的一厚度。
  7. 如請求項1所述之方法，其中該形成該閘極觸點之步驟形成一對接觸點。
  8. 一種方法，包括以下步驟： 在一半導體基板上方形成一鰭； 在該鰭上方形成一閘電極； 形成電耦合至一源極/汲極區的一接觸導電栓，該接觸導電栓與該閘電極相鄰； 處理該閘電極上方的一閘極遮罩以形成一選擇性蝕刻終止層； 形成與該選擇性蝕刻終止層相鄰的一接觸蝕刻終止層； 通過該接觸蝕刻終止層蝕刻一開口且暴露該選擇性蝕刻終止層； 穿過該選擇性蝕刻終止層蝕刻該開口且暴露該閘電極；及 在該開口中形成一閘極觸點且電耦合至該閘電極。
  9. 如請求項8所述之方法，其中該選擇性蝕刻終止層形成為介於包含端值的約1 Å與約50 Å之間的一範圍內的一厚度。
  10. 如請求項8所述之方法，其中該處理該閘極遮罩之步驟包括將該閘極遮罩及該接觸導電栓暴露於空氣之步驟。
  11. 如請求項8所述之方法，其中該處理該閘極遮罩之步驟包括使用氧對該閘極遮罩及該接觸導電栓執行一電漿處理之步驟。
  12. 如請求項8所述之方法，進一步包括形成穿過該接觸蝕刻終止層的一第二開口且暴露該接觸導電栓之步驟。
  13. 如請求項8所述之方法，其中該閘極觸點與該接觸導電栓實體接觸。
  14. 如請求項8所述之方法，其中該處理該閘極遮罩之步驟引入硼。
  15. 如請求項8所述之方法，進一步包括在形成該選擇性蝕刻終止層之步驟之後，執行一氫退火製程之步驟。
  16. 一種半導體裝置，包括： 一閘電極，處於一半導體基板的一鰭上方； 一閘極遮罩，處於該閘電極上方，其中該閘極遮罩在多個間隔物之間延伸，該些間隔物與該閘電極相鄰，該閘極遮罩包括一第一元素集合； 一源極/汲極區，嵌入該鰭中且與該閘電極相鄰； 一接觸導電栓，處於該源極/汲極區上方且電耦合至該源極/汲極區； 一第一蝕刻終止層，處於該閘電極及該閘極遮罩上方，該第一蝕刻終止層與該閘極遮罩不同且包括至少該第一元素集合及至少一種額外元素； 一第二蝕刻終止層，處於該第一蝕刻終止層上方且與該第一蝕刻終止層相鄰；及 一閘極觸點，穿過該第二蝕刻終止層及該第一蝕刻終止層，該閘極觸點電耦合至該閘電極。
  17. 如請求項16所述之半導體裝置，其中該第一蝕刻終止層具有介於包含端值的約1 Å與約50 Å之間的一範圍內的一厚度。
  18. 如請求項16所述之半導體裝置，進一步包括穿過該第二蝕刻終止層、該第一蝕刻終止層且電耦合至該接觸導電栓的一源極/汲極觸點。
  19. 如請求項16所述之半導體裝置，進一步包括穿過該第二蝕刻終止層、該第一蝕刻終止層且電耦合至該接觸導電栓及該閘電極的一對接觸點。
  20. 如請求項16所述之半導體裝置，其中該閘極遮罩為氮化矽且該第一蝕刻終止層為氮氧化矽。
TW111101195A 2021-08-13 2022-01-11 半導體裝置和製造方法 TWI802217B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/402,157 2021-08-13
US17/402,157 US20230047598A1 (en) 2021-08-13 2021-08-13 Semiconductor devices and methods of manufacture

Publications (2)

Publication Number Publication Date
TW202307966A true TW202307966A (zh) 2023-02-16
TWI802217B TWI802217B (zh) 2023-05-11

Family

ID=84364954

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111101195A TWI802217B (zh) 2021-08-13 2022-01-11 半導體裝置和製造方法

Country Status (3)

Country Link
US (1) US20230047598A1 (zh)
CN (1) CN115472566A (zh)
TW (1) TWI802217B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633520B2 (en) * 2010-10-21 2014-01-21 Samsung Electronics Co., Ltd. Semiconductor device
US9793268B2 (en) * 2014-01-24 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for gap filling improvement
US10347506B2 (en) * 2017-07-31 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning method using mask portions to etch semiconductor substrate
KR102451171B1 (ko) * 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
US10797161B2 (en) * 2018-08-14 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure using selective forming process
US10950732B2 (en) * 2018-09-21 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11728223B2 (en) * 2019-12-20 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
CN115565878A (zh) * 2021-07-02 2023-01-03 联华电子股份有限公司 半导体元件及其制作方法

Also Published As

Publication number Publication date
CN115472566A (zh) 2022-12-13
TWI802217B (zh) 2023-05-11
US20230047598A1 (en) 2023-02-16

Similar Documents

Publication Publication Date Title
US20230253472A1 (en) Semiconductor Device and Method
US20240170536A1 (en) Semiconductor device and method
US11469229B2 (en) Semiconductor device and method
US20240021617A1 (en) Semiconductor device and method
TW202139272A (zh) 半導體裝置的形成方法
US11637180B2 (en) Transistor gate structures and methods of forming the same
TW202314868A (zh) 製造半導體元件的方法
TW202245268A (zh) 半導體元件之製造方法
TW202230790A (zh) 半導體元件與其製造方法
TWI802217B (zh) 半導體裝置和製造方法
KR20210141312A (ko) 반도체 디바이스 및 방법
TW202040700A (zh) 半導體裝置及其製造方法
TWI795774B (zh) 填充結構及其製造方法
TWI807706B (zh) 半導體裝置及其製造方法
TWI760052B (zh) 形成閘電極的方法、半導體裝置及製造半導體裝置的方法
US20230268223A1 (en) Semiconductor devices and methods of manufacture
US11652155B2 (en) Air spacer and method of forming same
TWI843997B (zh) 半導體裝置、電晶體及形成半導體裝置的方法
US20230008994A1 (en) Semiconductor device with dielectric layer and method of forming the same
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
TW202312492A (zh) 半導體裝置、電晶體及形成半導體裝置的方法
TW202416360A (zh) 半導體裝置及其形成方法
TW202318486A (zh) 製造半導體裝置的方法
TW202320228A (zh) 半導體裝置及其製造方法
TW202406140A (zh) 半導體裝置及其形成方法