KR20220009858A - 다층 마스킹층 및 그 형성 방법 - Google Patents

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KR20220009858A
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layer
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masking
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웬-주 첸
충-팅 코
야-란 창
팅-강 첸
타이-춘 후앙
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 기판 위에 반도체층을 형성하는 단계; 반도체층의 일부를 에칭하여 제1 리세스 및 제2 리세스를 형성하는 단계; 반도체층 위에 제1 마스킹층을 형성하는 단계; 제1 마스킹층에 대해 제1 열처리를 수행하는 단계 - 제1 열처리는 제1 마스킹층을 치밀화함 -; 제1 리세스를 노출시키도록 제1 마스킹층을 에칭하는 단계; 제1 리세스에 제1 반도체 물질을 형성하는 단계; 및 제1 마스킹층을 제거하는 단계를 포함한다.

Description

다층 마스킹층 및 그 형성 방법{MULTILAYER MASKING LAYER AND METHOD OF FORMING SAME}
[우선권 주장 및 교차 참조]
본 출원은, 2020년 7월 16일에 출원된 미국의 임시 특허 출원 제63/052,604의 우선권을 주장하는 바이며, 이 미국 출원은 참고로 본 명세서에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용예에서 이용된다. 반도체 디바이스는, 일반적으로, 반도체 기판 위에 절연층 또는 유전체층, 전도층 및 반도체 물질층을 순차적으로 퇴적하고, 그 위에 회로 구성 요소 및 엘리먼트를 형성하도록 리소그래피를 이용하여 다양한 물질층을 패터닝하여 제조된다.
반도체 산업은, 최소 피처 크기를 지속적으로 감소시킴으로써 다양한 전자 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜서, 더 많은 부품을 소정의 영역에 통합할 수 있도록 한다. 그러나 최소 피처 크기가 줄어들면 해결해야할 추가 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 3-차원 도면에서 나노 구조체 전계 효과 트랜지스터(나노-FET, Nanostructure Field-Effect Transistor)의 예를 도시한다.
도 2, 3, 4, 5, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 13c, 14a, 14b, 15a, 15b, 15c, 16a, 16b, 16c, 17a, 17b, 17c, 17d, 18a, 18b, 18c, 19a, 19b, 19c, 20a, 20b, 20c, 20d, 21a, 21b, 21c, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 25b, 26a, 26b, 26c, 27a, 27b, 27c, 28a, 28b, 28c, 29a, 29b, 30a, 30b, 31a, 31b, 31c, 31d, 32a, 32b, 33a, 33b, 33c, 34a, 34b, 34c, 35a, 35b, 35c, 35d, 35e, 36a, 36b, 36c, 37a, 37b, 및 37c는 일부 실시예에 따른 나노-FET 제조에 있어서 중간 단계의 단면도이다.
아래의 개시는 본 개시의 다양한 피처(feature)들을 구현하기 위한 많은 다양한 실시예들 또는 일례를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉부하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
다양한 실시예는 나노-FET을 포함하는 다이를 형성하는 방법을 제공한다. 방법은, 반도체층의 스택을 형성하는 단계 및 에피택시 소스/드레인 영역을 형성하도록 이들 스택을 에칭하는 단계를 포함한다. p-형 트랜지스터 전용(dedicated) 다이의 영역은, n-형 트랜지스터 전용 다이 영역 내에서 피처를 형성하거나 처리하는 단계 동안 마스킹될 수 있다. 유사하게, n-형 트랜지스터 전용 다이 영역은 p-형 트랜지스터 전용 다이 영역 내에서 피처를 형성하거나 처리하는 단계 동안 마스킹될 수 있다. 다양한 마스크층은, 이러한 다른 공정의 효율을 개선하는 방식으로 형성 및 처리될 수 있으며, 또한 이후에 다양한 마스크층을 더 쉽게 제거할 수 있도록 한다. 게이트 구조체는, 트랜지스터 구조체를 형성하도록 반도체층의 스택 위에 형성될 수 있다. 또한, 전면(front-side) 상호 연결 구조체는 트랜지스터 구조체의 제1 측 위에 형성될 수 있고, 후면(backside) 상호 연결 구조체는 트랜지스터 구조체의 반대 측 위에 형성될 수 있다. 그러나, 다양한 실시예가, 나노-FET 대신에 또는 이와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀 전계 효과 트랜지스터(FinFET, Fin Field Effect Transistor), 평면 트랜지스터 등)를 포함하는 다이에 적용될 수 있다.
도 1은, 일부 실시예에 따라, 3-차원 도면에서 나노-FET(예를 들어, 나노 와이어 FET, 나노 시트 FET 등)의 예를 도시한다. 나노-FET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(66) 위에 나노 구조체(55)(예를 들어, 나노 시트, 나노 와이어 등)를 포함하고, 여기서 나노 구조체(55)는 나노-FET에 대한 채널 영역으로서 작용한다. 나노 구조체(55)는 p-형 나노 구조체, n-형 나노 구조체, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(68)은 인접한 핀(66) 사이에 배치되며, 핀(66)은 이웃하는 STI 영역(68) 사이에서 위쪽으로 돌출될 수 있다. STI 영역(68)은 본 명세서에서 기판(50)과 분리된 것으로 설명/도시되어 있지만, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 격리 영역의 조합을 지칭할 수 있다. 추가로, 핀(66)의 하단 부분은 기판(50)과 함께 단일의 연속(continuous) 물질인 것으로 도시되어 있지만, 핀(66) 및/또는 기판(50)의 하단 부분은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이러한 맥락에서, 핀(66)은 이웃하는 STI 영역(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(100)은 핀(66)의 상단 표면 위에 위치하고 나노 구조체(55)의 상단 표면, 측벽 및 하단 표면을 따라 위치한다. 게이트 전극(102)은 게이트 유전체층(100) 위에(over) 위치한다. 에피택시 소스/드레인 영역(92)은, 게이트 유전체층(100)과 게이트 전극(102)의 대향하는 측들 상의 핀(66) 상에 배치된다.
도 1은 이후 도면에서 이용되는 참조 단면을 추가로 도시한다. 단면(A-A')은 게이트 전극(102)의 길이 방향 축을 따르며, 예를 들어 나노-FET의 에피택시 소스/드레인 영역(92) 사이의 전류 흐름 방향에 수직인 방향이다. 단면(B-B')는 단면(A-A')에 수직이고, 나노-FET의 핀(66)의 길이 방향 축에 평행하며, 예를 들어 나노-FET의 에피택시 소스/드레인 영역(92) 사이의 전류 흐름 방향이다. 단면(C-C')은 단면(A-A')과 평행하며, 나노-FET의 에피택시 소스/드레인 영역을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 참조 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 공정을 이용하여 형성된 나노-FET의 맥락에서 논의된다. 다른 실시예에서, 게이트-우선 공정이 이용될 수 있다. 또한, 일부 실시예는 평면 FET 또는 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)와 같은 평면 디바이스에서 이용되는 측면을 고려한다.
도 2 내지 45c는 일부 실시예에 따른 나노-FET의 제조 단계에서 중간 단계의 단면도이다. 도 2 내지 5, 6a, 21a, 22a, 23a, 24a, 25a, 26a, 27a 및 28a는 도 1에 도시된 참조 단면(A-A')을 도시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 11c, 12b, 13b, 13c, 14b, 15b, 16b, 17b, 17d, 18b, 19b, 20b, 20d, 21b, 22b, 23b, 24b, 25b, 26b, 27b, 28b, 29b, 30b, 31b, 31c, 31d, 32b, 33b, 34b, 35b, 35d, 35e, 36b, 및 37b는 도 1에 도시된 참조 단면(B-B')을 도시한다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 15c, 16a, 16c, 17a, 17c, 18a, 18c, 19a, 19c, 20a, 20c, 21c, 26c, 27c, 28c, 29a, 30a, 31a, 32a, 33a, 33c, 34a, 34c, 35a, 35c, 36a, 36c, 37a, 및 37c는 도 1에 도시된 참조 단면(C-C')을 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 미도핑될 수 있는 반도체 기판, 예컨대 벌크 반도체 기판, 반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판 등일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 물질의 층이다. 절연체층은, 예를 들어 매립 산화물(Buried Oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-형 영역(50N) 및 p-형 영역(50P)을 갖는다. n-형 영역(50N)은 n-형 디바이스, 예를 들어 n-형 나노-FET과 같은 NMOS 트랜지스터 등을 형성하기 위한 것이고, p-형 영역(50P)은 p-형 디바이스, 예를 들어 p-형 나노-FET과 같은 PMOS 트랜지스터 등을 형성하기 위한 것일 수 있다. n-형 영역(50N)은, (디바이더(20)로 도시된 바와 같이) p-형 영역(50P)에서 물리적으로 분리될 수 있고, 임의의 개수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조체 등)이 n-형 영역(50N)과 p-형 영역(50P) 사이에 배치될 수 있다. 하나의 n-형 영역(50N) 및 하나의 p-형 영역(50P)이 도시되어 있지만, n-형 영역(50N) 및 p-형 영역(50P)은 임의의 개수로 제공될 수 있다.
추가적으로, 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은, 제1 반도체층(51A-C)(총칭하여 제1 반도체층(51)이라고 함) 및 제2 반도체층(53A-C)(총칭하여 제2 반도체층(53)이라고 함)의 교번하는 층을 포함한다. 예시를 위한 목적으로, 그리고 이하에서 더 상세히 논의되는 바와 같이, p-형 영역(50P)에서, 제2 반도체층(53)이 제거되고, 제1 반도체층(51)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있다. 또한, n-형 영역(50N)에서, 제1 반도체층(51)이 제거되고, 제2 반도체층(53)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있다. 그럼에도 불구하고, 일부 실시예에서, n-형 영역(50N)에서, 제1 반도체층(51)이 제거되고, 제2 반도체층(53)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있고, p-형 영역(50P)에서, 제2 반도체층(53)이 제거되고, 제1 반도체층(51)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있다. 또 다른 실시예에서, n-형 영역(50N) 및 p-형 영역(50P) 모두에서, 제1 반도체층(51)이 제거되고, 제2 반도체층(53)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있다. 다른 실시예에서, n-형 영역(50N) 및 p-형 영역(50P) 모두에서, 제2 반도체층(53)이 제거되고, 제1 반도체층(51)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있다.
다층 스택(64)은, 예시의 목적으로, 제1 반도체층(51) 및 제2 반도체층(53) 각각이 세 개의 층을 포함하는 것으로 도시된다. 일부 실시예에서, 다층 스택(64)은 임의의 개수의 제1 반도체층(51) 및 제2 반도체층(53)을 포함할 수 있다. 다층 스택(64)의 각각의 층은 화학적 기상 퇴적(Chemical Vapor Deposition, CVD), 원자층 퇴적(Atomic Layer Deposition, ALD), 기상 에피택시(Vapor Phase Epitaxy, VPE), 분자 빔 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여 에피택시 성장될 수 있다. 다양한 실시예에서, 제1 반도체층(51)은 실리콘 게르마늄 등과 같은 p-형 나노-FET에 적합한 제1 반도체 물질로 형성될 수 있고, 제2 반도체층(53)은 실리콘, 실리콘 카본 등과 같은 n-형 나노-FET에 적합한 제2 반도체 물질로 형성될 수 있다. 다층 스택(64)은, 예시적인 목적을 위해, p-형 나노-FET에 적합한 최하단 반도체층을 갖는 것으로 도시된다. 일부 실시예에서, 최하단층이 n-형 나노-FET에 적합한 반도체층이 되도록 다층 스택(64)이 형성될 수 있다.
제1 반도체 물질 및 제2 반도체 물질은 서로에 대해 높은 에칭 선택성을 갖는 물질일 수 있다. 따라서, n-형 영역(50N)에서 제2 반도체 물질의 제2 반도체층(53)을 현저히 제거하지 않고 제1 반도체 물질의 제1 반도체층(51)을 제거하여, 제2 반도체층(53)이 패터닝되어 n-형 나노 구조체 전계 효과 트랜지스터(NSFET, N-Type Nanostructure Field-Effect Transistor)의 채널 영역을 형성하도록 할 수 있다. 마찬가지로, p-형 영역(50P)에서 제1 반도체 물질의 제1 반도체층(51)을 현저히 제거하지 않고 제2 반도체 물질의 제2 반도체층(53)을 제거하여, 제1 반도체층(51)이 패터닝되어 p-형 나노 구조체 전계 효과 트랜지스터(PSFET, P-Type Nanostructure Field-Effect Transistor)의 채널 영역을 형성하도록 할 수 있다.
이제 도 3을 참조하면, 일부 실시예에 따라, 핀(66)이 기판(50)에 형성되고 나노 구조체(55)가 다층 스택(64)에 형성된다. 일부 실시예에서, 다층 스택(64) 및 기판(50)에 트렌치를 에칭함으로써, 나노 구조체(55) 및 핀(66)이 다층 스택(64) 및 기판(50)에 각각 형성될 수 있다. 에칭은, 반응성 이온 에칭(Reactive Ion Etch, RIE), 중성 빔 에칭(Neutral Beam Etch, NBE) 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭함으로써 나노 구조체(55)를 형성하는 단계는, 제1 반도체층(51)으로부터 제1 나노 구조체(52A-C)(총칭하여 제1 나노 구조체(52)라 함)을 또한 규정하고 제2 반도체층(53)으로부터 제2 나노 구조체(54A-C)(총칭하여 제2 나노 구조체(54)라 함)을 또한 규정할 수 있다. 제1 나노 구조체(52) 및 제2 나노 구조체(54)는 총칭하여 나노 구조체(55)라 할 수 있다.
핀(66) 및 나노 구조체(55)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노 구조체(55)는, 이중-패터닝 또는 다중-패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 공정은 포토 리소그래피와 자기-정렬(self-aligned) 공정을 결합하여, 단일, 직접 포토 리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토 리소그래피 공정을 이용하여 패터닝된다. 스페이서는, 자기-정렬 공정을 이용하여 패터닝된 희생층과 나란히 형성된다. 다음으로, 희생층이 제거되고, 나머지 스페이서는 핀(66)을 패터닝하는 데 이용될 수 있다.
도 3은, 예시의 목적으로, 실질적으로 동일한 폭을 갖는 n-형 영역(50N) 및 p-형 영역(50P)의 핀(66)을 도시한다. 일부 실시예에서, n-형 영역(50N)의 핀(66)의 폭은 p-형 영역(50P)의 핀(66)보다 더 크거나 얇을 수 있다. 또한, 핀(66) 및 나노 구조체(55) 각각은 전체에 걸쳐 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예에서, 핀(66) 및/또는 나노 구조체(55)는 테이퍼드 측벽을 가져서 핀(66) 및/또는 나노 구조체(55) 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가할 수 있다. 이러한 실시예에서, 나노 구조체(55) 각각은 서로 다른 폭을 갖고, 사다리꼴 형상일 수 있다.
도 4에서, 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역(68)이 핀(66)에 인접하게 형성된다. STI 영역(68)은, 기판(50), 핀(66) 및 나노 구조체(55) 위에 그리고 인접하는 핀(66) 사이에 절연 물질을 퇴적함으로써 형성될 수 있다. 절연 물질은, 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있으며, 고-밀도 플라즈마 CVD(High-Density Plasma CVD, HDP-CVD), 유동성 CVD(Flowable CVD, FCVD) 등 또는 이들의 조합에 의해 형성될 수 있다. 허용되는 공정에 의해 형성된 다른 절연 물질도 이용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 과잉의 절연 물질이 나노 구조체(55)를 덮도록 절연 물질이 형성된다. 절연 물질은 단일층으로 도시되었지만, 일부 실시예는 다층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)가 기판(50), 핀(66) 및 나노 구조체(55)의 표면을 따라 먼저 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성될 수 있다.
다음으로, 나노 구조체(55) 위의 과잉의 절연 물질을 제거하도록, 제거 공정이 절연 물질에 적용된다. 일부 실시예에서, 화학적 기계적 연마(Chemical Mechanical Polish, CMP), 에치-백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정이 완료된 후에 나노 구조체(55)와 절연 물질의 상단 표면이 동일 높이가 되도록, 평탄화 공정이 나노 구조체(55)를 노출시킨다.
다음으로, 절연 물질이 리세싱되어 STI 영역(68)을 형성한다. 절연 물질은, n-형 영역(50N) 및 p-형 영역(50P)의 핀(66)의 상부 부분이 이웃하는 STI 영역(68) 사이에서 돌출되도록 리세싱된다. 또한, STI 영역(68)의 상단 표면은, 도시된 바와 같은 평평한 표면, 볼록한 표면, (디싱과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상단 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(68)은, 절연 물질의 물질에 선택적인 것과 같이 허용 가능한 에칭 공정을 이용하여 리세싱될 수 있다(예를 들어, 핀(66) 및 나노 구조체(55)의 물질보다 더 빠른 속도로 절연 물질의 물질을 에칭한다). 예를 들어, 희석된 불화수소(dilute hydrofluoric, dHF) 산을 이용한 산화물 제거가 이용될 수 있다.
도 2 내지 4와 관련하여 위에서 설명된 공정은, 핀(66) 및 나노 구조체(55)가 어떻게 형성될 수 있는 지의 일 예일 뿐이다. 일부 실시예에서, 핀(66) 및/또는 나노 구조체(55)는 마스크 및 에피택시 성장 공정을 이용하여 형성될 수 있다. 예를 들어, 유전체층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치는 유전체층을 통해 에칭되어 아래에 놓인 기판(50)을 노출시킬 수 있다. 에피택시 구조체는 트렌치에서 에피택시 성장될 수 있고, 에피택시 구조체가 유전체층으로부터 돌출되어 핀(66) 및/또는 나노 구조체(55)를 형성하도록 유전체층이 리세싱될 수 있다. 에피택시 구조체는, 제1 반도체 물질 및 제2 반도체 물질과 같이, 위에서 논의된 교번하는 반도체 물질을 포함할 수 있다. 에피택시 구조체가 에피택시 성장되는 일부 실시예에서, 에피택시 성장된 물질은 성장 동안 인시츄(in situ) 도핑될 수 있으며, 인시츄 및 주입(implant) 도핑이 함께 이용될 수 있지만, 사전 및/또는 사후 주입을 생략할 수 있다.
추가적으로, 제1 반도체층(51) (및 결과적인 나노 구조체(52)) 및 제2 반도체층(53) (및 결과적인 나노 구조체(54))은, 예시적 목적으로만, p-형 영역(50P) 및 n-형 영역(50N)에서 동일한 물질을 포함하는 것으로 도시되고 논의된다. 이와 같이, 일부 실시예에서, 제1 반도체층(51) 및 제2 반도체층(53) 중 하나 또는 둘 모두는 p-형 영역(50P) 및 n-형 영역(50N)에서 상이한 물질이거나 상이한 순서로 형성될 수 있다.
추가적으로, 도 4에서, 적절한 웰(well)(별도로 도시되지 않음)이 핀(66), 나노 구조체(55)(이후의 도면에서 별도로 표시되지 않음) 및/또는 STI 영역(68)에 형성될 수 있다. 상이한 웰 유형을 갖는 실시예에서, n-형 영역(50N) 및 p-형 영역(50P)을 위한 상이한 주입 단계는 포토 레지스트 또는 다른 마스크(별도로 도시되지 않음)을 이용하여 달성될 수 있다. 예를 들어, n-형 영역(50N) 및 p-형 영역(50P)에서 포토 레지스트가 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토 레지스트가, p-형 영역(50P)을 노출하도록 패터닝된다. 포토 레지스트는 하나 이상의 스핀-온 또는 퇴적 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토 리소그래피 기술을 이용하여 패터닝될 수 있다. 포토 레지스트가 패터닝되면, p-형 영역(50P)에서 n-형 불순물 주입이 수행되고, 포토 레지스트는, n-형 불순물이 n-형 영역(50N)에 주입되는 것을 실질적으로 방지하는 마스크의 역할을 할 수 있다. n-형 불순물은, 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토 레지스트는 허용되는 애싱 공정과 같은 방법으로 제거된다.
p-형 영역(50P)의 주입 이후 또는 이전에, 포토 레지스트 또는 다른 마스크(별도로 도시되지 않음)가 p-형 영역(50P) 및 n-형 영역(50N)의 핀(66), 나노 구조체(55) 및 STI 영역(68) 위에 형성된다. 포토 레지스트는, n-형 영역(50N)을 노출하도록 패터닝된다. 포토 레지스트는 하나 이상의 스핀-온 또는 퇴적 기술을 이용하여 형성될 수 있으며 허용 가능한 포토 리소그래피 기술을 이용하여 패터닝될 수 있다. 포토 레지스트가 패터닝되면, n-형 영역(50N)에 p-형 불순물 주입이 수행될 수 있으며, 포토 레지스트는 p-형 불순물이 p-형 영역(50P)에 주입되는 것을 실질적으로 방지하는 마스크의 역할을 할 수 있다. p-형 불순물은, 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후에, 포토 레지스트는, 허용되는 애싱 공정 등에 의해 제거될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물을 활성화하도록 어닐링 단계가 수행될 수 있다. 일부 실시예에서, 에피택시 핀의 성장된 물질은 성장 동안 인시츄 도핑될 수 있으며, 인시츄 및 주입 도핑이 함께 이용될 수 있지만, 주입이 생략될 수 있다.
도 5에서, 더미 유전체층(70)이 핀(66) 및/또는 나노 구조체(55) 상에 형성된다. 더미 유전체층(70)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적 성장될 수 있다. 더미 게이트층(72)이 더미 유전체층(70) 위에 형성되고, 마스크층(74)이 더미 게이트층(72) 위에 형성된다. 더미 게이트층(72)은 더미 유전체층(70) 위에 퇴적된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크층(74)은 더미 게이트층(72) 위에 퇴적될 수 있다. 더미 게이트층(72)은 전도성 또는 비-전도성 물질일 수 있고, 비정질 실리콘, 다결정-실리콘(폴리 실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 군에서 선택될 수 있다. 더미 게이트층(72)은 물리적 기상 퇴적(Physical Vapor Deposition, PVD), CVD, 스퍼터링 퇴적, 또는 선택된 물질을 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(72)은, 격리 영역의 에칭 단계에서 높은 에칭 선택성(selectivity)을 갖는 다른 물질로 만들어질 수 있다. 마스크층(74)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(72) 및 단일 마스크층(74)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 더미 유전체층(70)은, 단지 예시적인 목적으로, 핀(66) 및 나노 구조체(55)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예에서, 더미 유전체층(70)이 STI 영역(68)을 덮도록 더미 유전체층(70)이 퇴적되어, 더미 유전체층(70)이 더미 게이트층(72)과 STI 영역(68) 사이에서 연장될 수 있다.
도 6a 내지 20d는 실시예 디바이스들의 제조에 있어서 다양한 추가적인 단계를 도시한다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 13c, 14a, 15a, 15c, 16a, 16c, 17a, 17c, 17d, 18a, 18c, 19a, 19c, 20a, 및 20c 는 n-형 영역(50N) 및 p-형 영역(50P)의 피처를 도시한다. 도 6a 및 6b에서, 마스크(78)을 형성하도록, 마스크층(74)(도 5 참조)은 허용 가능한 포토 리소그래피 및 에칭 기술을 이용하여 패터닝될 수 있다. 다음으로, 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성하도록, 마스크(78)의 패턴이 더미 게이트층(72) 및 더미 유전체층(70)으로 전사될 수 있다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 덮는다. 인접한 더미 게이트(76)로부터 더미 게이트(76) 각각을 물리적으로 분리하는 데 마스크(78)의 패턴이 이용될 수 있다. 또한, 더미 게이트(76)는, 각각의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 7b에서, 제1 스페이서층(80) 및 제2 스페이서층(82)이 도 6a 및 6b에 도시된 구조체 위에 각각 형성된다. 제1 스페이서층(80) 및 제2 스페이서층(82)은, 자기-정렬된 소스/드레인 영역을 형성하기 위한 스페이서의 역할을 하도록, 후속하여 패터닝될 것이다. 도 7a 및 7b에서, 제1 스페이서층(80)이, STI 영역(68)의 상단 표면; 핀(66), 나노 구조체(55) 및 마스크(78)의 상단 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서층(82)이 제1 스페이서층(80) 위에 퇴적된다. 제1 스페이서층(80)은, 열 산화와 같은 기술을 이용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성되거나, CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서층(82)은, 제1 스페이서층(80)의 물질과 다른 에칭률을 갖는 물질, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성되고, CVD, ALD 등에 의해 퇴적될 수 있다.
제1 스페이서층(80)이 형성된 후 그리고 제2 스페이서층(82)을 형성하기 전에, 저농도로 도핑된 소스/드레인(Lightly Doped Source/Drain, LDD) 영역(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 위에서 도 4와 관련하여 논의된 주입과 유사하게, 상이한 디바이스 유형을 갖는 실시예에서, 포토 레지스트와 같은 마스크가 p-형 영역(50P)을 노출시키면서 n-형 영역(50N) 위에 형성될 수 있고, p-형 영역(50P)의 노출된 핀(66) 및 나노 구조체(55)에 적절한 유형(예를 들어 p-형)의 불순물이 주입될 수 있다. 다음으로, 마스크가 제거될 수 있다. 후속하여, 포토 레지스트와 같은 마스크가 n-형 영역(50N)을 노출시키면서 p-형 영역(50P) 위에 형성될 수 있고, n-형 영역(50N)의 노출된 핀(66) 및 나노 구조체(55)에 적절한 유형(예를 들어 n-형)의 불순물이 주입될 수 있다. 다음으로, 마스크가 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1 x 1015 atoms/cm3 내지 약 1 x 1019 atoms/cm3 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고, 주입된 불순물을 활성화하는 데 이용될 수 있다.
도 8a 및 8b에서, 제1 스페이서(81) 및 제2 스페이서(83)을 형성하도록, 제1 스페이서층(80) 및 제2 스페이서층(82)이 에칭된다. 이하에서 더 상세히 논의되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는, 후속하여 형성되는 소스 드레인 영역을 자기-정렬(self-align)하는 역할을 할 뿐만 아니라, 후속 처리 동안 핀(66) 및/또는 나노 구조체(55)의 측벽을 보호한다. 제1 스페이서층(80) 및 제2 스페이서층(82)은, 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 이용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서층(82)의 물질은 제1 스페이서층(80)의 물질과 상이한 에칭률을 가지며, 따라서 제2 스페이서층(82)을 패터닝할 때 제1 스페이서층(80)은 에칭 정지층의 역할을 할 수 있고, 제1 스페이서층(80)을 패터닝할 때 제2 스페이서층(82)은 마스크의 역할을 할 수 있다. 예를 들어, 제1 스페이서층(80)이 에칭 정지층 역할을 하는 이방성 에칭 공정을 이용하여 제2 스페이서층(82)이 에칭될 수 있으며, 제2 스페이서층(82)의 나머지 부분은, 도 8a에 도시된 바와 같이 제2 스페이서(83)을 형성한다. 그 후에, 제1 스페이서층(80)의 노출된 부분을 에칭하는 동안 제2 스페이서(83)은 마스크 역할을 하여, 도 8a에 도시된 바와 같이 제1 스페이서(81)을 형성한다. 도 8b에 구체적으로 도시되지는 않았지만, 일부 실시예에 따르면, 에칭 공정(예를 들어, 이방성 에칭 공정), 또는 심지어 추가 마스킹 및 에칭 공정의 이용은, 더미 게이트(76) 및 마스크(78)의 측면으로부터의 제2 스페이서층(82)뿐만 아니라, 마스크(78)의 상단으로부터 제1 스페이서층(80) 및 제2 스페이서층(82)을 추가로 제거할 수 있다.
도 8a에 도시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)은 핀(66) 및/또는 나노 구조체(55)의 측벽 상에 배치된다. 도 8b에 도시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)의 일부는, 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접하게 그 위에 남을 수 있다. 구체적으로 도시되지 않은 다른 실시예에서, 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)의 상단에 인접하고 그 위에 위치하는 제1 스페이서층(80) 위에서 제2 스페이서층(82)이 제거될 수 있고, 제1 스페이서층(80)이 마스크(78)의 상단 위에서 제거될 수 있다.
이상의 개시는 스페이서 및 LDD 영역을 형성하는 공정을 일반적으로 설명한 것임을 유의해야 한다. 다른 공정 및 시퀀스도 이용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계가 이용될 수 있고(예를 들어, 제2 스페이서층(82)을 퇴적하기 전에 제1 스페이서(81)이 패터닝될 수 있음), 추가적인 스페이서가 형성 및 제거되고/되거나 등일 수 있다. 더욱이, n-형 및 p-형 디바이스들은 상이한 구조체 및 단계를 이용하여 형성될 수 있다.
도 9a 및 9b에서, 일부 실시예에 따라, 제1 리세스(86)가 핀(66), 나노 구조체(55) 및 기판(50)에 형성된다. 후속하여, 에피택시 소스/드레인 영역이 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노 구조체(52) 및 제2 나노 구조체(54)를 통해 기판(50)으로 연장될 수 있다. 도 9a에 도시된 바와 같이, STI 영역(68)의 상단 표면은 제1 리세스(86)의 하단 표면과 같은 높이(level)일 수 있다. 다양한 실시예에서, 제1 리세스(86)의 하단 표면이 STI 영역(68)의 상단 표면 아래에 배치되는 등일 수 있도록 핀(66)이 에칭될 수 있다. 제1 리세스(86)는, RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 핀(66), 나노 구조체(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 리세스(86)를 형성하는 데 이용되는 에칭 공정 동안, 제1 스페이서(81), 제2 스페이서(83) 및 마스크(78)가 핀(66), 나노 구조체(55) 및 기판(50)의 부분을 마스킹한다. 나노 구조체(55) 및/또는 핀(66)의 각각의 층을 에칭하는 데 단일 에칭 공정 또는 다중 에칭 공정이 이용된다. 제1 리세스(86)가 원하는 깊이에 도달한 후에 제1 리세스(86)의 에칭을 중지하도록 타임드 에칭 공정이 이용될 수 있다.
도 10a 및 10b에서, n-형 영역(50N)에서, 제1 리세스(86)에 의해 노출된 제1 반도체 물질(예를 들어, 제1 나노 구조체(52))로 형성된 다층 스택(64)의 층의 측벽의 부분이 에칭되어 측벽 리세스(88)를 형성하고, p-형 영역(50P)에서, 제1 리세스(86)에 의해 노출된 제2 반도체 물질(예를 들어, 제2 나노 구조체(54))로 형성된 다층 스택(56)의 층의 측벽의 부분이 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에서 제1 나노 구조체(52) 및 제2 나노 구조체(54)의 측벽은 도 10b에서 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 이용하여 에칭될 수 있다. 제1 반도체 물질에 선택적인 에천트가 이용되어 제1 나노 구조체(52)를 에칭하는 동안 p-형 영역(50P)은 마스크(미도시)를 이용하여 보호될 수 있고, 따라서 제2 나노 구조체(54) 및 기판(50)이 n-형 영역(50N)의 제1 나노 구조체(52)에 비해 상대적으로 미에칭된 상태로 유지된다. 유사하게, 제2 반도체 물질에 선택적인 에천트가 이용되어 제2 나노 구조체(54)를 에칭하는 동안, n-형 영역(50N)은 마스크(미도시)를 이용하여 보호될 수 있고, 따라서 제1 나노 구조체(52) 및 기판(50)이 p-형 영역(50P)의 제2 나노 구조체(54)에 비해 상대적으로 미에칭된 상태로 유지된다. 제1 나노 구조체(52)가 예를 들어 SiGe를 포함하고, 제2 나노 구조체(54)가 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 히드록사이드(tetramethylammonium hydroxide, TMAH), 암모늄 히드록사이드(NH4OH) 등을 이용한 건식 에칭 공정이 n-형 영역(50N)에서 제1 나노 구조체(52)의 측벽을 에칭하는 데 이용될 수 있고, 수소 불화물, 다른 불소-계 에천트 등을 이용한 건식 에칭 공정이 p-형 영역(50P)에서 제2 나노 구조체(54)의 측벽을 에칭하는 데 이용될 수 있다.
도 11a-11b에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는, 도 10a 및 10b에 도시된 구조체 위에 내부 스페이서층(별도로 도시되지 않음)을 퇴적함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 이후에 형성되는 소스/드레인 영역과 게이트 구조체 사이에서 격리 피처의 역할을 한다. 이하에서 더 자세히 논의되는 바와 같이, n-형 영역(50N)의 제1 나노 구조체(52) 및 p-형 영역(50P)의 제2 나노 구조체(54)가 상응하는 게이트 구조체로 대체되는 동안, 소스/드레인 영역이 제1 리세스(86)에 형성될 수 있다,
내부 스페이서층은, CVD, ALD 등과 같은 등각(conformal) 퇴적 공정에 의해 퇴적될 수 있다. 내부 스페이서층은 실리콘 질화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있지만, 약 3.5 미만의 k-값을 갖는 저-유전 상수(low-k) 물질과 같은 임의의 적절한 물질이 이용될 수 있다. 다음으로, 내부 스페이서층이 이방성으로 에칭되어 제1 내부 스페이서(90)를 형성할 수 있다. 제1 내부 스페이서(90)는, 게이트 구조체를 형성하도록 이용되는 에칭 공정과 같은 후속 에칭 공정에 의해, 후속하여 형성되는 소스/드레인 영역(예를 들어, 이하에서 설명되는 에피택시 소스/드레인 영역(92))에 대한 손상을 방지하기 위해 이용될 수 있다. 제1 내부 스페이서(90)의 외부 측벽은 n-형 영역(50N)에서 제2 나노 구조체(54)의 측벽과 같은 높이(flush)이고, p-형 영역(50P)에서 제1 나노 구조체(52)의 측벽과 같은 높이인 것으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노 구조체(54) 및/또는 제1 나노 구조체(52)의 측벽을 각각 넘어서 연장되거나 그로부터 리세싱될 수 있다.
도 12a-19c에서, 에피택시 소스/드레인 영역(92)이 제1 리세스(86)에 형성된다. 특히, 도 12a-15d는 n-형 영역(50N)에 에피택시 소스/드레인 영역(92)을 형성하는 단계를 도시하고, 도 16a-19c는 p-형 영역(50P)에 에피택시 소스/드레인 영역(92)을 형성하는 단계를 도시한다. 일부 실시예에서, 에피택시 소스/드레인 영역(92)은 n-형 영역(50N)의 제2 나노 구조체(54) 및 p-형 영역(50P)의 제1 나노 구조체(52)에 스트레스를 가하여 성능을 향상시킬 수 있다. 도시된 바와 같이, 에피택시 소스/드레인 영역(92)은 각각의 더미 게이트(76)가 에피택시 소스/드레인 영역(92)의 각각의 이웃하는 쌍 사이에 배치되도록 제1 리세스(86)에 형성된다. 일부 실시예에서, 에피택시 소스/드레인 영역(92)이 후속하여 형성되는, 결과적인 나노-FET의 게이트를 단락시키지 않도록, 더미 게이트(76)로부터 에피택시 소스/드레인 영역(92)을 적절한 측방향 거리만큼 분리하는 데 제1 스페이서(81)가 이용되고, 나노 구조체(55)로부터 에피택시 소스/드레인 영역(92)을 적절한 측방향 거리만큼 분리하는 데 제1 내부 스페이서(90)가 이용된다.
아래에서 더 상세히 논의되는 바와 같이, 도 12a-14b에서, 다층 p-마스킹층(200)이 구조체 위에 형성되고 p-형 영역(50P) 위에 남도록 패터닝된다. 도 15a-15c에서, 에피택시 소스/드레인 영역(92)은 주로(predominantly) n-형 영역(50N)에서 성장된다. 도 16a-18c에서, 다층 p-마스킹층(200)이 제거되고, 다층 n-마스킹층(300)이 구조체 위에 형성되고 n-형 영역(50N) 위에 남도록 패터닝된다. 도 19a-19c에서, 에피택시 소스/드레인 영역(92)은 주로 p-형 영역(50P)에서 성장된다.
도 12a-12b를 참조하면, 제1 p-마스킹층(204)이 구조체(예를 들어, n-형 영역(50N) 및 p-형 영역(50P)) 위에 형성된다. 제1 p-마스킹층(204)은 n-형 영역(50N)(예를 들어, NMOS 영역)의 제1 리세스(86)에서 n-형 에피택시 소스/드레인 영역(92)의 형성 동안 p-형 영역(50P)을 보호할 것이다. 제1 p-마스킹층(204)은 ALD, CVD, 에피택시 성장, 라미네이션 등과 같은 등각 퇴적 공정에 의해 퇴적될 수 있다. 제1 p-마스킹층(204)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 아연 산화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄화물 등을 포함하는 금속 산화물과 같은 물질을 포함할 수 있다. 금속 산화물을 제1 p-마스킹층(204)으로 이용하면, 박형의 제1 p-마스킹층(204)(및 후속 도면에 도시된 바와 같이, 상응하는 박형의 다층 p-마스킹층(200))이 형성 가능하며, 이는 제1 리세스(86)와 같은 피처가 매우 작은 임계 치수를 갖는 경우에도 전체 커버리지를 제공함으로써 기판을 유리하게 보호한다. 퇴적 후에, 제1 p-마스킹층(204)은 실질적으로 매끄러운(smooth) 노출 표면을 가질 수 있고 실질적으로 또는 전체적으로 비정질일 수 있다. 예를 들어, 일부 실시예에서, 제1 p-마스킹층(204)은 약 1.2 g/cm3 내지 약 4 g/cm3의 밀도로 약 0.1 nm 내지 약 10 nm의 두께(T1)(도 13c 참조)로 퇴적될 수 있고, 표면 거칠기가 약 0.05 nm 내지 약 5 nm일 수 있다.
도 13a-13c를 참조하면, 제2 p-마스킹층(208)이 제1 p-마스킹층(204) 위에 형성되어, 라미네이트 구조체로서 다층 p-마스킹층(200)을 집합적으로(collectively) 형성한다. 제2 p-마스킹층(208)은 n-형 영역(50N)의 제1 리세스(86)에 n-형 에피택시 소스/드레인 영역(92)을 형성하는 동안 p-형 영역(50P)을 추가로 보호할 것이다. 에피택시 물질은 제2 p-마스킹층(208)의 노출된 표면 상의 더 작은 노듈에서 덜 쉽게 성장하기 때문에, 제2 p-마스킹층(208)은 또한 후속 단계에서 에피택시 성장 동안 선택성을 향상시키는 노출된 표면을 제공한다(도 15a-15c 참조). 제2 p-마스킹층(208) 위의 에피택시의 더 적은 성장은, 또한, n-형 영역(50N)의 에피택시 소스/드레인 영역(92)의 형성 후에 제1 p-마스킹층(204) 및 제2 p-마스킹층(208)(도 16a-16c 참조)의 보다 효율적인 제거를 허용한다.
제2 p-마스킹층(208)은 CVD, ALD, 라미네이션, 에피택시 성장, 또는 선택된 물질을 퇴적하기 위한 임의의 적절한 기술을 이용하여 제1 p-마스킹층(204) 위에 형성될 수 있다. 제2 p-마스킹층(208)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다. 제2 p-마스킹층(208)은 약 0.5 nm 내지 약 10 nm 사이의 두께(T2)로 형성될 수 있다.
특정 실시예에 따르면, 제2 p-마스킹층(208)은, 제1 p-마스킹층(204) 위에 실리콘 질화물을 형성하도록 퇴적될 수 있다. 실리콘 질화물(SiNx)은 x가 약 0.8 내지 약 1.6이 되도록 형성될 수 있다. 전구체 가스는, 실란(SiH4), 디클로로실란(SiH2Cl2), SiH2I2, SiCl4 등과 같은 실리콘 전구체와 질소(N2), 암모니아(NH3)와 같은 질소 전구체, 이들의 임의의 조합 및 플라즈마 등을 포함할 수 있다. 예를 들어, 실리콘 전구체는 약 20분당 표준 입방 센티미터(sccm, standard cubic centimeters per minute) 내지 약 1000 sccm 사이의 유량(flowrate)으로 유동할 수 있고, 질소 전구체는 약 20 sccm 내지 약 2 분당 표준 리터(SLM, Standard Liters Per Minute)의 유량으로 유동할 수 있다. 퇴적은 약 50℃ 내지 약 650℃의 온도 및 약 0.5 Torr 내지 약 10 Torr의 압력에서 수행될 수 있다.
다른 실시예에서, 제2 p-마스킹층(208)은, 제1 p-마스킹층(204) 위에 실리콘 산질화물을 형성하도록 퇴적될 수 있다. 실리콘 산질화물(SiOxNy)은 x가 약 0.8 내지 약 2, 그리고 y가 약 0.8 내지 약 1.6이 되도록 형성될 수 있다. 전구체 가스는, 실란(SiH4), 디클로로실란(SiH2Cl2), SiH2I2, SiCl4 등과 같은 실리콘 전구체, 산소(O2), 오존(O3), 과산화수소(H2O2), 이들의 임의의 조합 및 플라즈마 등과 같은 산소 전구체, 및 질소(N2), 암모니아(NH3), 이들의 임의의 조합 및 플라즈마 등과 같은 질소 전구체를 포함할 수 있다. 예를 들어, 실리콘 전구체는 약 20 sccm 내지 약 1000 sccm의 유량으로 유동할 수 있고, 산소 전구체는 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있으며, 질소 전구체는 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있다. 퇴적은 약 50℃ 내지 약 650℃의 온도 및 약 0.5 Torr 내지 약 10 Torr의 압력에서 수행될 수 있다.
대안적으로, 제2 p-마스킹층(208)은, 제1 p-마스킹층(204) 위에 실리콘 산화물을 형성하도록 퇴적될 수 있다. 실리콘 산화물(SiOx)은 x가 약 0.8 내지 약 2가 되도록 형성될 수 있다. 전구체 가스는, 실란(SiH4), 디클로로실란(SiH2Cl2), SiH2I2, SiCl4 등과 같은 실리콘 전구체 및 산소(O2), 오존(O3), 과산화수소(H2O2)와 같은 산소 전구체, 이들의 조합 및 플라즈마 등을 포함할 수 있다. 예를 들어, 실리콘 전구체는 약 20 sccm 내지 약 1000 sccm의 유량으로 유동할 수 있고, 산소 전구체는 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있다. 퇴적은 약 50℃ 내지 약 650℃의 온도 및 약 0.5 Torr 내지 약 10 Torr의 압력에서 수행될 수 있다.
제2 p-마스킹층(208)의 퇴적은 실리콘 질화물의 단층과 같은 매우 박형의 층을 형성하도록 보정될(calibrated) 수 있음을 주목한다. 예를 들어, CVD 공정을 이용하여, 공정은 짧은 기간에 및/또는 전구체에 대해 낮은 유량으로 완료될 수 있다. 예를 들어, CVD 공정은 약 1초 내지 약 120초 동안 발생할 수 있다. 또한, 실리콘 전구체는 약 20 sccm 내지 약 1000 sccm의 유량으로 유동할 수 있고, 질소 전구체는 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있다. 대안적으로, ALD 공정을 이용하여, 공정은 전구체 각각의 단 하나의 펄스만으로 완료될 수 있다. 어느 경우에나, 제2 p-마스킹층(208)의 형성은 제1 p-마스킹층의 실리콘 질화물 표면 처리와 같은 표면 처리로서 설명될 수 있다.
도 14a-14b를 참조하면, 제2 p-마스킹층(208)의 형성 후에, 다층 p-마스킹층(200)이 n-형 영역(50N)으로부터 제거된다. 하드 마스크와 같은 포토 레지스트(구체적으로 도시되지 않음)가 다층 p-마스킹층(200) 위에 형성되고 패터닝되어 n-형 영역(50N)에서 다층 p-마스킹층(200)이 노출될 수 있다. 다층 p-마스킹층(200)은, 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 이용하여 에칭될 수 있다. 그런 다음, 포토 레지스트는 등방성 에칭 공정 또는 이방성 에칭 공정과 같은 적절한 공정에 의해 제거될 수 있다. 다른 실시예에서, 다층 p-마스킹층(200)은, 다층 p-마스킹층(200) 위에 포토 레지스트를 먼저 형성하지 않고, 상기 공정 중 하나에 의해 n-형 영역(50N)에서 제거된다.
도 15a-15c를 참조하면, 에피택시 소스/드레인 영역(92)은 n-형 영역(50N)의 제1 리세스(86)에서 에피택시 성장되고, 에피택시 물질의 노듈(92N)은 다층 p-마스킹층(200) 위에(예를 들어, 제2 p-마스킹층(208) 위에) 형성될 수 있다. 에피택시 소스/드레인 영역(92)은 n-형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노 구조체(54)가 실리콘인 경우, 에피택시 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 제2 나노 구조체(54)에 인장 변형(tensile strain)을 가하는 물질을 포함할 수 있다. 에피택시 소스/드레인 영역(92)은 나노 구조체(55)의 각각의 상부 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
전술한 바와 같이, 노듈(92N)(예를 들어, 소량의 에피택시)은 제2 p-마스킹층(208) 위에 성장될 수 있다. 그러나, 제2 p-마스킹층(208)의 노출된 표면의 화학적 조성물 및/또는 거칠기는, 그렇지 않으면 예를 들어 제1 p-마스킹층(204) 바로 위에 형성될 수 있는 노듈(92N)의 수 및 크기를 감소시킨다. 노듈(92N)의 감소된 수 및 크기는 에피택시 소스/드레인 영역(92)의 형성을 더 많이 제어할 수 있도록 하고, 이하에서 더 상세히 논의되는 후속 단계에서 다층 p-마스킹층(200)(및 노듈(92N))의 제거를 개선한다. 도시된 바와 같이, 각각의 에피택시 소스/드레인 영역(92)은 하나의 연속하는(continuous) 물질이 되도록 형성되는 반면, 노듈(92N)은 불연속(discontinuous) 클러스터 또는 노듈로 형성된다.
에피택시 소스/드레인 영역(92), 제1 나노 구조체(52), 제2 나노 구조체(54), 및/또는 기판(50)은 도펀트로 주입되어 소스/드레인 영역을 형성할 수 있으며, 이는 저농도로 도핑된 소스/드레인 영역을 형성하기 위해 이전에 논의된 공정과 유사하며, 어닐링이 이어진다. 소스/드레인 영역은 약 1 x 1019 atoms/cm3 내지 약 1 x 1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 불순물은 이전에 논의된 임의의 불순물일 수 있다. 다층 p-마스킹층(200)이 p-형 영역(50P)을 보호하는 동안 n-형 불순물이 주입될 수 있다. 일부 실시예에서, 에피택시 소스/드레인 영역(92)은 성장 동안 인시츄 도핑될 수 있다.
에피택시 소스/드레인 영역(92)을 형성하는 데 이용되는 에피택시 공정의 결과로, 에피택시 소스/드레인 영역(92)의 상부 표면은 나노 구조체(55)의 측벽을 넘어 외측으로 횡“‡으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은, 도 15a에 도시된 바와 같이 동일한 NSFET의 인접한 에피택시 소스/드레인 영역(92)이 병합되도록 한다. 다른 실시예에서, 인접한 에피택시 소스/드레인 영역(92)은 도 15c에 도시된 바와 같이 에피택시 공정이 완료된 후에도 분리된 상태로 유지된다. 도 15a 및 15c에 도시된 실시예에서, 제1 스페이서(81)는 STI 영역(68)의 상단 표면에 형성되어 에피택시 성장을 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 나노 구조체(55)의 측벽의 부분을 덮어서 에피택시 성장을 추가로 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는 데 이용되는 스페이서 에칭은, 스페이서 물질을 제거하도록 조정되어 에피택시 성장 영역이 STI 영역(68)의 표면으로 연장되도록 할 수 있다.
에피택시 소스/드레인 영역(92)은 하나 이상의 반도체 물질층을 포함할 수 있다. 예를 들어, 에피택시 소스/드레인 영역(92)은 제1 반도체 물질층(92A), 제2 반도체 물질층(92B) 및 제3 반도체 물질층(92C)을 포함할 수 있다. 에피택시 소스/드레인 영역(92)에는 임의의 수의 반도체 물질층이 이용될 수 있다. 제1 반도체 물질층(92A), 제2 반도체 물질층(92B) 및 제3 반도체 물질층(92C) 각각은 상이한 반도체 물질로 형성될 수 있으며, 다른 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 물질층(92A)은, 제2 반도체 물질층(92B)보다 작고 제3 반도체 물질층(92C)보다 큰 도펀트 농도를 가질 수 있다. 에피택시 소스/드레인 영역(92)이 3개의 반도체 물질층을 포함하는 실시예에서, 제1 반도체 물질층(92A)이 퇴적될 수 있고, 제2 반도체 물질층(92B)이 제1 반도체 물질층(92A) 위에 퇴적될 수 있고, 제3 반도체 물질층(92C)은 제2 반도체 물질층(92B) 위에 퇴적될 수 있다.
도 16a-19c에서, 다층 p-마스킹층(200) 및 노듈(92N)은 p-형 영역(50P)에서 제거될 수 있고, p-형 영역(50P)(예를 들어, PMOS 영역)의 에피택시 소스/드레인 영역(92)은 n-형 영역(50N)의 에피택시 소스/드레인 영역(92)과 관련하여 전술한 것과 유사한 방식으로 형성될 수 있다.
도 16a-16c를 참조하면, 다층 p-마스킹층(200) 및 노듈(92N)이 p-형 영역(50P)으로부터 제거될 수 있다. 예를 들어, 다층 p-마스킹층(200) 및 노듈(92N)은, 황산(H2SO4), 불화수소(HF), 염화수소(HCl), 암모니아(NH3 + H2O) 등, 이들의 임의의 조합, 또는 임의의 적합한 에천트와 같은 에천트를 이용한 습식 또는 건식 에칭을 이용하여 제거될 수 있다. (제2 p-마스킹층(208)의 노출된 표면으로 인한) 노듈(92N)의 감소된 수 및 크기는 전술한 공정에 의해 다층 p-마스킹층(200) 및 노듈(92N)을 제거하는 효율을 향상시킨다.
그런 다음, 다층 n-마스킹층(300)이 구조체(예를 들어, n-형 영역(50N) 및 p-형 영역(50P)) 위에 형성될 수 있다. 다층 n-마스킹층(300)은 p-형 영역(50P)(예를 들어, PMOS 영역)의 제1 리세스(86)에 p-형 에피택시 소스/드레인 영역(92)의 형성 동안 n-형 영역(50N)을 보호한다. 다층 n-마스킹층(300)은, 다층 p-마스킹층(200)에 대해 위에서 논의된 것과 동일한 방법 및 물질 그리고 동일한 사양 중 임의의 것을 이용하여 형성될 수 있다.
여전히 도 16a-16c를 참조하면, 다층 n-마스킹층(300)의 제1 n-마스킹층(304)은, 도 12a-12b와 관련하여 제1 p-마스킹층(204)에 대해 위에서 논의된 것과 동일한 방법 및 물질 그리고 동일한 사양 중 임의의 것을 이용하여 형성되어 임의의 동일하거나 유사한 이점을 달성할 수 있다. 도 17a-17d를 참조하면, 제2 n-마스킹층(308)은, 도 13a-13b와 관련하여 제2 p-마스킹층(208)에 대해 위에서 논의된 것과 동일한 방법 및 물질 그리고 동일한 사양 중 임의의 것을 이용하여 형성되어 임의의 동일하거나 유사한 이점을 달성할 수 있다. 도 18a-18c를 참조하면, 제2 n-마스킹층(308)을 형성하는 단계 후에, 다층 n-마스킹층(300)은, 도 14a-14b와 관련하여 다층 p-마스킹층(200)을 제거하기 위해 위에서 논의된 것과 동일한 방법 및 물질 중 임의의 것으로 p-형 영역(50P)으로부터 제거될 수 있다.
도 19a-19c를 참조하면, 에피택시 소스/드레인 영역(92)은 p-형 영역(50P)의 제1 리세스(86)에서 에피택시 성장되고, 에피택시 물질의 노듈(92N)은, 도 15a-15c와 관련하여 n-형 영역(50N)의 제1 리세스(86)의 에피택시 소스/드레인 영역(92) 및 다층 p-마스킹층(200) 위의 에피택시 물질의 노듈(92N)에 대해 위에서 논의된 것과 동일한 방법 및 물질 그리고 동일한 사양 중 임의의 것을 이용하여 다층 p-마스킹층(200) 위에 형성될 수 있다. 에피택시 소스/드레인 영역(92)은 p-형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제1 나노 구조체(52)가 실리콘 게르마늄이면, 에피택시 소스/드레인 영역(92)은 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 제1 나노 구조체(52)에 압축 변형(compressive strain)을 가하는 물질을 포함할 수 있다. 에피택시 소스/드레인 영역(92)은 또한 다층 스택(64)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
도 20a-20d를 참조하면, 다층 n-마스킹층(300) 및 노듈(92N)은 n-형 영역(50N)으로부터 제거될 수 있다. 예를 들어, 다층 n-마스킹층(300) 및 노듈(92N)은 황산(H2SO4), 불화수소(HF), 염화수소(HCl), 암모니아(NH3 + H2O) 등, 이들의 임의의 조합, 또는 임의의 적합한 에천트와 같은 에천트를 이용한 습식 또는 건식 에칭을 이용하여 제거될 수 있다. (제2 n-마스킹층(308)의 노출된 표면으로 인한) 노듈(92N)의 감소된 수 및 크기는 전술한 공정에 의해 다층 n-마스킹층(300) 및 노듈(92N)을 제거하는 효율을 향상시킨다. 도 20c는, 에피택시 공정이 완료된 후에, 예를 들어 도 15c와 관련하여 n-형 영역(50N)에서 에피택시 소스/드레인 영역(92)이 분리된 상태로 유지되는 실시예를 도시한다.
도 20d를 참조하면, 제1 내부 스페이서(90)의 외부 측벽은 도 10b 내지 20b에서 직선으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예를 들어, 도 20d는, n-형 영역(50N)에서 제1 나노 구조체(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서가 제2 나노 구조체(54)의 측벽으로부터 리세싱되는 실시예를 도시한다. n-형 영역(50N)과 관련하여 도시된 바와 같이, 에피택시 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있고 제2 나노 구조체(54)의 측벽을 지나 연장될 수 있다. 또한 도시된 실시예에서는, p-형 영역(50P)에서 제2 나노 구조체(54)의 측벽은 오목하고, 제1 내부 스페이서(90)의 외부 측벽은 오목하며, 제1 내부 스페이서는 제1 나노 구조체(52)의 측벽으로부터 리세싱된다. p-형 영역(50P)과 관련하여 도시된 바와 같이, 에피택시 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있고 제2 나노 구조체(54)의 측벽을 지나 연장될 수 있다.
도 21a-21c에서, 제1 층간 유전체(Interlayer Dielectric, ILD)(96)가 도 6a 및 20a-20d에 도시된 구조체 위에 퇴적된다(도 7a-20d의 공정은 도 6a에 도시된 단면을 변경하지 않는다). 제1 ILD(96)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마 강화 CVD(Plasma-Enhanced CVD, PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질은 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG), 미도핑된 실리케이트 유리(Undoped Silicate Glass, USG) 등을 포함할 수 있다. 허용되는 공정에 의해 형성된 다른 절연 물질도 이용될 수 있다. 일부 실시예에서, 접촉 에칭 정지층(CESL, Contact Etch Stop Layer)(95)이 제1 ILD(96)와 에피택시 소스/드레인 영역(92), 마스크(78) 및 제1 스페이서(81) 사이에 배치된다. CESL(95)은, 위에 놓인 제1 ILD(96)의 물질과 상이한 에칭률을 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질을 포함할 수 있다.
도 22a-22b에서, 제1 ILD(96)의 상단 표면이 더미 게이트(76) 또는 마스크(78)의 상단 표면과 높이가 같도록, CMP와 같은 평탄화 공정이 수행될 수 있다. 또한, 평탄화 공정은, 더미 게이트(76) 상의 마스크(78) 및 마스크(78)의 측벽을 따라 제1 스페이서(81)의 부분을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(76), 제1 스페이서(81) 및 제1 ILD(96)의 상단 표면이, 공정 변동 범위 내에서, 높이가 같다. 따라서, 더미 게이트(72)의 상단 표면이 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)가 남을 수 있으며, 이 경우, 평탄화 공정은 제1 ILD(96)의 상단 표면을 마스크(78) 및 제1 스페이서(81)의 상단 표면과 높이가 갖게 한다.
도 23a 및 23b에서, 더미 게이트(76) 및 존재하는 경우 마스크(78)는 하나 이상의 에칭 단계에서 제거되어 제2 리세스(98)가 형성된다. 제2 리세스(98) 내의 더미 유전체층(60)의 일부도 제거된다. 일부 실시예에서, 더미 게이트(76) 및 더미 유전체층(60)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(96) 또는 제1 스페이서(81)보다 더 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 이용하는 건식 에칭 공정을 포함할 수 있다. 각각의 제2 리세스(98)는 후속하여 완성되는 나노-FET에서 채널 영역으로 작용하는 나노 구조체(55)의 부분을 노출하고/하거나 위에 놓인다. 채널 영역으로 작용하는 나노 구조체(55)의 일부는 에피택시 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체층(60)은 더미 게이트(76)가 에칭될 때 에칭 정지층으로 이용될 수 있다. 더미 유전체층(60)은 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 24a 및 24b에서, n-형 영역(50N)의 제1 나노 구조체(52) 및 p-형 영역(50P)의 제2 나노 구조체(54)가 제거되며 제2 리세스(98)가 연장된다. p-형 영역(50P) 위에 마스크(미도시)를 형성하고, 제1 나노 구조체(52)의 물질에 선택적인 에천트를 이용하여 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 제1 나노 구조체(52)가 제거될 수 있는 반면, 제2 나노 구조체(54), 기판(50), 및 STI 영역(68)은 제1 나노 구조체(52)과 비교하여 상대적으로 미에칭된 채로 남아있다. 제1 나노 구조체(52)가 예를 들어 SiGe를 포함하고, 제2 나노 구조체(54A-54C)가 예를 들어 Si 또는 SiC를 포함하는 실시예에서, n-형 영역(50N)에서 제1 나노 구조체(52)를 제거하도록 테트라메틸암모늄 히드록사이드(TMAH), 암모늄 히드록사이드(NH4OH) 등이 이용될 수 있다.
n-형 영역(50N) 위에 마스크(미도시)를 형성하고, 제2 나노 구조체(54)의 물질에 선택적인 에천트를 이용하여 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 p-형 영역(50P)의 제2 나노 구조체(54)가 제거될 수 있는 반면, 제1 나노 구조체(52), 기판(50), 및 STI 영역(68)은 제2 나노 구조체(54)와 비교하여 상대적으로 미에칭된 채로 남아있다. 제2 나노 구조체(54)가 예를 들어 SiGe를 포함하고, 제1 나노 구조체(52)가 예를 들어 Si 또는 SiC를 포함하는 실시예에서, p-형 영역(50P)에서 제2 나노 구조체(54)를 제거하도록 불화수소, 다른 불소계 에천트 등을 이용하여 p-형 영역(50P)에서 제2 나노 구조체(54)를 제거할 수 있다.
도 25a 및 25b에서, 게이트 유전체층(100) 및 게이트 전극(102)이 대체 게이트를 위해 형성된다. 게이트 유전체층(100)은 제2 리세스(98)에 등각적으로(conformally) 퇴적된다. n-형 영역(50N)에서, 게이트 유전체층(100)은 기판(50)의 상단 표면 및 측벽 상에 그리고 제2 나노 구조체(54)의 상단 표면, 측벽 및 하단 표면 상에 형성될 수 있고, p-형 영역(50P)에서, 게이트 유전체층(100)은 기판(50)의 상단 표면 및 측벽 상에 그리고 제1 나노 구조체(52)의 상단 표면, 측벽 및 하단 표면 상에 형성될 수 있다. 또한, 게이트 유전체층(100)도 제1 ILD(96), CESL(95), 제1 스페이서(81) 및 STI 영역(68)의 상단 표면 상에 퇴적될 수 있다.
일부 실시예에 따르면, 게이트 유전체층(100)은, 산화물, 금속 산화물 등 또는 이들의 조합과 같은 하나 이상의 유전체층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물층 및 실리콘 산화물층 위의 금속 산화물층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체층(100)은 고-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체층(100)은 약 7.0을 초과하는 k값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체층(100)의 구조는 n-형 영역(50N)과 p-형 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체층(100)의 형성 방법은 원자 빔 퇴적(Molecular Beam Deposition, MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(102)은 게이트 유전체층(100) 위에 각각 퇴적되고, 제2 리세스(98)의 나머지 부분을 충전한다. 게이트 전극(102)은, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 또는 이들의 다층과 같은 금속-함유 물질을 포함할 수 있다. 예를 들어, 단층 게이트 전극(102)이 도 25a 및 25b에 도시되어 있지만, 게이트 전극(102)은 임의의 개수의 라이너층, 임의의 개수의 일함수(work function) 조정층 및 충전 물질을 포함할 수 있다. 게이트 전극(102)을 구성하는 층의 임의의 조합은, 제2 나노 구조체(54) 중 인접한 것들 사이 그리고 제2 나노 구조체(54A)와 기판(50) 사이의 n-형 영역(50N)에 퇴적될 수 있으며, 제1 나노 구조체(52) 중 인접한 것들 사이의 p-형 영역(50P)에 퇴적될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)에 게이트 유전체층(100)을 형성하는 단계는, 각각의 영역의 게이트 유전체층(100)이 동일한 물질로 형성되도록 동시에 발생할 수 있고, 게이트 전극(102)의 형성은 각각의 영역의 게이트 전극(102)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 게이트 유전체층(100)이 상이한 물질이고/이거나 상이한 개수의 층을 가지도록 각각의 영역의 게이트 유전체층(100)은, 별개의 공정에 의해 형성될 수 있고/있거나, 게이트 전극(102)이 상이한 물질이고/이거나 상이한 개수의 층을 가지도록 각각의 영역의 게이트 전극(102)은 별개의 공정에 의해 형성될 수 있다. 별개의 공정을 이용할 때 적절한 영역을 마스킹하고 노출하도록, 다양한 마스킹 단계가 이용될 수 있다.
제2 리세스(98)를 충전하는 단계 후에, 게이트 유전체층(100) 및 게이트 전극(102)의 물질의 과잉 부분을 제거하도록, CMP와 같은 평탄화 공정을 수행할 수 있다 - 여기서, 과잉 부분은 제1 ILD(96)의 상단 표면 위에 위치한다 -. 따라서, 게이트 전극(102) 및 게이트 유전체층(100)의 물질의 나머지 부분은 결과적인 나노-FET의 대체 게이트 구조체를 형성한다. 게이트 전극(102) 및 게이트 유전체층(100)은 총괄적으로 "게이트 구조체"라 할 수 있다.
도 26a-26c에서, 게이트 구조체 바로 위에 그리고 제1 스페이서(81)의 대향하는 부분 사이에 리세스가 형성되도록, 게이트 구조체(게이트 유전체층(100) 및 상응하는 위에 놓인 게이트 전극(102)을 포함함)가 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(104)가 리세스에 충전된 다음, 평탄화 공정이 수행되어 제1 ILD(96) 위로 연장되는 유전체 물질의 과잉 부분을 제거한다. 후속하여 형성된 게이트 접촉부(예를 들어, 도 27a-28c에 대해 이하에서 논의되는 게이트 접촉부(114))는 게이트 마스크(104)를 관통하여 리세싱된 게이트 전극(102)의 상단 표면과 접촉한다.
도 26a-26c에 더 도시된 바와 같이, 제2 ILD(106)가 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동성 막(flowable film)이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 27a-27c에서, 에피택시 소스/드레인 영역(92) 및/또는 게이트 구조체의 표면을 노출시키는 제3 리세스(108)를 형성하기 위해, 제2 ILD(106), 제1 ILD(96), CESL(95) 및 게이트 마스크(104)가 에칭된다. 제3 리세스(108)가 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 에칭함으로써 형성될 수 있다. 일부 실시예에서, 제3 리세스(108)는 제1 에칭 공정을 이용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고, 제2 에칭 공정을 이용하여 게이트 마스크(104)을 통해 에칭될 수 있고, 다음으로 제3 에칭 공정을 이용하여 CESL(95)를 통해 에칭될 수 있다. 제1 에칭 공정 및 제2 에칭 공정으로부터 제2 ILD(106)의 부분을 마스킹하도록, 포토 레지스트와 같은 마스크가 제2 ILD(106) 위에 형성되고 패터닝될 수 있다. 일부 실시예에서, 에칭 공정은 오버-에칭할 수 있고, 따라서 제3 리세스(108)가 에피택시 소스/드레인 영역(92) 및/또는 게이트 구조체로 연장되고, 제3 리세스(108)의 하단은, 에피택시 소스/드레인 영역(92) 및/또는 게이트 구조체와 같은 높이(예를 들어, 동일한 높이에 있거나 기판으로부터 동일한 거리를 가짐)이거나, 그보다 낮다(예를 들어, 기판에 더 가까움). 도 27b는, 제3 리세스(108)가 동일한 단면에서 에피택시 소스/드레인 영역(92) 및 게이트 구조체를 노출시키는 것으로 도시하지만, 다양한 실시예에서, 에피택시 소스/드레인 영역(92) 및 게이트 구조체는 서로 다른 단면에서 노출됨으로써, 후속하여 형성된 접촉부가 단락될 위험을 줄인다. 제3 리세스(108)가 형성된 후에, 실리사이드 영역(110)이 에피택시 소스/드레인 영역(92) 위에 형성된다. 일부 실시예에서, 에피택시 소스/드레인 영역(92)의 노출된 부분 위에, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금과 같은 실리사이드 또는 게르마늄화물 영역을 형성하도록, 아래에 놓인 에피택시 소스/드레인 영역(92)(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 물질과 반응할 수 있는 금속(미도시)을 먼저 퇴적하고, 다음으로 실리사이드 영역(110)을 형성하도록 열적 어닐링 공정을 수행함으로써 실리사이드 영역(110)이 형성된다. 퇴적된 금속의 미-반응 부분은, 예를 들어 에칭 공정에 의해 제거된다. 실리사이드 영역(110)이 실리사이드 영역으로 지칭되지만, 실리사이드 영역(110)은 또한 게르마늄화물 영역 또는 실리콘 게르마늄화물 영역(예를 들어, 실리사이드 및 게르마늄화물을 포함하는 영역)일 수 있다. 일 실시예에서, 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 범위의 두께를 갖는다.
다음으로, 도 28a-28c에서, 접촉부(112, 114)(접촉 플러그라고도 함)이 제3 리세스(108)에 형성된다. 접촉부(112, 114)는 배리어층, 확산층, 충전 물질과 같은 하나 이상의 층을 각각 포함할 수 있다. 예를 들어, 일부 실시예에서, 접촉부(112, 114)는 배리어층 및 전도성 물질(별도로 도시되지 않음)을 각각 포함하고, 아래에 놓인 전도성 피처(예를 들어, 도시된 실시예에서 게이트 구조체(102) 및/또는 실리사이드 영역(110))에 전기적으로 커플링된다. 접촉부(114)는 게이트 구조체(예를 들어, 게이트 전극(102))에 전기적으로 커플링되고 게이트 접촉부로 지칭될 수 있고, 접촉부(112)는 실리사이드 영역(110)에 전기적으로 커플링되고 소스/드레인 접촉부로 지칭될 수 있다. 배리어층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질(118)은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면에서 과잉 물질을 제거하도록 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 28a-28c는, 에피택시 소스/드레인 영역(92)의 각각으로 연장되는 접촉부(112)를 도시하지만, 접촉부(112)는 에피택시 소스/드레인 영역(92) 중 특정 영역에서 생략될 수 있다. 예를 들어, 이하에서 더 상세히 설명되는 바와 같이, 전도성 피처(예를 들어, 파워 레일)는, 후속하여, 에피택시 소스/드레인 영역(92) 중 하나 이상의 후측을 통해 부착될 수 있다. 이러한 특정 에피택시 소스/드레인 영역(92)에 대해, 소스/드레인 접촉부(112)는 생략될 수 있거나, 임의의 위에 놓인 전도성 라인에 전기적으로 연결되지 않은 더미 접촉부일 수 있다(또한 구체적으로 도시되지 않음).
도 29a-37c에서, 일부 실시예에 따르면, 다층 p-마스킹층(200)은, 도 11a-11b에서 형성된 구조체를 도시하는, 도 29a-29b에서 시작하는 대안적인 방법을 이용하여 형성될 수 있다. 예를 들어, 다층 p-마스킹층(200)은 제1 p-마스킹층(204)을 형성하고 상부 부분을 개질하여(modify) 제2 p-마스킹층(208)을 형성함으로써 형성될 수 있다. 또한, 다층 n-마스킹층(300)이 유사하게 형성될 수 있다. 두 경우 모두에서, 아래에서 더 상세히 논의되는 방법은 다층 p-마스킹층(200) 및 다층 n-마스킹층(300)과 관련하여 위에서 논의된 것과 동일하거나 유사한 이점을 달성한다.
도 30a-30b에서, 제1 p-마스킹층(204)은 n-형 영역(50N) 및 p-형 영역(50P)의 구조체 위에 형성될 수 있다. 제1 p-마스킹층(204)(예를 들어, 산화 알루미늄)은 도 12a-12b와 관련하여 위에서 설명된 임의의 방법을 이용하여 형성될 수 있다.
전술한 바와 같이, 제1 p-마스킹층(204)의 형성 후에, 제1 p-마스킹층(204)은 실질적으로 매끄러운 노출 표면을 가질 수 있고, 실질적으로 또는 전체적으로 비정질일 수 있다. 또한, 제1 p-마스킹층(204)은 약 1.2 g/cm3 내지 약 4 g/cm3의 밀도로 약 0.1 nm 내지 약 1000 nm의 두께(T1)(도 31c-31d 참조)로 퇴적될 수 있고, 표면 거칠기가 약 0.05 nm 내지 약 5 nm일 수 있다.
도 31a-31d에서, 제2 p-마스킹층(208)은 제1 p-마스킹층(204) 위에 다른 층을 퇴적함으로써 형성되는 것이 아니라, 제1 p-마스킹층(204)의 상부 부분을 개질함으로써 형성될 수 있다. 아래에서 더 상세히 논의되는 일부 실시예(도 31a-31c 참조)에서, 개질은 제1 p-마스킹층(204)의 처리(210)를 포함할 수 있다. 아래에서 더 상세히 논의되는 다른 실시예(도 31a-31b 및 31d 참조)에서, 개질은 제1 p-마스킹층(204)의 도펀트 주입(220)을 포함할 수 있다.
구체적으로 도 31a-31c를 참조하면, 제2 p-마스킹층(208)을 형성하기 위한 처리(210)는 이온 처리(예를 들어, 플라즈마 처리) 또는 침지(soak) 처리일 수 있다. 예를 들어, 플라즈마 처리의 경우, 플라즈마 전구체는 플라즈마 이온으로 변환되어 제1 p-마스킹층(204) 위로 유동한다. 침지 처리의 경우, 전구체 가스는 제1 p-마스킹층(204) 위로 유동한다. 두 경우 모두에서, 플라즈마 이온 또는 전구체 가스는 제1 p-마스킹층(204)의 노출된 표면과 반응할 수 있다. 일부 실시예에서, 플라즈마 이온 또는 전구체 가스는 제1 p-마스킹층(204)으로 추가로 확산하고/하거나 이와 반응하여, 도 31c에 도시된 바와 같이 제2 p-마스킹층(208) 전체에 걸쳐 불순물(212)의 농도 구배(예를 들어, 선형 구배)를 초래한다. 처리(210)는 제1 p-마스킹층(204)에 대한 변화를 추가로 초래할 수 있다. 예를 들어, 제1 p-마스킹층(204)은 처리(210) 후에 증가 또는 감소된 밀도 및/또는 증가 또는 감소된 두께(T2)를 가질 수 있다. 제2 p-마스킹층(208)은 제1 p-마스킹층(204)의 일부 또는 전부 위에 형성될 수 있고 제1 p-마스킹층(204)의 상부 부분을 제2 p-마스킹층(208)의 일부로 변환하도록 확산될 수 있다.
도 31c는 도 31b의 영역(202)의 확대된 도면을 도시한다. 도시된 영역(202)은 구조체 위에 배치된 다층 p-마스킹층(200)의 임의의 또는 모든 다른 부분을 나타내는 다층 p-마스킹층(200)의 일부를 묘사한다는 점에 유의한다. 전술한 바와 같이, 처리(210)는, 불순물(212)이 제2 p-마스킹층(208)(예를 들어, 제2 p-마스킹층의 일부는 이전에 제1 p-마스킹층(204)의 상부 부분이었을 수 있음)을 통해 농도 구배(예를 들어, 선형 구배)를 갖도록 수행될 수 있다. 예를 들어, 제2 p-마스킹층(208)의 최상단 영역은 불순물(212)의 더 큰 총 농도를 가질 수 있는 반면, 제2 p-마스킹층(208)의 최하부 영역 또는 벌크 영역(예를 들어, 제1 p-마스킹층(204)에 대한 최상단 영역에 인접하거나 더 근접한)은 더 적은 총 불순물(212) 농도를 가질 수 있다. 일부 경우에, 제1 p-마스킹층(204)과 제2 p-마스킹층(208) 사이에 덜 구별되는 경계가 있을 수 있다. 예를 들어, 처리(210) 후에, 제1 p-마스킹층(204)은 약 0.5 nm 내지 약 8 nm의 두께(T2)를 가질 수 있고, 제2 p-마스킹층(208)은 약 0.5 nm 내지 약 8 nm 의 두께(T3)를 가질 수 있다. 다양한 실시예에서, 두께(T2)와 두께(T3)의 합은 두께(T1)와 대략 같거나, 두께(T1)보다 작거나, 두께(T1)보다 클 수 있다. 또한, 제2 p-마스킹층(208)은 약 1.2 g/cm3 내지 약 4 g/cm3의 밀도 및 약 0.05 nm 내지 약 5 nm의 표면 거칠기를 가질 수 있다.
일부 실시예에 따르면, 제2 p-마스킹층(208)이 형성되고, 여기서 처리(210)는 질소를 이용하여, 질소 가스로부터 형성된 이온이 제1 p-마스킹층(204) 위로 유동할 수 있다. 예를 들어, 질소 이온은 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있다. 처리(210)는 약 50℃ 내지 약 1200℃의 온도 및 약 0.5 Torr 내지 약 100 Torr의 압력에서 수행될 수 있다. 이와 같이, 제2 p-마스킹층(208)은 상부 부분에서 약 1 x 1015 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 질소 농도를 가질 수 있고, 벌크 부분에서 약 1 x 1010 atoms/cm3 내지 약 1 x 1017 atoms/cm3의 질소 농도를 가질 수 있다.
대안적으로, 제2 p-마스킹층(208)이 형성되고, 여기서 처리(210)는 암모니아를 이용하여, 암모니아로부터 형성된 이온이 제1 p-마스킹층(204) 위로 유동한다. 일부 실시예에서, 암모니아 이온은 제1 p-마스킹층(204)으로 실질적으로 확산되지 않는다. 결과적으로, 제2 p-마스킹층(208)은, 제1 p-마스킹층(204)의 노출된 표면에 본딩된 -NH2 작용기의 단일층(monolayer)을 포함할 수 있다. 많은 경우에, 제1 p-마스킹층(204)의 표면에서 이러한 본딩의 변화는 -NH2 작용기 근처의 제1 p-마스킹층(204) 내의 다른 본딩에 영향을 미칠 것이며, 이는 두께(T2)가 두께(T1)와 상이하게 할 수 있다. 예를 들어, 암모니아 이온은 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있다. 처리(210)는 약 50℃ 내지 약 650℃의 온도 및 약 0.5 Torr 내지 약 100 Torr의 압력에서 수행될 수 있다. 따라서, 제2 p-마스킹층(208)은 상부 부분에서 약 1 x 1015 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 질소 농도(암모니아 반응 및 본딩으로부터)를 가질 수 있고, 벌크 부분에서 약 1 x 1010 atoms/cm3 내지 약 1 x 1017 atoms/cm3의 질소 농도를 가질 수 있다.
암모니아를 이용하는 처리(210)를 이용하는 다른 실시예에서, 암모니아 이온은 제1 p-마스킹층(204)으로 확산된다. 예를 들어, 암모니아 이온은 약 20 sccm 내지 약 2 SLM의 유량으로 유동할 수 있다. 처리(210)는 약 50℃ 내지 약 1200℃의 온도 및 약 0.5 Torr 내지 약 100 Torr의 압력에서 수행될 수 있다. 따라서, 제2 p-마스킹층(208)은 상부 부분에서 약 1 x 1015 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 질소 농도(암모니아 반응 및 본딩으로부터)를 가질 수 있고, 벌크 부분에서 약 1 x 1010 atoms/cm3 내지 약 1 x 1017 atoms/cm3의 질소 농도를 가질 수 있다.
또 다른 실시예에서, 제2 p-마스킹층(208)은 실리콘을 이용하는 처리(210)를 이용하여 형성되고, 이에 의해 실리콘 전구체가 제1 p-마스킹층(204) 위로 유동한다(예를 들어, 침지 처리). 실리콘 전구체는 실란(SiH4), 디클로로실란(SiH2Cl2), 다이오도실란(SiH2I2), SiCl4 등 또는 이들의 임의의 조합을 포함할 수 있다. 예를 들어, 실리콘 전구체는 약 20 sccm 내지 약 1000 sccm의 유량으로 유동할 수 있다. 처리(210)는 약 50℃ 내지 약 650℃의 온도 및 약 0.5 Torr 내지 약 10 Torr의 압력에서 수행될 수 있다. 따라서, 제2 p-마스킹층(208)은 상부 부분에서 약 1 x 1015 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 실리콘 농도를 가질 수 있고, 벌크 부분에서 약 1 x 1010 atoms/cm3 내지 약 1 x 1017 atoms/cm3의 실리콘 농도를 가질 수 있다.
제2 p-마스킹층(208)을 형성하도록 처리(210)를 이용하는 대신에, 도 31a-31b 및 31d는 도펀트(222)로 제1 p-마스킹층(204)을 엑스시츄(ex situ) 도핑하여 제2 p-마스킹층(208)을 형성하도록 도펀트 주입(220)을 이용하는 단계를 도시한다. 도펀트(222)는 제1 p-마스킹층(204)의 노출된 표면(예를 들어, 상단 표면)을 충돌하고(impinge) 표면 아래의 특정 깊이에 도달하도록 주입되어 도 31d에 도시된 바와 같이 제2 p-마스킹층(208) 전체에 걸쳐 실질적으로 일정한(consistent) 농도의 도펀트(222)를 생성할 수 있다. 도펀트 주입(220)은 제1 p-마스킹층(204)에 대한 변화를 추가로 초래할 수 있다. 예를 들어, 제1 p-마스킹층(204)은 도펀트 주입(220) 후에 증가 또는 감소된 밀도 및/또는 증가 또는 감소된 두께(T2)를 가질 수 있다. 결과적인 제2 p-마스킹층(208)은 제1 p-마스킹층(204)의 일부 또는 전부 위에 형성되어 제1 p-마스킹층(204)의 상부 부분을 제2 p-마스킹층(208)의 일부로 변환한다.
이 실시예에서, 도펀트 주입(220)은, 도펀트(222)가 제2 p-마스킹층(208)(예를 들어, 제2 p-마스킹층의 일부는 이전에 제1 p-마스킹층(204)의 상부 부분이었을 수 있음)을 통해 실질적으로 일정한 농도를 갖도록 수행될 수 있다. 즉, 제2 p-마스킹층(208)의 전체 두께(T2)는 도펀트(222)(예를 들어, 도펀트(222)의 원소)의 동일한 농도를 포함할 수 있다. 예를 들어, 처리(210) 후에, 제1 p-마스킹층(204)의 두께(T2)는 약 0.5 nm 내지 약 8 nm일 수 있고, 제2 p-마스킹층(208)은 약 0.5 nm 내지 약 8 nm의 두께(T3)를 가질 수 있다. 다양한 실시예에서, 두께(T2)와 두께(T3)의 합은 두께(T1)와 대략 같거나, 두께(T1)보다 작거나, 두께(T1)보다 클 수 있다. 또한, 제2 p-마스킹층(208)은 약 1.2 g/cm3 내지 약 4 g/cm3의 밀도 및 약 0.05 nm 내지 약 5 nm의 표면 거칠기를 가질 수 있다.
일부 실시예에 따르면, 제2 p-마스킹층(208)은 실리콘 질화물 도펀트의 도펀트 주입(220)을 이용하여 형성되고, 이에 의해 실리콘 이온 및 질소 이온은 제1 p-마스킹층(204)의 상단 표면으로 높은 에너지로 지향된다(directed). 예를 들어, 실리콘 이온은 약 1 eV 내지 약 10 eV의 에너지로 주입될 수 있고, 질소 이온은 약 1 eV 내지 약 10 eV의 에너지로 주입될 수 있다. 주입(220)의 실리콘 이온 및 질소 이온 주입은 임의의 순서로 또는 동시에 수행될 수 있다. 도펀트 주입(220)은 약 50℃ 내지 약 500℃의 온도 및 약 1 x 10-9 Torr 내지 약 1 x 10-5 Torr의 압력에서 수행될 수 있다. 제2 p-마스킹층(208)은 약 1 x 1015 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 실리콘 농도 및 약 1 x 1015 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 질소 농도를 가질 수 있다.
대안적으로, 제2 p-마스킹층(208)은 실리콘 게르마늄의 도펀트 주입(220)을 이용하여 형성되고, 이에 의해 실리콘 이온 및 게르마늄 이온이 제1 p-마스킹층(204)의 상단 표면으로 고 에너지로 지향된다. 예를 들어, 실리콘 이온은 약 1 eV 내지 약 10 eV의 에너지로 주입될 수 있고, 게르마늄 이온은 약 1 eV 내지 약 10 eV의 에너지로 주입될 수 있다. 실리콘 이온 및 게르마늄 이온 주입은 임의의 순서로 또는 동시에 수행될 수 있다. 도펀트 주입(220)은 약 50℃ 내지 약 500℃의 온도 및 약 1 x 10-9 Torr 내지 약 1 x 10-5 Torr의 압력에서 수행될 수 있다. 제2 p-마스킹층(208)은 약 1 x 1017 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 실리콘 농도 및 약 1 x 1017 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 게르마늄 농도를 가질 수 있다.
다른 실시예에서, 제2 p-마스킹층(208)은 게르마늄 도펀트 주입(220)을 이용하여 형성되고, 이에 의해 게르마늄 이온만이 제1 p-마스킹층(204)의 상단 표면으로 고 에너지로 지향된다. 예를 들어, 게르마늄 이온은 약 1 eV 내지 약 10 eV의 에너지로 주입될 수 있다. 도펀트 주입(220)은 약 50℃ 내지 약 500℃의 온도 및 약 1 x 10-9 Torr 내지 약 1 x 10-6 Torr의 압력에서 수행될 수 있다. 제2 p-마스킹층(208)은 약 1 x 1017 atoms/cm3 내지 약 1 x 1022 atoms/cm3의 게르마늄 농도를 가질 수 있다.
도 32a-32b에서, 다층 p-마스킹층(200)은 도 14a-14b와 관련하여 전술한 바와 같이 n-형 영역(50N)으로부터 제거된다. 도 33a-33c에서, 소스/드레인 에피택시 영역(92)은 n-형 영역(50N) 위에 형성되고, 노듈(92N)은 도 15a-15c와 관련하여 전술한 바와 같이 p-형 영역(50P)에서 다층 p-마스킹층(200) 위에 형성된다. 도 34a-34c에서, 다층 p-마스킹층(200) 및 노듈(92N)은 p-형 영역(50P)으로부터 제거되고, 제1 n-마스킹층(304)(예를 들어, 알루미늄 산화물)은 도 16a-16c와 관련하여 전술한 바와 같이 n-형 영역(50N) 및 p-형 영역(50P)의 구조체 위에 형성된다.
제1 n-마스킹층(304)의 형성 후에, 제1 n-마스킹층(304)은 실질적으로 매끄러운 노출 표면을 가질 수 있고, 실질적으로 또는 전체적으로 비정질일 수 있다. 예를 들어, 일부 실시예에서, 제1 p-마스킹층(304)은 약 1.2 g/cm3 내지 약 4 g/cm3의 밀도로 약 0.5 nm 내지 약 10 nm의 두께(T4)(도 35d-35e 참조)로 퇴적될 수 있고, 표면 거칠기가 약 0.5 nm 내지 약 5 nm일 수 있다.
도 35a-35e에서, 제2 n-마스킹층(308)은, 도 31a-31d와 관련하여 제2 p-마스킹층(208)에 대해 위에서 논의된 것과 동일한 방법 및 물질 그리고 동일한 사양 중 임의의 것(예를 들어, 처리(210) 또는 도펀트 주입(220))을 이용하여 제1 n-마스킹층(304)을 개질함으로써 형성될 수 있다.
예를 들어, 구체적으로 도 35a-35d를 참조하면, 일부 실시예에 따르면, 제2 n-마스킹층(308)은 제1 n-마스킹층(304) 상에 전술한 바와 같은 처리(310), 예를 들어 이온 처리(예를 들어, 플라즈마 처리) 또는 침지 처리 등을 이용하여 형성될 수 있다. 위에서 추가로 논의된 바와 같이, 플라즈마 이온 또는 전구체 가스는 제1 n-마스킹층(304) 내로 확산되고 반응하여, 그 결과 도 35d에 도시된 바와 같이 불순물(312)의 농도 구배를 초래할 수 있다.
대안적으로, 도 35a-35c 및 35e에 도시된 바와 같이, 제2 n-마스킹층(308)은 제1 n-마스킹층(304) 상에 도펀트 주입(320)을 이용하여 형성될 수 있다. 위에서 추가로 논의된 바와 같이, 도펀트(322)는 제1 n-마스킹층(304)으로 고에너지로 지향되어, 도 35e에 도시된 바와 같이 실질적으로 일정한 농도의 도펀트(322)가 생성된다.
도 36a-36c에서, 다층 n-마스킹층(300)은 도 18a-18c와 관련하여 전술한 바와 같이 p-형 영역(50P)으로부터 제거된다. 도 37a-37c에서, 소스/드레인 에피택시 영역(92)은 p-형 영역(50P) 위에 형성되고, 노듈(92N)은 도 19a-19c와 관련하여 전술한 바와 같이 n-형 영역(50N)의 다층 n-마스킹층(300) 위에 형성된다. 또한, 다층 n-마스킹층(300) 및 노듈(92N)은 위에서 설명되고 도 20a-20d와 관련하여 도시된 바와 같이 n-형 영역(50N)으로부터 제거된다. 반도체 디바이스의 추가 제조는 위에서 설명되고 도 21a-28c와 관련하여 도시된 바와 같이 진행될 수 있다.
다층 p-마스킹층(200)을 형성하기 위해 전술한 임의의 공정이 다층 n-마스킹층(300)을 형성하는 데 이용될 수 있음에 유의한다. 다층 n-마스킹층(300)을 형성하는 공정은 다층 p-마스킹층(200)을 형성하는 데 이용되는 공정과 동일하거나 유사할 수 있고, 또는 공정이 서로 다를 수 있다. 또한, 통상의 기술자는, 다층 p-마스킹층(200)(및 n-형 영역(50N)의 에피택시 소스/드레인 영역(92))을 형성하는 단계 전에 다층 n-마스킹층(300)(및 p-형 영역(50P) 내의 에피택시 소스/드레인 영역(92))이 형성될 수 있음을 이해할 것이다.
전술한 바와 같이, 다층 p-마스킹층(200)은, 제1 p-마스킹층(204)(예를 들어, ALD 또는 CVD 공정) 및 제2 p-마스킹층(208)(예를 들어, CVD 또는 라미네이션 공정)에 대해 별개의(distinct) 퇴적 단계를 이용하여 형성될 수 있다. 대안적으로, 다층 p-마스킹층(200)은, 제1 p-마스킹층(204)을 먼저 형성한 다음, 예를 들어 처리(예를 들어, 플라즈마 처리 또는 침지 처리) 또는 도펀트 주입을 이용하여 제1 p-마스킹층(204)의 상부 부분을 개질함으로써 형성될 수 있다. 또한, 다층 n-마스킹층(300)은 이들 방법 중 임의의 유사한 버전에 의해 형성될 수 있으며, 다층 p-마스킹층(200)을 형성하기 위한 방법과 동일한 방법 또는 상이한 방법을 이용할 수 있다.
예를 들어, 일부 실시예에 따르면, 다층 p-마스킹층(200)은 제1 p-마스킹층(204) 및 제2 p-마스킹층(208)에 대한 별개의 퇴적 단계로 형성될 수 있는 반면, 다층 n-마스킹층(300)은 제1 n-마스킹층(304)을 엑스시츄 도핑함으로써 형성될 수 있다. 다른 실시예에서, 다층 p-마스킹층(200)은 제1 p-마스킹층(204)을 엑스시츄 도핑하여 형성될 수 있는 반면, 다층 n-마스킹층(300)은 제1 n-마스킹층(304) 및 제2 n-마스킹층(308)에 대한 별개의 퇴적 단계로 형성될 수 있다.
실시예는 이점을 얻을 수 있다. 예를 들어, 본 명세서에 개시된 실시예는 에피택시 소스/드레인 영역(92)의 형성에서 수율 및 효율성을 개선한다. 특히, 금속 산화물을 포함하는 제1 마스킹층(예를 들어, 제1 p-마스킹층(204) 및 제1 n-마스킹층(304))을 형성하는 것은, 기술이 발전함에 따라 점점 작아지는 임계 치수에 걸쳐 완전한 보호층을 형성하는 더 박형의 마스킹층을 허용한다. 또한, 제1 마스킹층 위에 제2 마스킹층(예를 들어, 제2 p-마스킹층(208) 및 제2 n-마스킹층(308))을 형성하는 것 - 여기서 제2 마스킹층은 전술한 바와 같은 유전체 및/또는 특정 반도체 물질을 이용한 처리 또는 퇴적으로 형성됨 - 은 추가적인 이점을 달성한다. 첫째, 제2 마스킹층을 형성하는 것은 상태 이점(state benefit)을 달성하기 위해 제1 마스킹층의 매끄러운 노출 표면을 특정 화학적 조성물을 갖는 거친 노출 표면으로 변환시킨다. 다층 p-마스킹층(200) 및 다층 n-마스킹층(300)의 결과적으로 노출된 표면은, 제1 p-마스킹층(204) 및 제1 n-마스킹층(304)의 표면만을 갖는 각각의 경우에 비해 에피택시 소스/드레인 영역(92)의 형성 동안 에피택시 성장을 위한 더 낮은 선택성을 갖는다. 둘째, 에피택시 성장을 위한 더 낮은 선택성은, 에피택시 성장과 함께 수행될 수 있는 에피택시 에칭 단계의 수 및/또는 지속 시간을 최소화함으로써 임계 치수 제어를 향상시킨다. 셋째, 다층 마스킹층에 대한 감소된 에피택시 성장은, 마스킹층 위에 배치된 에피택시 물질의 큰 노듈(92N) 또는 에피택시 물질의 많은 수의 노듈(92N)에 의해 방해받지 않고 (예를 들어, 등방성 습식 에칭에 의해) 보다 쉽게 제거될 수 있는 다층 마스킹층을 초래한다.
일 실시예에서, 방법은, 기판 위에 반도체층을 형성하는 단계; 제1 리세스 및 제2 리세스를 형성하기 위해 반도체층의 일부를 에칭하는 단계; 반도체층 위에 제1-형 마스킹층을 형성하는 단계 - 제1-형 마스킹층을 형성하는 단계는, 반도체층 위에 제1 마스킹층을 형성하는 단계; 및 제2 마스킹층을 형성하는 단계를 포함하고, 제2 마스킹층을 형성하는 단계 후에, 제2 마스킹층은 제1 마스킹층의 일부 위에 위치하게 됨 -; 반도체층을 노출시키기 위해 제1-형 마스킹층을 에칭하는 단계; 1 리세스에 제1 반도체 물질을 형성하는 단계; 및 제1-형 마스킹층을 제거하는 단계를 포함한다. 다른 일 실시예에서, 마스킹층은 알루미늄 산화물을 포함한다. 다른 일 실시예에서, 제2 마스킹층을 형성하는 단계는 제1 마스킹층 위에 새로운 물질층을 퇴적하는 단계를 포함한다. 다른 일 실시예에서, 제2 마스킹층을 형성하는 단계는, 제1 마스킹층의 상부 부분을 제2 마스킹층으로 변환하기 위해 제1 화학 물질을 사용해 제1 마스킹층을 개질(modify)하는 단계를 포함한다. 다른 일 실시예에서, 제1 마스킹층을 개질하는 단계 후에, 제2 마스킹층은 제1 화학 물질의 원소의 농도 구배를 포함한다. 다른 일 실시예에서, 제1 마스킹층을 개질하는 단계 후에, 제2 마스킹층의 전체 두께는 제1 화학 물질의 원소의 동일한 농도를 포함한다. 다른 일 실시예에서, 방법은, 반도체층 위에 제2-형 마스킹층을 형성하는 단계; 반도체층을 노출시키도록 제2-형 마스킹층을 에칭하는 단계; 및 제2 리세스에 제2 반도체 물질을 형성하는 단계를 더 포함한다. 다른 일 실시예에서, 제1 마스킹층을 형성하는 단계는 원자층 퇴적에 의해 제1 마스킹층을 퇴적하는 단계를 포함한다. 다른 일 실시예에서, 제2 마스킹층을 형성하는 단계는 제1 마스킹층에 대해 도펀트 주입을 수행하는 단계를 포함한다.
일 실시예에서, 방법은, 제1 기판 위에 반도체층을 형성하는 단계; 제1 영역에 제1 리세스를 형성하고 제2 영역에 제2 리세스를 형성하기 위해 반도체층을 에칭하는 단계; 제1 영역 및 제2 영역 위에 제1 마스킹층의 제1 부분을 퇴적하는 단계; 제1 마스킹층의 제1 부분 위에 제2 마스킹층을 형성하는 단계; 제2 영역으로부터 제1 마스킹층 및 제2 마스킹층을 제거하는 단계; 제2 리세스에 제1 에피택시 소스/드레인 영역을 형성하는 단계; 제1 마스킹층의 나머지 부분 및 제2 마스킹층의 나머지 부분을 제거하는 단계; 제1 영역 및 제2 영역 위에 제3 마스킹층의 제1 부분을 퇴적하는 단계; 제3 마스킹층의 제1 부분 위에 제4 마스킹층을 형성하는 단계; 제1 영역으로부터 제3 마스킹층 및 제4 마스킹층을 제거하는 단계; 제1 리세스에 제2 에피택시 소스/드레인 영역을 형성하는 단계; 제3 마스킹층의 나머지 부분 및 제4 마스킹층의 나머지 부분을 제거하는 단계; 및 반도체층 위에 게이트 구조체를 형성하는 단계를 포함한다. 다른 일 실시예에서, 방법은, 제1 마스킹층의 제1 부분 위에 제1 마스킹층의 제2 부분을 형성하는 단계를 더 포함하고, 제2 마스킹층을 형성하는 단계는 제1 마스킹층의 제2 부분을 제2 마스킹으로 변환하는 단계를 포함한다. 다른 일 실시예에서, 제1 마스킹층의 제2 부분을 제2 마스킹층으로 변환하는 단계 후에, 제2 마스킹층은 불순물의 선형 농도 구배를 포함한다. 다른 일 실시예에서, 제1 마스킹층의 제2 부분을 제2 마스킹층으로 변환하는 단계 후에, 제2 마스킹층은 전체에 걸쳐 동일한 농도를 포함한다. 다른 일 실시예에서, 제1 마스킹층은 금속 산화물을 포함하고, 제2 마스킹층은 실리콘, 게르마늄, 및 질소, 중 하나 이상을 포함한다.
일 실시예에서, 방법은, 기판 위에 제1 마스킹층을 퇴적하는 단계 - 제1 마스킹층은 제1 두께를 가짐 -; 제1 마스킹층 위에 제2 마스킹층을 형성하는 단계 - 제2 마스킹층을 형성하는 단계 후에, 제1 마스킹층은 제1 두께와는 상이한 제2 두께를 가지며, 제2 마스킹층은 제3 두께를 가짐 -; 기판의 일부를 노출시키기 위해 제1 마스킹층 및 제2 마스킹층을 에칭하는 단계; 제2 마스킹층 위에 제1 반도체 물질을 성장시키고, 기판의 일부 위에 제2 반도체 물질을 성장시키는 단계; 및 제1 마스킹층 및 제2 마스킹층을 에칭하여 제거하는 단계를 포함한다. 다른 일 실시예에서, 제1 반도체 물질은 불연속적인 노듈을 포함하고, 제2 반도체 물질은 연속적이다. 다른 일 실시예에서, 제2 두께와 제3 두께의 합은 제1 두께보다 크다. 다른 일 실시예에서, 제2 두께와 제3 두께의 합은 제1 두께와 대략 동일하다. 다른 일 실시예에서, 제2 마스킹층을 형성하는 단계는 제1 마스킹층의 상부 부분을 처리하는 단계를 포함한다. 다른 일 실시예에서, 제2 마스킹층을 형성하는 단계는 제1 마스킹층의 노출된 상부 표면에 작용기(functional group)를 부착하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
[부기]
1. 방법에 있어서,
기판 위에 반도체층을 형성하는 단계;
제1 리세스 및 제2 리세스를 형성하기 위해 상기 반도체층의 일부를 에칭하는 단계;
상기 반도체층 위에 제1-형 마스킹층을 형성하는 단계 - 상기 제1-형 마스킹층을 형성하는 단계는,
상기 반도체층 위에 제1 마스킹층을 형성하는 단계; 및
제2 마스킹층을 형성하는 단계를 포함하고, 상기 제2 마스킹층을 형성하는 단계 후에, 상기 제2 마스킹층은 상기 제1 마스킹층의 일부 위에 위치하게 됨 - ;
상기 반도체층을 노출시키기 위해 상기 제1-형 마스킹층을 에칭하는 단계;
상기 제1 리세스에 제1 반도체 물질을 형성하는 단계; 및
상기 제1-형 마스킹층을 제거하는 단계
를 포함하는 방법.
2. 제1항에 있어서, 상기 제1 마스킹층은 알루미늄 산화물을 포함하는 것인, 방법.
3. 제1항에 있어서, 상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층 위에 새로운 물질층을 퇴적하는 단계를 포함하는 것인, 방법.
4. 제1항에 있어서, 상기 제2 마스킹층을 형성하는 단계는, 상기 제1 마스킹층의 상부 부분을 상기 제2 마스킹층으로 변환하기 위해 제1 화학 물질을 사용해 상기 제1 마스킹층을 개질(modify)하는 단계를 포함하는 것인, 방법.
5. 제4항에 있어서, 상기 제1 마스킹층을 개질하는 단계 후에, 상기 제2 마스킹층은 상기 제1 화학 물질의 원소의 농도 구배를 포함하는 것인, 방법.
6. 제4항에 있어서, 상기 제1 마스킹층을 개질하는 단계 후에, 상기 제2 마스킹층의 전체 두께는 상기 제1 화학 물질의 원소의 동일한 농도를 포함하는 것인, 방법.
7. 제1항에 있어서,
상기 반도체층 위에 제2-형 마스킹층을 형성하는 단계;
상기 반도체층을 노출시키기 위해 상기 제2-형 마스킹층을 에칭하는 단계; 및
상기 제2 리세스에 제2 반도체 물질을 형성하는 단계를 더 포함하는 방법.
8. 제1항에 있어서, 상기 제1 마스킹층을 형성하는 단계는 원자층 퇴적에 의해 상기 제1 마스킹층을 퇴적하는 단계를 포함하는 것인, 방법.
9. 제1항에 있어서, 상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층에 대해 도펀트 주입을 수행하는 단계를 포함하는 것인, 방법.
10. 방법에 있어서,
제1 기판 위에 반도체층을 형성하는 단계;
제1 영역에 제1 리세스를 형성하고 제2 영역에 제2 리세스를 형성하기 위해 상기 반도체층을 에칭하는 단계;
상기 제1 영역 및 상기 제2 영역 위에 제1 마스킹층의 제1 부분을 퇴적하는 단계;
상기 제1 마스킹층의 상기 제1 부분 위에 제2 마스킹층을 형성하는 단계;
상기 제2 영역으로부터 상기 제1 마스킹층 및 상기 제2 마스킹층을 제거하는 단계;
상기 제2 리세스에 제1 에피택시 소스/드레인 영역을 형성하는 단계;
상기 제1 마스킹층의 나머지 부분 및 상기 제2 마스킹층의 나머지 부분을 제거하는 단계;
상기 제1 영역 및 상기 제2 영역 위에 제3 마스킹층의 제1 부분을 퇴적하는 단계;
상기 제3 마스킹층의 상기 제1 부분 위에 제4 마스킹층을 형성하는 단계;
상기 제1 영역으로부터 상기 제3 마스킹층 및 상기 제4 마스킹층을 제거하는 단계;
상기 제1 리세스에 제2 에피택시 소스/드레인 영역을 형성하는 단계;
상기 제3 마스킹층의 나머지 부분 및 상기 제4 마스킹층의 나머지 부분을 제거하는 단계; 및
상기 반도체층 위에 게이트 구조체를 형성하는 단계
를 포함하는 방법.
11. 제10항에 있어서, 상기 제1 마스킹층의 상기 제1 부분 위에 상기 제1 마스킹층의 제2 부분을 형성하는 단계를 더 포함하고,
상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층의 상기 제2 부분을 상기 제2 마스킹으로 변환하는 단계를 포함하는 것인, 방법.
12. 제11항에 있어서, 상기 제1 마스킹층의 상기 제2 부분을 상기 제2 마스킹층으로 변환하는 단계 후에, 상기 제2 마스킹층은 불순물의 선형 농도 구배를 포함하는 것인, 방법.
13. 제11항에 있어서, 상기 제1 마스킹층의 상기 제2 부분을 상기 제2 마스킹층으로 변환하는 단계 후에, 상기 제2 마스킹층은 전체에 걸쳐 동일한 농도를 포함하는 것인, 방법.
14. 제10항에 있어서, 상기 제1 마스킹층은 금속 산화물을 포함하고, 상기 제2 마스킹층은 실리콘, 게르마늄, 및 질소, 중 하나 이상을 포함하는 것인, 방법.
15. 방법에 있어서,
기판 위에 제1 마스킹층을 퇴적하는 단계 - 상기 제1 마스킹층은 제1 두께를 가짐 -;
상기 제1 마스킹층 위에 제2 마스킹층을 형성하는 단계 - 상기 제2 마스킹층을 형성하는 단계 후에, 상기 제1 마스킹층은 상기 제1 두께와는 상이한 제2 두께를 가지며, 상기 제2 마스킹층은 제3 두께를 가짐 -;
상기 기판의 일부를 노출시키기 위해 상기 제1 마스킹층 및 상기 제2 마스킹층을 에칭하는 단계;
상기 제2 마스킹층 위에 제1 반도체 물질을 그리고 상기 기판의 상기 일부 위에 제2 반도체 물질을 성장시키는 단계; 및
상기 제1 마스킹층 및 상기 제2 마스킹층을 에칭하여 제거하는 단계
를 포함하는 방법.
16. 제15항에 있어서, 상기 제1 반도체 물질은 불연속적인 노듈을 포함하고, 상기 제2 반도체 물질은 연속적인 것인, 방법.
17. 제15항에 있어서, 상기 제2 두께와 상기 제3 두께의 합은 상기 제1 두께보다 큰 것인, 방법.
18. 제15항에 있어서, 상기 제2 두께와 상기 제3 두께의 합은 상기 제1 두께와 대략 동일한 것인, 방법.
19. 제15항에 있어서, 상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층의 상부 부분을 처리하는 단계를 포함하는 것인, 방법.
20. 제15항에 있어서, 상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층의 노출된 상부 표면에 작용기(functional group)를 부착하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    기판 위에 반도체층을 형성하는 단계;
    제1 리세스 및 제2 리세스를 형성하기 위해 상기 반도체층의 일부를 에칭하는 단계;
    상기 반도체층 위에 제1-형(first-type) 마스킹층을 형성하는 단계 - 상기 제1-형 마스킹층을 형성하는 단계는,
    상기 반도체층 위에 제1 마스킹층을 형성하는 단계; 및
    제2 마스킹층을 형성하는 단계를 포함하고, 상기 제2 마스킹층을 형성하는 단계 후에, 상기 제2 마스킹층은 상기 제1 마스킹층의 일부 위에 위치하게 됨 - ;
    상기 반도체층을 노출시키기 위해 상기 제1-형 마스킹층을 에칭하는 단계;
    상기 제1 리세스에 제1 반도체 물질을 형성하는 단계; 및
    상기 제1-형 마스킹층을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층 위에 새로운 물질층을 퇴적하는 단계를 포함하는 것인, 방법.
  3. 제1항에 있어서, 상기 제2 마스킹층을 형성하는 단계는, 상기 제1 마스킹층의 상부 부분을 상기 제2 마스킹층으로 변환하기 위해 제1 화학 물질을 사용해 상기 제1 마스킹층을 개질(modify)하는 단계를 포함하는 것인, 방법.
  4. 제3항에 있어서, 상기 제1 마스킹층을 개질하는 단계 후에, 상기 제2 마스킹층은 상기 제1 화학 물질의 원소의 농도 구배를 포함하는 것인, 방법.
  5. 제3항에 있어서, 상기 제1 마스킹층을 개질하는 단계 후에, 상기 제2 마스킹층의 전체 두께는 상기 제1 화학 물질의 원소의 동일한 농도를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 반도체층 위에 제2-형 마스킹층을 형성하는 단계;
    상기 반도체층을 노출시키기 위해 상기 제2-형 마스킹층을 에칭하는 단계; 및
    상기 제2 리세스에 제2 반도체 물질을 형성하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서, 상기 제1 마스킹층을 형성하는 단계는 원자층 퇴적에 의해 상기 제1 마스킹층을 퇴적하는 단계를 포함하는 것인, 방법.
  8. 제1항에 있어서, 상기 제2 마스킹층을 형성하는 단계는 상기 제1 마스킹층에 대해 도펀트 주입을 수행하는 단계를 포함하는 것인, 방법.
  9. 방법에 있어서,
    제1 기판 위에 반도체층을 형성하는 단계;
    제1 영역에 제1 리세스를 형성하고 제2 영역에 제2 리세스를 형성하기 위해 상기 반도체층을 에칭하는 단계;
    상기 제1 영역 및 상기 제2 영역 위에 제1 마스킹층의 제1 부분을 퇴적하는 단계;
    상기 제1 마스킹층의 상기 제1 부분 위에 제2 마스킹층을 형성하는 단계;
    상기 제2 영역으로부터 상기 제1 마스킹층 및 상기 제2 마스킹층을 제거하는 단계;
    상기 제2 리세스에 제1 에피택시 소스/드레인 영역을 형성하는 단계;
    상기 제1 마스킹층의 나머지 부분 및 상기 제2 마스킹층의 나머지 부분을 제거하는 단계;
    상기 제1 영역 및 상기 제2 영역 위에 제3 마스킹층의 제1 부분을 퇴적하는 단계;
    상기 제3 마스킹층의 상기 제1 부분 위에 제4 마스킹층을 형성하는 단계;
    상기 제1 영역으로부터 상기 제3 마스킹층 및 상기 제4 마스킹층을 제거하는 단계;
    상기 제1 리세스에 제2 에피택시 소스/드레인 영역을 형성하는 단계;
    상기 제3 마스킹층의 나머지 부분 및 상기 제4 마스킹층의 나머지 부분을 제거하는 단계; 및
    상기 반도체층 위에 게이트 구조체를 형성하는 단계
    를 포함하는 방법.
  10. 방법에 있어서,
    기판 위에 제1 마스킹층을 퇴적하는 단계 - 상기 제1 마스킹층은 제1 두께를 가짐 -;
    상기 제1 마스킹층 위에 제2 마스킹층을 형성하는 단계 - 상기 제2 마스킹층을 형성하는 단계 후에, 상기 제1 마스킹층은 상기 제1 두께와는 상이한 제2 두께를 가지며, 상기 제2 마스킹층은 제3 두께를 가짐 -;
    상기 기판의 일부를 노출시키기 위해 상기 제1 마스킹층 및 상기 제2 마스킹층을 에칭하는 단계;
    상기 제2 마스킹층 위에 제1 반도체 물질을 그리고 상기 기판의 상기 일부 위에 제2 반도체 물질을 성장시키는 단계; 및
    상기 제1 마스킹층 및 상기 제2 마스킹층을 에칭하여 제거하는 단계
    를 포함하는 방법.
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