KR101881181B1 - 탄탈륨의 이온 유도 원자층 증착 - Google Patents

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Abstract

웨이퍼 기판 상에 탄탈륨층을 성막하는 시스템, 방법 및 장치가 개시된다. 일 양태에 있어서, 탄탈륨층은 탄탈륨 전구체를 사용한 이온 유도 원자층 증착을 사용하여 웨이퍼 기판의 표면 상에 성막될 수 있다. 탄탈륨층 상에 구리층이 성막될 수 있다.

Description

탄탈륨의 이온 유도 원자층 증착{ION-INDUCED ATOMIC LAYER DEPOSITION OF TANTALUM}
관련 출원들의 상호 참조
본 출원은 35 U.S.C. § 119(e) 하에서 2010년 11월 4일에 출원된 미국 가특허출원 제 61/410,285 호, 2011년 2월 1일에 출원된 미국 가특허출원 제 61/438,497 호, 및 2011년 2월 2일에 출원된 미국 가특허출원 제 61/438,914 호에 대한 이익을 주장한다.
집적 회로 제조에서, 금속 라인들은 종종 유전체층들과 접촉한다. 예를 들어, 유전체층 내에 트렌치가 형성된 후 트렌치 내부에 금속이 성막되어 금속 라인을 형성할 수 있다. 이러한 금속 라인들을 형성하기 위해 저저항을 갖는 구리를 사용하는 것이 바람직할 수 있다. 그러나, 구리는 유전체층 내에서의 확산도로 인하여, 유전체층들과 직접 접촉하지 않아야 한다. 이에 따라, 유전체층과 구리를 이격시키기 위해 구리를 성막하기 전에 유전체층 상에 배리어층이 성막될 수 있다. 통상적으로 사용되는 금속 배리어층은 탄탈륨 질화물 (TaN) 이다. 탄탈륨 (Ta) 이 통상 탄탈륨 질화물의 금속 배리어층 상에 성막되어 구리의 접착성을 개선한다. 전기 라인 저항이 감소될 수 있도록 트렌치 내의 구리의 양을 최대화하기 위해, TaN 및 Ta 층들은 박형이고 컨포멀일 수 있다. 일부 경우들에 있어서, 금속 배리어층으로서 탄탈륨이 단독으로 사용될 수도 있다.
탄탈륨층을 형성하는 방법들, 장치들 및 시스템들이 제공된다. 다양한 구현들에 따라, 방법들은 이온 유도 원자층 증착 프로세스를 사용하여 웨이퍼 기판의 표면 상에 탄탈륨층을 성막하는 단계를 수반한다.
일 구현에 따라, 방법은 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 웨이퍼 기판의 표면 상에 탄탈륨층을 성막하는 단계를 포함한다. 일부 구현들에 있어서, 구리는 물리적 기상 증착 프로세스에 의해 탄탈륨층 상에 성막될 수 있다. 일부 구현들에 있어서, 탄탈륨층을 성막하기 전에, 제 1 플라즈마 보조 증착 프로세스보다 웨이퍼 기판에서 실질적으로 적은 손상을 발생하도록 구성된 프로세스를 사용하여, 웨이퍼 기판의 표면 상에 보호층이 성막될 수 있다. 보호층은 두께가 약 100 Å 미만일 수 있다.
다른 구현에 따라, 장치는 프로세스 챔버 및 제어기를 포함한다. 제어기는 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 웨이퍼 기판의 표면 상에 탄탈륨층을 성막하는 동작을 포함하는 프로세스를 수행하기 위한 프로그램 인스트럭션들을 포함한다.
다른 구현에 따라, 비일시적 컴퓨터 머신 판독가능 매체는 성막 장치의 제어를 위한 프로그램 인스트럭션들을 포함한다. 프로그램 인스트럭션들은 탄탈륨 전구체를 사용한 이온 유도 원자층 증착을 사용하여 웨이퍼 기판의 표면 상에 탄탈륨층을 성막하는 코드를 포함한다.
본 명세서에 기재된 청구물의 구현들에 대한 이러한 양태들 및 다른 양태들이 첨부 도면들 및 하기의 설명에서 설명된다.
도 1은 금속 라인을 형성하는 방법의 일 플로우 다이어그램의 일 예를 나타낸다.
도 2는 금속 라인을 형성하는 방법의 일 플로우 다이어그램의 일 예를 나타낸다.
도 3은 이온 유도 원자층 증착 (iALD) 프로세스들에 적합한 시스템의 개략적인 다이어그램의 일 예를 나타낸다.
다음의 설명에 있어서, 많은 특정 상세들이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세들 없이도 대안의 엘리먼트들 또는 프로세스들을 사용하여 개시된 구현들이 실시될 수 있음이 당업자에게 자명할 것이다. 다른 예시들에 있어서, 주지된 프로세스들, 절차들 및 컴포넌트들은 개시된 구현들의 양태들을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않는다.
본 출원에 있어서, 용어 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로" 는 같은 의미로 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로" 가 상부에서의 집적 회로 제조의 많은 스테이지들 중 임의의 스테이지 동안의 실리콘 웨이퍼를 지칭할 수 있음을 이해하게 된다. 다음의 상세한 설명은 개시된 구현들이 웨이퍼 상에서 구현된다고 가정한다. 그러나, 개시된 구현들이 그렇게 제한되지는 않는다. 워크피스는 다양한 형상들, 사이즈들 및 재료들일 수도 있다. 반도체 웨이퍼들 이외에도, 개시된 구현들을 이용할 수 있는 다른 워크피스들이 다양한 물품들, 예컨대 인쇄 회로 보드 등을 포함한다.
탄탈륨 (Ta) 을 성막하는 프로세스들은 이온화된 물리적 기상 증착 (iPVD) 프로세스들을 포함한다. 그러나, 집적 회로 디바이스들의 피쳐들이 더 작아짐에 따라 (예를 들어, 약 3 나노미터 (㎚) 이하), 탄탈륨을 성막하는 iPVD 프로세스들은 iPVD 프로세스들의 본질적인 지향 성질에 기인하여 균일한 두께를 갖는 Ta 층들을 형성하는 것이 가능하지 않을 수도 있다. 또한, Ta 층 불균일성들이 그 Ta 층 두께를 더욱 감소시키는 것을 어렵게 할 수도 있다. iPVD 에 의해 성막된 Ta 층이 충분히 두껍다면, 전기 라인 저항은 증가할 수 있으며, Ta 층 상에 구리를 성막하는 것에 의한 문제들 (예를 들어, 핀치 오프 및/또는 포스트 플레이팅 보이드들과 같은 결함들) 이 있을 수도 있다. iPVD 에 의해 성막된 Ta 층이 충분히 두껍지 않다면, 구리 접착성 부족이 집적 회로 디바이스의 불량을 야기할 수 도 있다.
부가적으로, 물리적 기상 증착 (PVD) 프로세스들에 의해 성막된 구리는, 구리 성막 프로세스 동안 웨이퍼가 약 100 내지 300 ℃로 가열될 때 PVD 또는 iPVD 프로세스들에 의해 형성된 Ta 층들 상에서 응집할 수도 있다는 것이 출원인들에 의해 관찰되었다. 이는 구리 내에 원치 않는 오버행들 및 보이드들을 유발할 수 있다.
본 명세서에서는 웨이퍼 기판 상에 Ta 층들을 형성하는 프로세스들이 개시된다. 개시된 프로세스들은 특히 컨포멀 Ta 층들을 성막하는데 적용가능하다. 일부 구현들에 있어서, Ta 층들은 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 (iALD) 프로세스를 사용하여 형성된다. 또한, iALD에 의해 성막된 Ta 층들 상에 PVD 프로세스들에 의해 구리를 성막하는 프로세스들이 개시된다. PVD 에 의해 성막된 구리는 후속 전기도금을 위한 시드층을 형성할 수도 있다. 대안으로 또는 부가적으로, PVD에 의해 성막된 구리는 웨이퍼 기판 상의 탄탈륨 코팅된 피쳐들을 부분적으로 또는 전부 충진할 수도 있다.
일부 구현들에 있어서, 웨이퍼 기판 상의, 패터닝될 수 있는 노출된 유전체 재료 상에 보호층이 먼저 성막될 수도 있다. 그 후, 탄탈륨 및/또는 탄탈륨 질화물 (TaN) 이 iALD 프로세스를 사용하여 성막될 수 있다. 보호층은 iALD 프로세스에 의해 잠재적으로 야기되는 손상으로부터 유전체 재료를 보호할 수 있다. iALD 프로세스들은 다른 성막 방법들에 비해 고밀도를 갖는 Ta 및/또는 TaN 층을 형성할 수 있는 이점이 있을 수 있으며; 고밀도층은 개선된 배리어 특성들을 가질 수 있다. 또한, iALD 프로세스에 의해, 예를 들어 TaN 층 상에 성막된 후속 층들의 접착을 최적화하도록, TaN 층의 표면 특성들이 조정될 수 있다.
Ta 층은 탄탈륨 전구체를 사용하여 성막된다. 일부 구현들에 있어서, 탄탈륨 전구체는 상온 및 상압에서 액체 또는 고체일 수 있는 탄탈륨 할라이드계 전구체일 수 있다. 일부 구현들에 있어서, 탄탈륨 할라이드계 전구체는 탄탈륨 펜타클로라이드 또는 탄탈륨 펜타클로라이드 디에틸 설파이드 (TPDS) 일 수 있다. Ta 층들 또는 탄탈륨 풍부 TaN 층들이 구리의 접착력을 개선하기 위해 TaN 배리어층들 상에 성막될 수 있다. 탄탈륨 할라이드계 액체 또는 고체 전구체를 사용한 iALD 프로세스들은, 정확한 Ta 층 두께 제어, 컨포멀 스텝 커버리지를 갖는 Ta 층들, 우수한 배리어 성능을 갖는 Ta 층들 및 구리 시드층과의 우수한 접착 강도를 갖는 Ta 층들을 제공할 수 있다.
방법
개시된 구현들은 이온 유도 원자층 증착 (iALD) 프로세스를 사용하여 웨이퍼 기판 상에 탄탈륨 (Ta) 층을 형성하는 방법들을 포함한다. 일부 구현들에 있어서, Ta 층은 iALD 프로세스를 사용하여 웨이퍼 기판의 유전체층 상에 성막될 수 있다. 일부 구현들에 있어서, iALD 프로세스를 사용하여 Ta 층을 성막하기 전에, 웨이퍼 기판의 유전체층 상에 보호층이 형성될 수 있다. 일부 구현들에 있어서, 보호층은 웨이퍼 기판의 유전체층 상에 성막될 수도 있고, 배리어층이 iALD 프로세스를 사용하여 보호층 상에 형성될 수도 있으며, 그 후 Ta 층이 iALD 프로세스를 사용하여 배리어층 상에 성막될 수도 있다.
유전체층은 고-k 또는 저-k 유전체일 수 있다. 고-k 유전체들은, 예를 들어 지르코늄 산화물, 하프늄 산화물, 지르코늄 실리케이트 및 하프늄 실리케이트를 포함한다. 저-k 및 초저-k 유전체들은 탄소 도핑된 실리콘 산화물 (SiOC) 및 저밀도 SiOC계 화합물들을 포함한다. 이러한 유전체 재료들은 iALD 프로세스에 존재하는 이온들에 의한 충격에 의해 손상될 수 있다. 이러한 유전체 재료에 대한 손상은 그 전기적 특성들을 열화시킬 수 있기 때문에, 웨이퍼 기판 상의 유전체층들에 대한 손상을 회피하는 것이 중요할 수 있다. 백 엔드 금속화의 경우, 저-k 유전체에 대한 손상은 유전 상수가 캐패시턴스 증가를 야기시킬 수도 있어서, 증가된 저항-용량 (RC) 지연을 초래할 수도 있다. 프론트 엔드 금속화의 경우, 금속/유전체 계면에서의 고-k 유전체에 대한 손상이 금속 일함수가 시프트되게 할 수도 있어서 열화된 트랜지스터 성능을 초래할 수도 있다. 개시된 구현들의 보호층은 iALD 프로세스 동안 손상으로부터 유전체층을 보호하도록 작용할 수도 있다.
일반적으로, iALD 프로세스들은 다른 방법들에 의해 형성된 층들의 밀도에 비해 더 높은 밀도를 갖는 재료의 층들을 형성한다. 또한, iALD 프로세스들은 매우 컨포멀한 층들 및 이러한 층들의 정확한 두께 제어를 제공하는 것을 포함하는 추가 이점들을 갖는다. iALD 프로세스들은 미국특허 제 6,428,859 호, 제 6,416,822 호 및 제 7,871,678 호에 개시되어 있으며, 이들 모두는 본 명세서에서 참조로서 통합된다. 또한, iALD 프로세스들은 명칭이 "METHOD OF REDUCING PLASMA STABILIZATION TIME IN CYCLE DEPOSITION PROCESS" 이고 2006년 9월 12일에 출원된 미국특허출원 제 11/520,497호에 기재되어 있으며, 이는 본 명세서에서 참조로서 통합된다.
일부 구현들에 있어서, Ta 층은 금속 배리어층으로서 작용할 수도 있고 iALD 프로세스를 사용하여 유전체층 상에 직접 성막될 수도 있다. 이러한 구현들은 특히 메모리 디바이스들로서 사용하기 위한 집적 회로 디바이스들의 제조 프로세스들에 적절할 수도 있다.
도 1은 금속 라인을 형성하는 방법의 일 플로우 다이어그램의 일 예를 나타낸다. 방법 (200) 의 블록 (202) 에서, Ta 층이 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 웨이퍼 기판의 표면 상에 성막된다.
Ta 층을 성막하는 iALD 프로세스들의 일부 구현들에 있어서, 전구체 도즈가 프로세스 챔버에 먼저 유입된다. 전구체는 웨이퍼 기판 표면 상으로 화학적으로 흡착된다. 일부 구현들에 있어서, 전구체는 웨이퍼 기판 표면 상의 커버리지의 약 하나의 단층을 형성한다. 탄탈륨 성막을 위한 iALD 프로세스들에 사용된 전구체들의 예들이 하기에 주어진다. 초과 전구체 (즉, 웨이퍼 기판 표면 상에 흡착되지 않은 전구체) 가 프로세스 챔버로부터 퍼지된다. 일부 구현들에 있어서, 아르곤 및 수소 가스들의 혼합물이 프로세스 챔버로부터 초과 전구체를 퍼지하기 위해 사용될 수 있다. 그 후, RF 전력이 아르곤 이온들 및 수소 라디칼들을 형성하는, 아르곤 및 수소 가스들에 인가된다. iALD 프로세스들은 약 100 내지 700W RF 전력, 약 300W 초과 RF 전력, 약 350 내지 450W RF 전력 또는 약 450W RF 전력에 의해 발생된 플라즈마를 사용할 수 있다. 아르곤 이온들은 흡착된 탄탈륨 전구체와 수소 전구체 사이에서 화학적 반응을 유도하기 위해 에너지를 제공하여, 탄탈륨의 단층을 형성한다. 마지막으로, 임의의 화학적 부산물들을 제거하기 위해 챔버가 퍼지된다. 이러한 프로세스는 원하는 두께의 Ta층이 형성될 때까지 반복된다. 일부 구현들에 있어서, 성막된 Ta 층은 적어도 약 하나의 단층 두께, 약 3 내지 50 Å 두께, 약 5 내지 20 Å 두께, 또는 약 50 Å 미만의 두께일 수 있다. 표 1 및 표 2는 Ta 층을 성막하는 iALD 프로세스의 일부 구현들에 대한 프로세스 조건들 (즉, 프로세스의 각 단계에 대한 시간 및 연관된 RF 전력) 을 열거한다.
Figure 112013049251076-pct00001
[표 1] Ta 층을 성막하는 iALD 프로세스의 일부 구현들에 대한 대략적인 프로세스 조건 범위들
Figure 112013049251076-pct00002
[표 2] Ta 층을 성막하는 iALD 프로세스의 소정 구현들에 대한 대략적인 프로세스 조건들
본 명세서에 기재된 바와 같이, iALD 성막된 Ta 층은 탄탈륨 풍부 화합물, 예컨대 탄탈륨 풍부 탄탈륨 질화물 또는 탄탈륨 풍부 탄탈륨 탄화물 (TaC) 일 수 있음을 이해해야 한다. 탄탈륨 풍부 화합물은 탄탈륨의 화학양론적 양보다 큰 양을 가질 수 있거나 또는 탄탈륨 화합물 및 금속 탄탈륨의 혼합물을 포함할 수도 있다. 예를 들어, 탄탈륨 풍부 화합물은 슈퍼 화학양론적 탄탈륨 화합물 및/또는 탄탈륨 화합물 및 금속 탄탈륨의 혼합물일 수 있다. iALD 형성된 Ta 층들은 통상 순수 탄탈륨이 아니라, 탄탈륨 및 탄탈륨 탄화물의 조합이며, 여기서 탄소 조성은 탄탈륨 전구체 및 성막 조건들에 따라, 약 0 내지 40 원자% 일수 있다는 것을 유의해야 한다. 예를 들어, 일 실험에 있어서, XPS/AES 는 약 35 원자% 탄소 함유된 탄탈륨 펜타클로라이드 디에틸 설파이드 (TPDS) 를 사용하여 성막된 Ta 층을 분석한다. 일반적으로, 탄소가 없는 탄탈륨 전구체들은 상대적으로 적은 탄탈륨 탄화물을 갖는 Ta 층을 형성할 수 있지만, 일부 탄탈륨 탄화물이 여전히 존재할 수도 있다. 이는, 예를 들어 성막 챔버 내측의 탄소 잔류물에 기인할 수도 있다.
일부 구현들에 있어서, 탄탈륨 전구체는 탄탈륨 할라이드이다. 탄탈륨 할라이드는, 예를 들어 TaF5, TaCl5, TaBr5, TaI5 및 탄탈륨 펜타클로라이드 디에틸 설파이드 (TPDS) 를 포함한다. 다른 탄탈륨 할라이드는 탄탈륨 할라이드 알킬 설파이드, 탄탈륨 펜타클로라이드 디알킬 설파이드, 또는 탄탈륨 펜타할라이드 디에틸 설파이드를 포함한다. 일부 구현들에 있어서, 탄탈륨 할라이드는 상온 및 상압에서 액체이다. 예를 들어, TPDS는 상온 및 상압에서 액체이다. 물론, TaCl5와 같은 고체 전구체는 액체 전구체들과 마찬가지로 사용될 수 있다.
또한, 다른 탄탈륨 함유 전구체들이 Ta 층을 성막하기 위해 사용될 수 있다. 예를 들어, 일부 다른 구현들에 있어서, 탄탈륨 전구체는 터부틸이미도-트리스(디에틸아미노) 탄탈륨 (TBTDET) 이다. 또한, 구현들은 펜타키스(디메틸아미노) 탄탈륨 (PDMAT), t-부틸아미노-트리스(디에틸아미노) 탄탈륨 (TDBDET), 펜타키스(디에틸아미도) 탄탈륨 (PDEAT), 펜타키스(에틸메틸아미도) 탄탈륨 (PEMAT), 및 이미도트리스(디메틸아미도) 탄탈륨 (TAIMATA) 을 포함하는, 탄탈륨 전구체에 대해 다른 탄탈륨-아민 복합체를 사용한다.
도 1에 나타낸 방법 (200) 으로 돌아가서, 블록 (204) 에서, Ta 층을 성막한 후에, Ta 층 상에 구리가 성막된다. Ta 층 상에 성막된 구리는 웨이퍼 기판의 윤곽들을 따르도록 리플로우할 수 있다. 예를 들어, 웨이퍼 기판은 사이즈가 약 3 ㎚ 이하인 피쳐들을 포함할 수 있다. 사이즈가 약 3 ㎚ 이하인 피쳐들은, 예를 들어 약 3 ㎚ 이하의, 피쳐의 개구부와 같은 적어도 하나의 치수를 가질 수 있다. PVD에 의해 성막된 구리가 iALD에 의해 성막된 Ta 층과 통합될 때, 구리는, 특히 고온에서, 예를 들어 약 200 내지 300 ℃에서 적은 응집으로 또는 응집 없이 Ta 층 상에 성막될 수 있다. 종래에는 PVD 에 의한 구리의 성막이, 매우 저온에서, 예를 들어 약 네거티브 40 ℃(-40 ℃) 에서 수행됨을 주시한다.
일부 구현들에 있어서, 구리는 중공 캐소드 마그네트론 (HCM) 을 사용하여 PVD 에 의해 성막될 수 있다. 중공 캐소드 마그네트론은 약 0.5 내지 4 sccm (standard cubic centimeters per minute) 또는 약 1.5 내지 3 sccm 의 아르곤 플로잉을 가지고 약 50 내지 90 ㎾ (예를 들어, 약 70 ㎾) 의 DC 전력에 있을 수 있다. 일부 다른 구현들에 있어서, 다른 디바이스들이 PVD, 예컨대 캐소드 평면 마그네트론 또는 다른 마그네트론 스퍼터 증착 시스템에 의해 구리를 성막하기 위해 사용될 수 있다.
대조적으로, PVD에 의해 성막된 구리는, 웨이퍼가 약 100 내지 300 ℃로 가열될 때, PVD에 의해 성막된 Ta 층 상에서 응집하는 성향을 갖는다. 구리 응집은 하나 이상의 조건들에 의해, 가장 주목할만하게는, 예를 들어 웨이퍼 표면 피쳐 상에서 또는 내에서의 구리 풀링 (pooling) 또는 구리 두께 증가들의 국부적 영역들에 의해 나타날 수 있다. 응집은 피쳐 측벽 상의 거친 막 몰폴로지 뿐만 아니라 피쳐 초입 근방의 핀치 오프 및/또는 오버행을 생성할 수도 있다. 구리 응집들의 사이즈는 구리를 성막하기 위해 사용된 프로세스 조건들 및 피쳐 형상 및 사이즈에 의존할 수 있다. 일반적으로, 응집은 피쳐의 측벽들 또는 다른 컴포넌트들에 비해 상대적으로 작아지게 된다.
또한, PVD에 의해 성막된 Ta 층 상에 성막된 구리는, 구리가 고 이온 에너지로 성막될 때, 디바이스 피쳐들의 윤곽을 따르도록 리플로우할 수 있지만, 고 이온 에너지가 Ta 층을 손상시킬 수도 있다.
일부 구현들에 있어서, 상부에 구리가 성막되는 웨이퍼는 성막 챔버 내의 삽입 전에 미리 가열될 수 있다. iALD에 의해 성막된 Ta 층 상에 상승 온도에서의 구리 성막은 PVD에 의해 성막된 Ta 층 상의 구리 성막 이상의 현저한 개선을 제공할 수 있다. 예를 들어, 일 실험에 있어서, 구리의 리플로우는 구리가 저 이온 에너지에 의해 성막되었을때 조차도, 오버행들을 형성하지 않는 것이 관측되었다.
또한, 디바이스 구조들이 3 ㎚ 이하로 스케일 다운됨에 따라, 전기도금에 의한 갭필은 더욱 더 과제가 되고 있다. 이러한 사이즈 체제에서, 본 명세서에 기재된 구리 플로우는 PVD에 의한 구리 성막에 의해 간단히 피쳐의 완전한 필링을 가능하게 할 수 있고, 이로써 전기 도금의 필요성을 제거 또는 크게 감소시킨다. 그러나, 피쳐가 PVD에 의해 성막된 구리로 충진될 때, 평탄화 전에 오버버든 (overburden) 을 형성하기 위해 구리 도금이 여전히 필요할 수 있다.
상부에 구리가 성막되는 iALD를 사용하여 성막된 Ta 층은 상술한 바와 같은 순수 금속 탄탈륨 또는 탄탈륨 풍부 화합물일 수 있다. Ta 층에서의 탄소 또는 다른 비탄탈륨 원소의 존재는 응집을 저지하는 방식으로 구리 성막을 용이하게 할 수 있다.
요약하면, PVD에 의해 성막된 구리가 iALD에 의해 성막된 탄탈륨과 통합될 때, 구리 리플로우는 상대적으로 저온에서 더 강화될 수 있다. 이러한 저온은 백 엔드 오브 라인 (back-end-of-line) 프로세싱에 대해 본 명세서에 기재된 프로세스들을 만든다.
도 2는 금속 라인을 형성하는 방법의 일 플로우 다이어그램의 일 예를 나타낸다. 도 2에 나타낸 방법 (250) 의 구현들은, 블록 (252) 이 부가되면서, 도 1에 나타낸 방법 (200) 과 유사할 수 있다. 블록 (252) 에서, iALD 프로세스를 사용하여 웨이퍼 기판의 표면 상에 Ta 층을 성막하기 전에, 웨이퍼 기판의 표면 상에 보호층이 성막된다. 보호층은 다수의 상이한 프로세스들을 사용하여 성막된다. 일부 구현들에 있어서, 보호층을 성막하는 방법은 iALD 프로세스와 같은 플라즈마 보조 프로세스 또는 플라즈마 강화 화학적 기상 증착 (PECVD) 프로세스보다 웨이퍼 기판에 실질적으로 적은 손상을 발생할 수 있다. 성막 프로세스는 웨이퍼 기판의 피쳐들에서 우수한 스텝 커버리지를 형성할 수 있다. 예를 들어, 보호층은 열적 ALD 프로세스, 열적 화학적 기상 증착 (CVD) 프로세스, 저전력 PECVD 프로세스, 리모트 플라즈마 PECVD 프로세스 또는 스퍼터링 프로세스에 의해 성막될 수 있다.
일부 구현들에 있어서, 보호층은 열적 ALD 프로세스에 의해 성막될 수 있다. 열적 ALD 프로세스들은 통상 2 개의 상이한 케미컬들 또는 전구체들에 의해 성막될 수도 있고, 순차적인 자기제한 표면 반응에 기초하여 성막될 수도 있다. 전구체들이 가스 상태로 반응 챔버에 순차적으로 유입되며, 여기서 전구체들은 웨이퍼 기판의 표면과 접촉한다. 예를 들어, 제 1 전구체는 반응 챔버에 유입될 때 기판 상으로 흡착된다. 그 후, 제 1 전구체는, 제 2 전구체가 반응 챔버로 유입될 때 그 표면에서 제 2 전구체와 반응한다. 전구체들의 교번하는 순차적 펄스들에 대해 표면을 반복적으로 노출시킴으로써, 보호 재료의 박막이 성막된다. 또한, 열적 ALD 프로세스들은, 단일 전구체의 순차적 펄스들에 표면이 노출되는 전구체들을 포함하며, 이는 또한 표면 상에 보호 재료의 박막을 성막할 수 있다. 일반적으로 열적 ALD는 컨포멀층, 즉 하부 표면의 윤곽을 충실히 따르는 층을 형성한다. 표면에 반복적으로 전구체들을 노출시킴으로써, 박형의 보호층이 성막될 수 있다. 보호층의 최종 두께는 전구체 노출 사이클의 수 뿐만 아니라 전구체 흡착층의 두께에 의존한다. 열적 ALD 프로세스들의 일반적인 설명은 본 명세서에 참조로서 통합된 미국특허 제 6,878,402 호에 주어진다.
일부 다른 구현들에 있어서, 보호층은 저전력 PECVD 프로세스를 사용하여 성막될 수 있다. 저전력 PECVD 프로세스들에서, 무선 주파수 (RF) 전력은 일부 구현들에서 보호층을 성막할 때, 플라즈마 방전을 유지하기 위해 인가된다. 고주파 및 저주파 무선 전력 공급기들을 모두 갖는 이중 주파수 PECVD 시스템이 또한 사용될 수 있다. 저전력 PECVD 프로세스들은 전구체들의 화학적 반응 속도를 향상시키기 위해 플라즈마를 사용한다. 일부 저전력 PECVD 프로세스들은 저전력 RF 전력을 사용한 재료의 성막을 허용하며, 이는 웨이퍼 기판 표면 상에 노출된 유전체층에 대해 손상이 거의 없는 결과를 야기할 수 있다.
저전력 PECVD 프로세스를 사용하여 보호층이 성막되는 일부 구현들에서, 플라즈마는 저전력 플라즈마이다. 플라즈마를 발생하기 위해 사용된 RF 전력은, 일부 구현들에서 300㎜ 웨이퍼 기판에 대하여 약 100W 미만의 전력으로 인가될 수 있다. 일부 구현들에서, 플라즈마를 발생하기 위해 사용된 RF 전력은 약 25W 내지 150W 일 수 있다. 일부 구현들에서, 플라즈마를 발생하기 위해 사용된 RF 전력은 약 50W 일 수 있다. 저전력 플라즈마가 사용될 수 있는 PECVD 프로세스들 및 장치의 일반적인 설명은, 본 명세서에 참조로서 통합된, 명칭이 "PLASMA PARTICLE EXTRACTOR FOR PECVD" 이고 2008년 2월 19일에 출원된 미국특허출원 제 12/070,616 호에 주어진다.
일부 구현들에서, 보호층은 리모트 플라즈마 PECVD 프로세스 또는 리모트 플라즈마 ALD 프로세스를 사용하여 성막될 수 있다. 리모트 플라즈마 PECVD 프로세스 또는 리모트 플라즈마 ALD 프로세스에서, 플라즈마는 리모트 플라즈마 소스에 의해 발생될 수 있다. 리모트 플라즈마 소스에 의해 발생된 플라즈마의 사용은 플라즈마에 의해 야기될 수 있는 웨이퍼 기판에 대한 손상을 최소화하거나 실질적으로 제거할 수 있다. 리모트 플라즈마 PECVD 프로세스들 및 리모트 플라즈마 ALD 프로세스들은 워크피스 (예를 들어, 웨이퍼 기판) 가 플라즈마 소스 영역에 직접적으로 있지 않는 것을 제외하고 직접 PECVD 프로세스들과 유사하다. 플라즈마 소스는 웨이퍼 기판으로부터 업스트림이고, 전구체종들을 활성화 및/또는 분리시켜 반응성 이온들 및 라디칼들을 형성한다. 또한, 일부 구현들에서, 암모니아 및 수소를 포함하는 가스들을 환원시키면, 리모트 플라즈마 소스 내에 반응성 이온들 및 라디칼들로 분리된다. 일부 구현들에서, 샤워헤드 및 페이스플레이트가 이온들을 필터링하여 라디칼들만이 웨이퍼 기판 표면에 도달하도록 할 수 있다. 라디칼들은 초저-k 유전체에 대해 손상을 거의 야기하지 않을 수 있다. 또한, 플라즈마 소스의 영역으로부터 웨이퍼 기판을 제거하면 프로세싱 온도가 약 상온으로 내려가게 할 수 있다. 리모트 플라즈마 PECVD 프로세스들 및 장치의 일반적인 설명은 본 명세서에 참조로서 모두 통합된 미국 특허 제 6,616,985 호 및 미국특허 제 6,553,933 호에 주어진다. 상기 주시된 바와 같이, 리모트 플라즈마 소스는 또한 일부 구현들에서 보호층의 성막을 위해 ALD 타입 프로세스들에 사용될 수 있다.
일부 구현들에서, 보호층은 탄탈륨 질화물일 수 있다. 보호층으로서 사용된 탄탈륨 질화물은 iALD에 의해 후속으로 성막되는 탄탈륨의 배리어층 특성들에 기여할 수 있다. 일부 다른 구현들에 있어서, 보호층은 예를 들어 금속 (예를 들어, 탄탈륨, 루테늄 (Ru), 티타늄 (Ti), 또는 텅스텐 (W)) 의 층, 금속 질화물 (예를 들어, 탄탈륨 질화물 (TiN) 또는 텅스텐 질화물 (WN)) 의 층 또는 금속 탄화물의 층일 수 있다.
일부 구현들에 있어서, 보호층은 적어도 약 하나의 단층 두께일 수 있다. 탄탈륨 질화물이 보호층에 사용되는 구현들에서, TaN 층은 적어도 약 3 Å 두께일 수 있다. 일부 다른 구현들에서, 보호층은 약 3 내지 30 Å 두께, 약 5 Å 두께, 또는 약 100 Å 두께 미만일 수 있다. 일부 다른 구현들에서, 보호층은 약 40, 50 또는 심지어 100 Å 두께일 수 있다. 하나의 단층의 보호층은 후속 iALD 프로세스들 동안 하부 유전체에 대한 손상을 방지하기에 충분할 수 있다. 보호층이 너무 두꺼우면, 예를 들어 iALD 탄탈륨 및 구리가 성막될 수 있는 피쳐 내에 불충분한 룸이 있을 수 있다.
일부 구현들에서, 웨이퍼 기판의 표면 상에 보호층을 성막하는 동작 이후에, 보호층이 처리된다. 보호층 처리는 예를 들어 보호층의 밀도를 증가시키거나 보호층의 접착력을 증가시킬 수 있다. 보호층 처리들의 예들은, 보호층을 상승 온도들 (즉, 열적 어닐링) 로, (예를 들어, 보호층의 밀도를 증가시키기 위해) 리모트 플라즈마로부터의 플라즈마 또는 종들에, 환원 분위기 (예를 들어, 아르곤 및 암모니아의 분위기 또는 수소 및 암모니아의 분위기) 에, 또는 보호층이 성막되었던 프로세스 챔버의 진공에 노출시키는 것을 포함한다.
보호층들의 추가 설명은, 본 명세서에 참조로서 통합된, 2011년 9월 15일에 출원되고 명칭이 "METHOD OF MITIGATING SUBSTRATE DAMAGE DURING DEPOSITION PROCESSES" 인, 미국특허출원 제 13/234,020 호에 주어진다.
도 2로 돌아가면, 상술한 바와 같이, 방법 (250) 은 블록 (202 및 204) 로 이어진다. 블록 (202) 에서, 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 웨이퍼 기판의 표면 상에 Ta 층이 성막된다. 블록 (204) 에서, Ta 층 상에 구리가 성막된다.
장치
본 명세서에 기재된 구현들의 다른 양태는 본 명세서에 기재된 방법들을 달성하기 위해 구성된 장치이다. 적절한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 개시된 구현들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 프로세스 동작들을 달성하기 위한 하드웨어는 ALD 프로세싱 챔버들, iALD 프로세싱 챔버들, PECVD 프로세싱 챔버들, PVD 프로세싱 챔버들 및 iPVD 프로세싱 챔버들을 포함한다. 시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함하여 장치가 개시된 구현들에 따라 방법을 수행하게 된다. 개시된 구현들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독가능 매체가 시스템 제어기에 연결될 수 있다.
도 3은 원자층 증착 (ALD) 및 이온 유도 원자층 증착 (iALD) 프로세스들에 적합한 시스템의 개략적인 다이어그램을 나타낸다. 도 3의 시스템에서, 이온/라디칼 발생 공급 가스들 및 전구체 가스들 모두는 일련의 어레이들 또는 개구들 (175) 을 포함하는 분배 샤워헤드 (171) 를 통해 메인 바디 챔버 (190) 내부로 도입된다. 그러나, 기판 (181) 의 면에 본질적으로 평행 또는 수직으로 균일하게 분배하는 가스들을 위한 다른 수단이 또한 사용될 수 있다. 샤워헤드 (171) 는 기판 (181) 쪽으로 하향으로 가스 플로우를 지향하도록 기판 (181) 상에 있도록 도시되었지만, 대안의 횡방향 가스 도입 스킴이 가능하다. 다양한 횡방향 가스 도입 스킴들은 2002년 8월 8일에 출원된 미국특허출원 제 10/215,711 호에 설명되어 있으며, 이는 본 명세서에 참조로서 통합되어 있다.
도 3에 나타낸 시스템의 구현에서, RF 바이어스 전력의 소스 (160) 는 임피던스 매칭 디바이스 (150) 를 통해, 절연체 (183) 를 포함하는, 기판 페데스탈 (182) 에서 하나 이상의 정전척 (ESC) 전극들 (603) 에 연결된다. ESC 전극들 (603) 은 어떠한 임의적인 형상일 수 있다. RF 바이어스 전력은 iALD 동안의 이온 발생 및 발생된 이온들의 에너지 제어 모두에 대해 전력을 제공한다. 인가된 RF 바이어스 전력은 메인 프로세스 챔버 (180) 에서, 예를 들어 기판 (181) 과 샤워헤드 (171) 사이에서 플라즈마 (172) 를 발생하기 위해 사용되어, 공급 가스들 (110 및 130) 을 분리하여 이온들 (177) 및 라디칼들 (176) 을 발생시키고 기판 (181) 상에 네거티브 전위 Vbias (185)(즉, 약 475W RF 전력 및 약 0.1 내지 5Torr 압력 이하에서 통상 약 -10V 내지 -80V 의 DC 오프셋 전압) 를 유도한다. 네거티브 전위 Vbias (185) 는 플라즈마에서 포지티브하게 하전된 이온들의 에너지를 변경하고 기판의 표면 쪽으로 포지티브하게 하전된 이온들을 끌어당긴다. 포지티브하게 하전된 이온들은 기판 (181) 상에 충돌하여, 성막 반응을 드라이빙하며 성막된 막의 밀도를 향상시킨다. 이온 에너지는 특히 E = e｜Vp｜＋ e｜Vbias｜로 주어지며, 식중 Vp는 플라즈마 전위 (통상 약 10V 내지 20V) 이고, Vbias는 기판 (181) 상에 유도된 네거티브 전위 Vbias (185) 이다. 네거티브 전위 (Vbias 185) 는 인가된 RF 바이어스 전력에 의해 제어된다. 주어진 프로세스 영역 지오메트리에 대해, 유도된 네거티브 전위 Vbias (185) 는 RF 바이어스 전력이 증가함에 따라 증가하고 RF 바이어스 전력이 감소함에 따라 감소한다.
또한, RF 바이어스 전력의 제어는 밀도를 제어하고 이에 따라 플라즈마에서 발생된 이온들의 수를 제어한다. 일반적으로 RF 바이어스 전력을 증가시키면 이온 밀도를 증가시켜, 기판 상에 출돌하는 이온들의 플럭스 증가를 유도한다. 또한 더 높은 RF 바이어스 전력은 대형 기판 직경들에 요구된다. 일부 프로세스들에 있어서, 약 0.5W/㎠ 이하의 전력 밀도가 사용될 수 있으며, 이는 약 200㎜ 직경 기판에 대해 약 150W 이하인 것과 같다. 약 3W/㎠ 이상 (즉, 200㎜ 직경 기판에 대해 약 1000W 초과) 의 전력 밀도는 성막된 막의 원치않는 스퍼터링을 유도할 수도 있다.
RF 바이어스 전력의 주파수는 약 400 ㎑, 약 13.56 ㎒ 이상 (예를 들어, 약 60 ㎒ 등) 일 수 있다. 그러나, 저 주파수 (예를 들어, 약 400 ㎑) 는 초과 스퍼터링을 야기할 수 있는 고 에너지 테일들을 갖는 넓은 이온 에너지 분포를 유도할 수 있다. 고 주파수들 (예를 들어, 약 13.56 ㎒ 이상) 은 iALD 프로세스들에 유리할 수 있는 낮은 평균 이온 에너지들을 갖는 좀더 엄격한 이온 에너지 분포들을 유도할 수도 있다. 더 균일한 이온 에너지 분포는 기판 상에 이온들이 충돌할 수 있기 전에 RF 바이어스 극성이 스위치하기 때문에 발생하여, 이온들이 시간 평균화된 전위를 나타낸다.
도 3에 나타낸 바와 같이, 인가된 DC 바이어스의 소스는 또한 ESC 기판 페데스탈 (182) 에 연결될 수 있다. 소스는 센터 탭 (518) 에 의해 전압 소스 (525) 에 연결되며 전압을 변화시키거나 무한 임피던스를 발현하는 능력을 갖는 DC 전력 공급기 (510) 일 수 있다. 선택 가능하게, 가변 임피던스 디바이스 (605) 가 전압 소스 (525) 와 DC 전력 공급기 (510) 의 센터 탭 (518) 사이에서 직렬로 연결될 수 있다. 전압 소스 (525) 는 그 자체가 파형 발생기 (535) 에 연결된다. 파형 발생기는 가변형 파형 발생기일 수 있다. 가변형 파형 발생기는 제어 컴퓨터 (195) 에 의해 제어되고 주어진 프로세스 내의 상이한 시간들에서 가변 파형을 가질 수 있으며, 부가적으로 비주기성 출력 신호를 가질 수 있다. 인가된 DC 바이어스의 소스는, DC 전력 공급기 (510) 에 대해 DC 개방을 제공하고 또한 RF 에너지가 DC 전력 공급기 (510) 에 오류가 발생하는 것을 방지하는 RF 블록킹 캐패시터들 (601) 에 의해 ESC 기판 페데스탈 (182) 에 연결될 수 있다.
iALD에서, 동일한 플라즈마가 이온들 (177)(기판 표면 반응들을 드라이브하기 위해 사용됨) 및 라디칼들 (176)(제 2 반응물로서 사용됨) 모두를 발생하기 위해 사용된다. iALD 시스템은 성막 반응을 드라이브하기 위한 열 에너지보다는 이온 부여된 운동 에너지 전달을 사용한다. 온도는 가변성 2차 제어로서 사용될 수 있기 때문에, 이러한 향상에 의해 막들은 임의적으로 낮은 기판 온도 (일반적으로 약 350 ℃ 미만) 에서 iALD를 사용하여 성막될 수 있다. 특히, 막들은 상온 (즉, 약 25 ℃) 이하 또는 그 근방에서 성막될 수 있다.
도 3의 시스템은 메인 챔버 바디 (190) 와의 실질적인 연통으로 또는 실질적으로 메인 챔버 바디 (190) 내에 위치되는 실질적으로 인클로징된 챔버 (170) 를 포함한다. 공급 가스들 (110 및 130) 은 밸빙 (115 및 116) 및 가스 공급 라인 (132) 을 통해 플라즈마 소스 챔버 (170) 로 공급된다. 이온 발생을 위해 사용되는 일반적인 공급 가스들 (130) 은 Ar, Kr, Ne, He 및 Xe를 포함하지만 이에 한정되지 않는다. 라디칼 발생을 위해 사용되는 일반적인 공급 가스들 (110)(예를 들어, 전구체 B) 은 H2, O2, N2, NH3 및 H2O 증기를 포함하지만 이에 한정되지 않는다. 이온들 (177) 은 제 1 흡착된 반응물과 발생된 라디칼들 (176) 사이에서 표면 반응들을 드라이브하기 위해 필요한 에너지를 전달하기 위해 사용된다.
가스성 반응물 (100(예를 들어, 전구체 A), 120(예를 들어, 전구체 C) 및 140(예를 들어, 전구체 D)) 이 원하는 층을 형성하기 위해 사용될 수 있다. 제 1 반응물 (100, 예를 들어 전구체 A) 는 밸빙 (105) 및 가스 공급 라인 (132) 을 통해 챔버 (170) 에 도입될 수 있다. 제 2 반응물 (120, 예를 들어, 전구체 C) 는 밸빙 (125) 및 가스 공급 라인 (132) 을 통해 챔버 (170) 에 도입될 수 있다. 제 3 반응물 (140, 예를 들어, 전구체 D) 는 밸빙 (145) 및 가스 공급 라인 (132) 을 통해 챔버 (170) 에 도입될 수 있다. 챔버 (180) 는 진공 펌프 (184) 에 의해 배기될 수 있다. iALD 시스템들 및 방법들은 미국특허 제 6,416,822 호 및 미국특허 제 6,428,859 호에 더 기재되어 있다.
추가 구현들
본 명세서에 개시된 장치 및 프로세스들은, 예를 들어 반도체 디바이스, 디스플레이, LED, 광기전력 패널 등의 제조 또는 제작을 위해, 리소그라피 패터닝 툴들 또는 프로세스들과 함께 사용될 수 있다. 일반적으로, 필수는 아니지만, 이러한 장치 및 프로세스들은 통상의 제조 설비에서 함께 사용되거나 수행되게 된다. 일반적으로, 막의 리소그라피 패터닝은 다음의 단계들의 일부 또는 전부를 포함하며, 각 단계는 다수의 가능한 툴들에 의해 인에이블된다 : (1) 워크피스, 즉 기판 상에 스핀 온 또는 스프레이 온 툴을 사용하여 포토레지스트를 도포; (2) 핫 플레이트 또는 노 (furnace) 또는 UV 경화 툴을 사용하여 포토레지스트를 경화; (3) 웨이퍼 스텝퍼와 같은 툴에 의한 가시 또는 UV 또는 x - 레이 광에 대해 포토레지스트를 노광; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거함으로써 패터닝하도록 레지스트를 현상; (5) 건식 또는 플라즈마 보조 식각 툴을 사용함으로써 하부막 또는 워크피스에 레지스트 패턴을 전사; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거. 이러한 프로세싱은, 예를 들어 상술한 바와 같이 탄탈륨 질화물, 탄탈륨, 및/또는 구리 층들이 성막되는 유전체층들을 패터닝하기 위해 채용될 수 있다.

Claims (20)

  1. (a) 웨이퍼 기판의 노출된 유전체를 포함한 표면 상에 이온 유도 (ion-induced) 원자층 증착과는 다른 방식에 의해 보호층을 성막하는 단계로서, 상기 방식은 상기 이온 유도 원자층 증착보다 상기 유전체에서 적은 손상을 발생하도록 구성되는, 상기 보호층을 성막하는 단계; 및
    (b) 상기 보호층이 성막된 후에, 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 상기 웨이퍼 기판의 상기 표면 상에 탄탈륨 함유층을 성막하는 단계로서, 상기 이온 유도 원자층 증착 프로세스는 상기 웨이퍼 기판을 하우징하는 프로세스 챔버 내의 상기 웨이퍼 기판의 상기 표면에 인접하여 공급 가스로부터 이온들을 형성하는 단계를 포함하는, 상기 탄탈륨 함유층을 성막하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 탄탈륨 함유층은 금속 탄탈륨의 층, 탄탈륨 풍부 탄탈륨 화합물의 층, 및 탄탈륨 화합물과 혼합된 금속 탄탈륨의 층으로 이루어지는 그룹으로부터 선택되는, 방법.
  3. 제 1 항에 있어서,
    상기 탄탈륨 함유층은 컨포멀층을 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 탄탈륨 전구체는 탄탈륨 할라이드를 포함하는, 방법.
  5. 제 4 항에 있어서,
    상기 탄탈륨 할라이드는 탄탈륨 펜타클로라이드 디에틸 설파이드를 포함하는, 방법.
  6. 제 4 항에 있어서,
    상기 탄탈륨 할라이드는 상온 및 상압에서 액체 또는 고체인, 방법.
  7. 제 1 항에 있어서,
    상기 유전체는 하프늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트 및 SiOC계 재료로 이루어진 그룹으로부터 선택되는, 방법.
  8. 제 1 항에 있어서,
    상기 탄탈륨 함유층은 적어도 하나의 단층 두께를 갖는, 방법.
  9. 제 1 항에 있어서,
    상기 탄탈륨 함유층은 두께가 3 내지 50 Å 인, 방법.
  10. 제 1 항에 있어서,
    상기 탄탈륨 함유층은 두께가 50 Å 미만인, 방법.
  11. 제 1 항에 있어서,
    (c) 상기 탄탈륨 함유층 상에 구리를 성막하는 단계를 더 포함하는, 방법.
  12. 제 11 항에 있어서,
    상기 구리는 물리적 기상 증착 프로세스를 사용하여 성막되는, 방법.
  13. 제 11 항에 있어서,
    상기 구리는 200 내지 300 ℃의 온도에서 성막되는, 방법.
  14. 제 11 항에 있어서,
    상기 웨이퍼 기판은 3 ㎚ 이하 사이즈의 피쳐들을 포함하는, 방법.
  15. 제 14 항에 있어서,
    상기 구리는 물리적 기상 증착 프로세스를 사용하여 성막되고, 상기 구리는 상기 피쳐들을 완전히 충진하는, 방법.
  16. 제 1 항에 있어서,
    상기 보호층은 금속, 금속 질화물, 및 금속 탄화물로 이루어진 그룹으로부터 선택된 재료를 포함하고, 그리고 상기 보호층은 열적 ALD (atomic layer deposition), 열적 화학적 기상 증착 (CVD), 저전력 PECVD, 리모트 플라즈마 PECVD 및 스퍼터링으로 이루어진 그룹으로부터 선택된 방식에 의해 성막되는, 방법.
  17. 제 1 항에 있어서,
    상기 웨이퍼 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노광하는 단계;
    상기 포토레지스트를 패터닝하고 상기 패턴을 상기 웨이퍼 기판에 전사하는 단계; 및
    상기 웨이퍼 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 방법.
  18. (a) 프로세스 챔버; 및
    (b) 다음의 동작을 포함한 프로세스를 실시하기 위한 프로그램 인스트럭션들을 포함한 제어기를 포함하고,
    상기 동작은,
    (ⅰ) 웨이퍼 기판의 노출된 유전체를 포함한 표면 상에 이온 유도 원자층 증착과는 다른 방식에 의해 보호층을 성막하는 동작으로서, 상기 방식은 상기 이온 유도 원자층 증착보다 상기 유전체에서 적은 손상을 발생하도록 구성되는, 상기 보호층을 성막하는 동작; 및
    (ⅱ) 상기 보호층이 성막된 후에, 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 상기 웨이퍼 기판의 상기 표면 상에 탄탈륨 함유층을 성막하는 동작으로서, 상기 이온 유도 원자층 증착 프로세스는 상기 웨이퍼 기판을 하우징하는 상기 프로세스 챔버 내의 상기 웨이퍼 기판의 상기 표면에 인접하여 공급 가스로부터 이온들을 형성하는 동작을 포함하는, 상기 탄탈륨 함유층을 성막하는 동작을 포함하는, 장치.
  19. 제 18 항에 기재된 장치 및 스텝퍼를 포함하는, 시스템.
  20. 성막 장치의 제어를 위한 프로그램 인스트럭션들을 포함하는 비일시적 컴퓨터 머신 판독가능 매체에 있어서,
    상기 프로그램 인스트럭션들은,
    (ⅰ) 웨이퍼 기판의 노출된 유전체를 포함한 표면 상에 이온 유도 원자층 증착과는 다른 방식에 의해 보호층을 성막하기 위한 코드로서, 상기 방식은 상기 이온 유도 원자층 증착보다 상기 유전체에서 적은 손상을 발생하도록 구성되는, 상기 보호층을 성막하기 위한 코드; 및
    (ⅱ) 상기 보호층이 성막된 후에, 탄탈륨 전구체를 사용한 이온 유도 원자층 증착 프로세스를 사용하여 상기 웨이퍼 기판의 상기 표면 상에 탄탈륨 함유층을 성막하기 위한 코드로서, 상기 이온 유도 원자층 증착 프로세스는 상기 웨이퍼 기판을 하우징하는 프로세스 챔버 내의 상기 웨이퍼 기판의 상기 표면에 인접하여 공급 가스로부터 이온들을 형성하는 코드를 포함하는, 상기 탄탈륨 함유층을 성막하기 위한 코드를 포함하는, 비일시적 컴퓨터 머신 판독가능 매체.
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